JP2004235256A - 半導体装置およびその製造方法 - Google Patents
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Abstract
【解決手段】水素化ポリシロキサンを含む絶縁膜を層間絶縁膜103として用い、エッチングガスとしてフロロカーボンガスと酸化系ガスを少なくとも含むエッチングにより加工するため、水素化ポリシロキサンの加工面での変質層105が上部で厚く、下部で薄い構造が得られる。これにより、ボンディング耐性に優れ、また同層配線間耐圧に優れた半導体装置が得られる。
【選択図】 図1
Description
【発明の属する技術分野】
本発明は、半導体装置および半導体装置の製造方法に関し、特に低誘電率層間絶縁膜を用いた配線構造の信頼性の高い半導体装置および、その製造方法に関する。
【0002】
【従来の技術】
近年、LSIの信号処理の高速化の要求は年々増加している。LSIの信号処理速度は主にトランジスタ自体の動作速度およびは配線での信号伝播遅延時間の大、小で決まってくる。従来、大きく影響を及ぼしてきたトランジスタの動作速度はトランジスタを縮小化することで向上させてきた。しかし設計ルールが0.25ミクロンよりも小さいLSIでは後者の配線の信号伝播遅延に関する影響が大きく現れ始めている。特に配線層が多層化を有するLSIデバイスにおいては、その影響は大きい。そこで、配線の信号伝播遅延を改善する方法として、従来より、用いてきたアルミ配線が銅配線に置き換わった。また従来からもちいていたシリコン酸化膜を低誘電率層間絶縁膜に置き換える検討がされている。
【0003】
その低誘電率膜は、大きく2つに分類すると、Si−Oベース材料と、有機樹脂ベースの材料に分類される。Si−Oベース材料では、Si−O骨格に有機基であるメチル基が結合されたメチルポリシロキサン膜やMSQ(Methyl Silsesquioxane)膜、Si−O骨格に水素基が結合された水素化ポリシロキサン膜が代表的である。有機樹脂ベース材料では、相対的にSi−Oベース材料より、機械的強度が相対的に低いため、多層配線化のインテグレーションがより困難である。また、相対的に電界耐圧が無いため、高い信頼性が得られない。このため、現在では有機樹脂ベース材料を用いて最先端の多層配線デバイスを実現することは困難である。
【0004】
ここで、従来の技術として、比較的、機械的強度と信頼性に優れたSi−Oベース材料の1つであるMSQ膜を使用した例を示す。 図4に示すように、トランジスタ等が形成された半導体基板の下層絶縁膜101上にバリア絶縁膜である第1のSiCN膜102が形成されている。その上にオルガノポリシロキサン膜の1種であるMSQ膜113が形成されている。その上にSiO2膜104が形成されている。その配線溝加工面にはMSQ変質層115が形成されている。このMSQ変質層115は、配線溝をエッチング後のアッシング時に酸素プラズマにより形成されることが知られている。(例えば特許文献1参照)このMSQ変質層は配線溝側壁の上部と下部で厚みがほぼ同等であるという特徴がある。
【0005】
配線溝側壁のMSQ変質層115に接して、バリアメタルとしてTaN膜106が形成されている。その内側にはTa膜107が形成されている。さらにその内側にCu膜108が形成されている。その配線の上にバリア絶縁膜である第2のSiCN膜109が形成されている。ここでは、溝配線のみを図示したが、その上にビアさらにその上に第2の配線を形成し、さらにこれを繰り返すことにより多層配線を形成できる。ここで配線溝の形状はメタルの埋設等の観点より形状的に順テーパー状になり、配線上面において配線間の距離が狭くなっているため電界が集中しやすいようになってしまう。
【0006】
また、MSQ変質層の確認方法は断面を割った後、バッファードHF溶液に数秒のみ曝すことで容易に確認できる。MSQの変質層はMSQよりも炭素がすくなくSiO2に近い組成となり、バッファードHF溶液のエッチングレートが早くなる(炭素が多い膜はエッチングレートが遅い)。このエッチングレートの差がつくことによりその形状は断面SEMにより確認できる。
【0007】
次に従来の製造方法を図5(a)〜(c)および図6(a),(b)に示す。まず、トランジスタを含む半導体基板の下層絶縁膜101上に、50nm〜100nmの膜厚の第1のSiCN膜102がプラズマCVD法により形成した。続いて、MSQ膜113の塗布・焼成を行ない、150nm〜350nmの成膜をおこなった。その上に、50nm〜200nmのSiO2膜104の成膜をプラズマCVD法によりおこなった(図5(a))。
【0008】
その構造体上に反射防止膜としてARC膜112を塗布した後に、最小寸法0.14μmレベルのフォトリソグラフィー技術を用いパターニングされたフォトレジストマスク116を形成した(図5(b))。そのフォトレジストマスク116をマスクにして、ARC112,SiO2膜104 ,MSQ膜113をCHF3ガスを含むガスでドライエッチングし、第1のSiCN膜102上でエッチングをストップさせた。その後、酸素プラズマアッシングにより、フォトレジストマスクを剥離後、アミン系の有機剥離液などで残さ等を完全に完全に除去した。
【0009】
その後、全面エッチバックにて、第1のSiCN膜102を除去した。さらに有機剥離液による洗浄で残さを除去した。この結果、溝パターンを形成した。この時、MSQ膜の加工面にはMSQ変質層115が形成された。このMSQ変質層115は溝の側壁の上部と下部で厚みがほぼ同等であるという特徴がある。この時のMSQ変質層の厚みは上部、下部とも10nm以下であった(図5(C))。
【0010】
次に、スパッタ装置にて、デガス処理、ArイオンによるRFエッチを行なった後に、バリアメタルのTaN膜106を10nm続いてTa膜107を約20nm形成し、真空を破ることなく、Cuシード膜(図示省略)を約100nm形成した。次にCuめっきにて、Cu膜108を約600nm形成した。その後、縦型炉アニールにて200〜400℃で焼成をおこなった(図6(a))。次にメタルCMP技術を用い、溝以外のメタルを除去し、次に、プラズマCVD装置により、50〜100nmの第2のSiCN膜109を形成した(図6(b))。
【0011】
【特許文献1】
特開2002−246383号公報
【0012】
【発明が解決しようとする課題】
第1の課題として機械的強度が弱いことである。MSQの機械的強度はSiO2より一桁も低下している為、CMPなどの高荷重のかかる工程や組み立て時のボンデイング時の高荷重により膜剥がれ不良が発生する。
【0013】
第2の課題として、電界耐圧が低いことである。層間絶縁膜に低誘電率膜を用いると、特に、配線間でもっとも距離が短くなる配線の上部の耐圧が低下するという問題があった。特に、メタルCMP時にエロージョンなどで低誘電率膜上のハードマスクであるSiO2膜がなくなってしまう状態では、低誘電率膜の直上部にキャップ膜のSiCN膜が位置し、低誘電率膜とSiCN膜の界面の電界集中が顕著になる。このため、特に配線間耐圧の低下が信頼性上問題になってくる。
【0014】
【課題を解決するための手段】
上記の課題を解決するため、本発明の半導体装置は、半導体基板を含んだ下地上に形成された層間絶縁膜の少なくとも一部に水素化ポリシロキサン膜を含み、その加工面の水素化ポリシロキサン変質層の膜厚が加工上層で加工下層よりも相対的に厚くなっていることを特徴とする。
【0015】
本発明の半導体装置の製造方法は、半導体基板上に水素化ポリシロキサン膜を成膜する工程と、前記水素化ポリシロキサン膜をフルオロカーボンガスと酸化系ガスを含むエッチングガスで加工する工程とを有することを特徴とする。
【0016】
本発明では、層間絶縁膜のすくなくとも一部に水素化ポリシロキサン膜を用い、加工部の水素化ポリシロキサンの変質層が上層部が厚く、下層部が薄いという構造を持っており、水素化ポリシロキサンの変質層の機械的強度が水素化ポリシロキサン膜よりも強いため機械的強度が強化される。また、水素化ポリシロキサンの変質層の誘電率が水素化ポリシロキサン膜よりも高いため、電界集中が緩和される。
【0017】
【発明の実施の形態】
以下、本発明の実施の形態を、図面を参照しながら説明する。図1は実施の形態の半導体装置における一配線層の構造を示す図である。ここでは低誘電率層間絶縁膜として、水素化ポリシロキサンの1つである梯子型水素化ポリシロキサン(L−Ox:ラダーオキサイド、 商標名:Ladder−Oxide)を使った例を示した。トランジスタ等が形成された半導体基板の下層絶縁膜101上に第1のSiCN膜102が形成されており、その上に梯子型水素化ポリシロキサンであるL−Ox膜103が形成されている。その上にSiO2膜104が形成されている。
【0018】
水素化ポリシロキサン膜103に形成された配線溝の加工面にはL−Ox変質層105が形成されている。この変質層105は、配線溝側壁の上部で厚みが下部よりも厚くなっているという特徴がある。その側壁の変質層105に接してバリアメタルとしてTa膜107/TaN膜106の積層膜(上層がTa膜、下層がTaN膜)が形成されている。その内側にCu膜108が形成されている。このような配線の上にバリア絶縁膜である第2のSiCN膜109が形成されている。ここでは、溝配線の一配線層のみを図示したが、その上にビアさらにその上に次の配線層を同様に形成し、さらにこれを繰り返すことにより多層配線構造が形成される。
【0019】
ここで、配線の形状はメタルの埋設等の観点より形状的に順テーパー状になり、配線の上部で配線間の距離が狭くなっているため電界が集中しやすいようになってしまう。また、L−Ox変質層105の確認方法は断面を割った後、バッファードHF溶液に数秒のみ曝すことで容易に確認できる。L−Oxの変質層はL−OxよりもSiO2に近い組成となり、バッファードHF溶液のエッチングレートが遅くなる。このエッチングレートの差がつくことによりその形状は断面SEMにより確認できる。
【0020】
次に、実施の形態の製造方法を図2(a)〜(c)および図3(a),(b)に示す。まず、トランジスタを含む半導体基板の下層絶縁膜101上に、50nm〜100nmの膜厚の第1のSiCN膜102をプラズマCVD法により形成した。続いて、L−Ox膜103の塗布・焼成を行ない、150nm〜350nmの成膜をおこなった。その上に、厚さ50nm〜200nmのSiO2膜104をプラズマCVD法により成膜した(図2(a))。
【0021】
この構造体上に反射防止膜としてARC膜115を塗布後、L/S=0.14/0.14μmレベルのフォトリソグラフィー技術を用いパターニングされたフォトレジストマスク116を形成した(図2(b))。このフォトレジストマスク116をマスクにして、C4F8ガスとO2ガスが含有されたエッチングガスにより、ARC膜112,SiO2膜104,L−Ox膜103をドライエッチングし、第1のSiCN膜 102上でストップさせた。その後、酸素プラズマアッシングにより、フォトレジストマスク116を剥離後、弱アルカリのアミン系有機剥離液で残さ等を完全に完全に除去した。その後、全面エッチバックにて、第1のSiCN膜102を除去した。さらに有機剥離液による洗浄で残さを除去した。
【0022】
この結果、配線溝120が形成された。この時加工プロセスにより、L−Ox膜103の配線溝120側壁の加工面にはL−Ox変質層105が形成された。このL−Ox変質層105は側壁の上部で下部よりも厚く形成されている。この時、変質層105の厚みは最上部で30nm、最下部で10nmを示した。これはエッチング時にも形成されていることから、上部が下部よりも厚いようになると推測される(図2(c))。
【0023】
次に、スパッタ装置にてデガス処理、ArイオンによるRFエッチを行なった後に、バリアメタルのTaN膜106を約10nm成膜し、続いて、Ta膜107を20nm成膜した。次に、真空を破ることなく、Cuシード膜(図示省略)を約100nm形成した。次にCuめっきにて、Cu膜108を約600nm形成した(図3(A))。
【0024】
その後、縦型炉アニールにて200〜400℃で焼成をおこなった。次にメタルCMP技術を用い、溝以外のメタルを除去した。次に、プラズマCVD装置により、50〜100nmの第2のSiCN膜109を形成した(図3(b))。
【0025】
このようなL−Ox変質層105が側壁上部の厚みが厚く、下部が薄い形状は、エッチングガスにフロロカーボンと酸化系ガスをすくなくとも含むことにより実現できる。酸化ガスが添加されることにより、エッチング中にL−Ox変質層(酸化層)が形成され、上部が下部と比較し、長い時間酸素に曝されることにより、上部が厚いL−Ox変質層105が形成できる。ここでは、フルオロカーボンとしてC4F8ガスを用いたがCF4,C4F8,C5F8,C2F6,CH2F2,CHF3のうちの少なくとも1つであればよい。また、酸化系ガスとして、O2を用いたが、O2,CO,CO2のうちの少なくとも1つであれば同等の結果が得られる。
【0026】
ここで同層配線間の電界耐圧を測定した。ここでは、0.14μmスペースで125℃の2MV/cmで破壊時間を測定した。図4に示すとおりの、層間絶縁膜として、MSQ膜を用いた従来の実施の形態と比較した。電界耐圧時間の比較を図7に示す。従来の耐圧を1にすると、本発明の実施の形態では22を示した。この理由は、加工部の側壁層であるL−Ox変質層105の上部の厚みが下部の厚みより厚いことによる。配線の形状は特に上層部が形状的にテーパー状になり、配線間の距離が狭くなっているため電界が集中しやすいが、L−Ox変質層は誘電率がL−Oxよりも高く、SiO2に近いため、配線上層部の電界集中が緩和できるという効果があると考えられる。ここでは、k=2.9の梯子型水素化ポリシロキサンであるL−Oxを用いたが、k=2.4を示すポーラス梯子型水素化ポリシロキサンを用いた場合でも同等の比誘電率のポーラスMSQを用いた場合よりも約1桁の電界耐圧時間の向上が確認できた。
【0027】
また、図8には5層配線を行ったときの組立工程でのボンデイング不良率を示した。従来のMSQ構造では2%の不良が発生したが、一方、L−Ox構造では不良が発生していない。不良部は配線上部とSiCN界面で発生しており、機械的な負担が、配線上部に集中することがわかる。機械的特性はMSQとL−Oxはほぼ変わらないことより、その構造での変質層の形状の違いがその差であると考えられる。MSQおよびL−Oxの変質層はMSQまたはL−Oxそのものよりも機械的強度が高いので、特に配線上層部で変質層が厚い本発明の構造はボンデイング耐性に優れていると考えられる。
【0028】
従来のMSQ膜にエッチングガスとしてフロロカーボン系ガスに酸化系ガスを添加した場合は、配線溝のボーイング形状が顕著になり、好ましくない。これは、MSQ膜中のメチル基の炭素が酸素ガスにより引き抜かれ、急激に膜が収縮するためと考えられる。
【0029】
一方、梯子型水素化ポリシロキサンであるL−Ox膜の場合は、エッチングガスに酸化系ガスを添加したほうが、形状が安定する。酸化系ガスにより、急激に膜が収縮せずに逆に水素が酸化され、SiO2ライクに加工できているからであると考えられる。エッチング後の工程でもこの加工時のSiO2が保護膜となり、形状的に安定している。それに対し、酸化系ガスを添加しないエッチングを用いた場合はエッチングが進まない。これは、デポジション膜が堆積するためと考えられる。
【0030】
以上、実施の形態に基づいて説明したが、本発明は上記実施の形態に限定されるものではなく、上記実施の形態の構成から種々の変更を施したものも本発明の範囲に含まれている。
【0031】
【発明の効果】
本発明によれば、CMPなど高荷重がかかる工程での膜剥がれや、チップアセンブリ工程でのボンディング不良の発生を防止することができる。また、配線間耐圧の低下を防止することができる。
【図面の簡単な説明】
【図1】本発明の実施の形態に係る半導体装置の構造を示す図である。
【図2】本発明の実施の形態に係る半導体装置の製造工程を示す図である。
【図3】本発明の実施の形態に係る半導体装置の製造工程を示す図である。
【図4】従来の半導体装置の構造を示す図である。
【図5】従来の半導体装置の製造工程を示す図である。
【図6】従来の半導体装置の製造工程を示す図である。
【図7】本発明の実施の形態と従来の半導体装置の同層配線間での電界耐圧を比較した図である。
【図8】本発明の実施の形態と従来の半導体装置のボンディング不良率を比較した図である。
【符号の説明】
101 下層絶縁膜
102,109 SiCN膜
103 L−Ox膜
113 MSQ膜
105,115 変質層
Claims (7)
- 半導体基板を含んだ下地上に形成された層間絶縁膜の少なくとも一部に水素化ポリシロキサン膜を含み、その加工面の水素化ポリシロキサン変質層の膜厚が加工上部で加工下部よりも相対的に厚くなっていることを特徴とする半導体装置。
- 前記水素化ポリシロキサンが梯子型水素化ポリシロキサンまたはポーラス梯子型水素化ポリシロキサンであることを特徴とする請求項1に記載の半導体装置。
- 前記加工面が、前記層間絶縁膜に形成された配線溝の側壁であることを特徴とする請求項1または2に記載の半導体装置。
- 前記配線溝内部にバリアメタルを介して銅配線が形成されていることを特徴とする請求項3記載の半導体装置。
- 半導体基板上に水素化ポリシロキサン膜を成膜する工程と、前記水素化ポリシロキサン膜をフルオロカーボンガスと酸化系ガスを含むエッチングガスで加工する工程とを有することを特徴とする半導体装置の製造方法。
- 前記酸化系ガスがO2,CO,およびCO2のうちの少なくとも1つであることを特徴とする請求項5記載の半導体装置の製造方法。
- 前記フルオロカーボンガスがCF4,C4F8,C5F8,C2F6,CH2F2,およびCHF3のうちの少なくとも1つであることを特徴とする請求項5記載の半導体装置の製造方法。
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Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007129145A (ja) * | 2005-11-07 | 2007-05-24 | Fujitsu Ltd | レジストマスクの剥離方法及びレジストマスクの表面変質層の膜厚測定方法 |
US8018023B2 (en) | 2008-01-14 | 2011-09-13 | Kabushiki Kaisha Toshiba | Trench sidewall protection by a carbon-rich layer in a semiconductor device |
Families Citing this family (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10973397B2 (en) | 1999-03-01 | 2021-04-13 | West View Research, Llc | Computerized information collection and processing apparatus |
US8636648B2 (en) | 1999-03-01 | 2014-01-28 | West View Research, Llc | Endoscopic smart probe |
JP4878434B2 (ja) | 2004-09-22 | 2012-02-15 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
DE102005006231B4 (de) * | 2005-02-10 | 2007-09-20 | Ovd Kinegram Ag | Verfahren zur Herstellung eines Mehrschichtkörpers |
JP2009147096A (ja) * | 2007-12-14 | 2009-07-02 | Panasonic Corp | 半導体装置及びその製造方法 |
JP2012038961A (ja) * | 2010-08-09 | 2012-02-23 | Renesas Electronics Corp | 半導体装置及び半導体装置の製造方法 |
WO2014066740A1 (en) | 2012-10-26 | 2014-05-01 | Element Six Technologies Us Corporation | Semiconductor devices with improved reliability and operating life and methods of manufacturing the same |
RU2590214C1 (ru) * | 2015-04-16 | 2016-07-10 | Акционерное общество "НПО "Орион" | Способ повышения безотказности матричных фотоэлектронных модулей |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3300643B2 (ja) | 1997-09-09 | 2002-07-08 | 株式会社東芝 | 半導体装置の製造方法 |
JP2000294634A (ja) | 1999-04-07 | 2000-10-20 | Nec Corp | 半導体装置及びその製造方法 |
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US20040065957A1 (en) | 2000-04-28 | 2004-04-08 | Kaoru Maekawa | Semiconductor device having a low dielectric film and fabrication process thereof |
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JP2002110644A (ja) | 2000-09-28 | 2002-04-12 | Nec Corp | エッチング方法 |
JP3588603B2 (ja) | 2000-12-15 | 2004-11-17 | 株式会社東芝 | 絶縁膜の形成方法および半導体装置の製造方法 |
JP4160277B2 (ja) | 2001-06-29 | 2008-10-01 | 株式会社東芝 | 半導体装置の製造方法 |
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Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007129145A (ja) * | 2005-11-07 | 2007-05-24 | Fujitsu Ltd | レジストマスクの剥離方法及びレジストマスクの表面変質層の膜厚測定方法 |
JP4739917B2 (ja) * | 2005-11-07 | 2011-08-03 | 富士通セミコンダクター株式会社 | レジストマスクの剥離方法 |
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