KR20100028957A - 반도체 소자의 제조방법 - Google Patents

반도체 소자의 제조방법 Download PDF

Info

Publication number
KR20100028957A
KR20100028957A KR1020080087937A KR20080087937A KR20100028957A KR 20100028957 A KR20100028957 A KR 20100028957A KR 1020080087937 A KR1020080087937 A KR 1020080087937A KR 20080087937 A KR20080087937 A KR 20080087937A KR 20100028957 A KR20100028957 A KR 20100028957A
Authority
KR
South Korea
Prior art keywords
film
via hole
forming
semiconductor device
insulating layer
Prior art date
Application number
KR1020080087937A
Other languages
English (en)
Inventor
유창준
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020080087937A priority Critical patent/KR20100028957A/ko
Publication of KR20100028957A publication Critical patent/KR20100028957A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76871—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명은 듀얼 다마신 공정의 공정 마진을 확보하여 반도체 소자 특성 및 신뢰성을 개선할 수 있는 반도체 소자의 제조방법을 개시한다. 개시된 본 발명에 따른 반도체 소자의 제조방법은, 반도체 기판 상부에 제1 절연막을 형성하는 단계, 상기 제1 절연막을 식각하여 비아홀을 형성하는 단계, 상기 비아홀의 표면 및 이에 인접하는 제1 절연막 부분 상에 베리어막을 형성하는 단계, 상기 베리어막을 포함한 제1 절연막 상에 제2 절연막을 형성하는 단계 및 상기 제2 절연막을 식각하여 상기 비아홀과 연결되는 트렌치를 형성하는 단계를 포함한다.

Description

반도체 소자의 제조방법{METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게, 듀얼 다마신 공정의 공정 마진을 확보하여 반도체 소자 특성 및 신뢰성을 개선할 수 있는 반도체 소자의 제조방법에 관한 것이다.
일반적으로, 반도체 소자에는 소자와 소자 간, 또는, 배선과 배선 간을 전기적으로 연결하기 위해 금속배선이 형성되며, 상부 금속배선과 하부 금속배선 간의 연결을 위해 콘택 플러그가 형성된다. 한편, 반도체 소자의 고집적화 추세에 따라 디자인 룰이 감소되고, 상기 콘택 플러그가 형성되는 비아홀의 종횡비가 점차 증가하고 있다. 이에, 금속배선 및 콘택 플러그를 형성하는 공정의 난이도와 중요성이 증가되고 있는 실정이다.
상기 금속배선의 재료로는 전기 전도도가 우수한 알루미늄(Al) 및 텅스텐(W)이 주로 이용되어 왔으며, 최근에는 상기 알루미늄 및 텅스텐보다 전기 전도도가 월등히 우수하고 저항이 낮아 고집적 고속동작 소자에서 RC 신호 지연 문제를 해결할 수 있는 구리(Cu)를 차세대 금속배선 물질로 사용하고자 하는 연구가 진행되고 있다.
그런데, 상기 구리의 경우 배선 형태로 식각하기가 용이하지 않기 때문에, 다마신이라는 새로운 공정 기술이 이용된다. 다마신 금속배선 공정은 층간절연막을 식각해서 배선 형성 영역을 형성하고, 상기 배선 형성 영역을 구리막으로 매립하여 금속배선을 형성하는 기술이다.
여기서, 상기 다마신 공정으로는 싱글 다마신 공정과 듀얼 다마신 공정이 있는데, 특히, 상기 듀얼 다마신 공정을 이용하는 경우에는 상부 금속 배선, 그리고, 상기 상부 금속배선과 하부 금속배선을 연결시키기 위한 콘택 플러그를 동시에 형성할 수 있을 뿐 아니라 금속배선에 의해 발생하는 단차를 제거할 수 있어서 후속 공정을 용이하게 할 수 있다.
이하에서는, 종래 기술에 따른 듀얼 다마신 공정을 이용하는 반도체 소자의 제조방법을 간략하게 설명하도록 한다.
반도체 기판 상에 절연막을 형성한 후, 상기 절연막을 1차 식각하여 비아홀을 형성한다. 그런 다음, 상기 비아홀을 포함하는 절연막 상에 마스크 패턴을 형성하고, 상기 마스크 패턴을 식각 마스크로 이용해서 상기 절연막을 2차 식각하여 상기 비아홀과 연결되는 트렌치를 형성한다. 그 결과, 상기 절연막 내에 비아홀 및 트렌치를 포함하는 배선 형성 영역이 형성된다.
이어서, 상기 배선 형성 영역의 표면을 포함하는 절연막 상에 베리어막 및 씨드막을 차례로 형성한 다음, 상기 씨드막 상에 상기 배선 형성 영역을 매립하도록 구리막을 증착한다. 상기 절연막 상에 형성된 구리막, 씨드막 및 베리어막 부분을 제거하여 상기 배선 형성 영역에 금속배선을 형성한다.
그러나, 전술한 종래 기술의 경우에는 반도체 소자의 고집적화 추세에 부합하여 상기 비아홀의 사이즈가 감소됨에 따라, 상기 베리어막 및 씨드막을 형성하는 것이 어렵다. 또한, 전술한 종래 기술의 경우에는 상기 절연막의 2차 식각시, 비아홀의 개수가 상대적으로 많은 지역과 상대적으로 적은 지역 간의 패턴 밀도 차이로 인해 상기 비아홀에 어택이 발생된다. 이 때문에, 전술한 종래 기술의 경우에는 반도체 소자 특성 및 신뢰성이 저하된다.
본 발명은 듀얼 다마신 공정의 공정 마진을 확보할 수 있는 반도체 소자의 제조방법을 제공한다.
또한, 본 발명은 반도체 소자 특성 및 신뢰성을 개선할 수 있는 반도체 소자의 제조방법을 제공한다.
본 발명의 실시예에 따른 반도체 소자의 제조방법은, 반도체 기판 상부에 제1 절연막을 형성하는 단계, 상기 제1 절연막을 식각하여 비아홀을 형성하는 단계, 상기 비아홀의 표면 및 이에 인접하는 제1 절연막 부분 상에 베리어막을 형성하는 단계, 상기 베리어막을 포함한 제1 절연막 상에 제2 절연막을 형성하는 단계 및 상기 제2 절연막을 식각하여 상기 비아홀과 연결되는 트렌치를 형성하는 단계를 포함한다.
상기 베리어막을 형성하는 단계 후, 그리고, 상기 제2 절연막을 형성하는 단 계 전, 상기 베리어막 상에 씨드막을 형성하는 단계를 더 포함한다.
상기 제2 절연막은 상기 비아홀을 매립하지 않도록 형성한다.
상기 제2 절연막은 PETEOS막 또는 SROX막으로 형성한다.
상기 트렌치를 형성하는 단계 후, 상기 트렌치의 표면을 포함하는 제2 절연막 상에 확산방지막을 형성하는 단계, 상기 확산방지막이 형성된 반도체 기판 상에 상기 비아홀 및 트렌치를 매립하도록 금속막을 형성하는 단계 및 상기 금속막 및 확산방지막을 CMP하여 상기 비아홀 및 트렌치 내에 금속배선을 형성하는 단계를 포함한다.
상기 금속막은 구리막을 포함한다.
본 발명은 구리막을 적용하여 금속배선을 형성하기 위한 듀얼 다마신 공정시, 비아홀을 먼저 형성하고 상기 비아홀의 표면 상에 베리어막을 형성한 후에, 트렌치를 형성함으로써, 상기 듀얼 다마신 공정의 마진을 확보할 수 있다.
이를 통해, 본 발명은 상기 비아홀의 표면 상에 베리어막을 용이하게 형성할 수 있을 뿐 아니라, 상기 트렌치를 형성하기 위한 식각시 비아홀에 어택이 발생되는 것을 방지할 수 있다. 따라서, 본 발명은 반도체 소자 특성 및 신뢰성을 개선할 수 있다.
본 발명은 듀얼 다마신 공정을 통해 금속배선을 형성하는 반도체 소자의 제조시, 제1 절연막을 식각하여 하부 금속배선을 노출시키는 비아홀을 먼저 형성하고 상기 비아홀의 표면 상에 베리어막을 형성한 후에, 다시 제2 절연막을 형성하고 상기 제2 절연막을 식각하여 트렌치를 형성한다.
이렇게 하면, 상기 트렌치를 형성하기 전에 베리어막이 형성되므로, 본 발명은, 반도체 소자의 고집적화 추세에 부합하여 상기 비아홀의 사이즈가 감소되더라도 비아홀의 표면 상에 베리어막을 용이하게 형성할 수 있다.
또한, 본 발명은 상기 비아홀의 표면 상에 베리어막이 형성한 후에 제2 절연막을 형성하고 상기 제2 절연막을 식각하여 트렌치를 형성함에 따라, 상기 트렌치를 형성하기 위한 제2 절연막의 식각시 상기 베리어막이 식각 정지막 역할을 하는 것이 가능하다. 따라서, 본 발명은 비아홀의 개수가 상대적으로 많은 지역과 상대적으로 적은 지역 간의 패턴 밀도 차이로 인해 상기 비아홀에 어택이 발생되는 것을 방지할 수 있으며, 이를 통해, 반도체 소자 특성 및 신뢰성을 향상시킬 수 있다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 1a 내지 도 1g는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 도시한 공정별 단면도이다.
도 1a를 참조하면, 소정의 하부 구조물이 형성된 반도체 기판(100) 상에 하부 금속배선(120)을 구비한 층간 절연막(110)을 형성한다. 상기 하부 금속배선(120)은 상기 반도체 기판의 배선 영역(W/A)에 배치되며, 다마신 공정을 통해 형성되거나, 또는, 패터닝 방식으로 형성되는 것도 가능하다.
도 1b를 참조하면, 상기 하부 금속배선(120)을 포함하는 층간 절연막(110) 상에 제1 절연막(130)을 형성한다. 그런 다음, 상기 제1 절연막(130)을 식각하여 상기 하부 금속배선(120)을 노출시키는 비아홀(H)을 형성한다.
도 1c를 참조하면, 상기 비아홀(H)의 표면을 포함하는 제1 절연막(130) 상에 베리어용 막(132a)을 형성한다. 상기 베리어용 막(132a)은, 예컨대, 금속계막으로 형성한다. 이어서, 상기 베리어용 막(132a) 상에 씨드막(134)을 형성한다. 상기 씨드막(134)은, 예컨대, 구리막으로 형성한다.
도 1d를 참조하면, 상기 씨드막(134) 및 베리어용 막이 상기 비아홀(H)의 표면 및 반도체 기판(100)의 배선 영역(W/A)에만 잔류되도록, 상기 씨드막(134) 및 베리어용 막을 식각한다. 그 결과, 상기 비아홀(H)의 표면을 포함하는 배선 영역(W/A)의 제1 절연막(130) 부분 상에 베리어막(132) 및 씨드막(134)이 잔류된다.
여기서, 본 발명은 후속 트렌치를 형성하기 전에 상기 비아홀(H)의 표면 상에 베리어막(132) 및 씨드막(134)을 먼저 형성함으로써, 반도체 소자의 고집적화 추세에 부합하여 상기 비아홀(H)의 사이즈가 감소되더라도 비아홀(H)의 표면 상에 베리어막(132) 및 씨드막(134)을 용이하게 형성할 수 있다.
도 1e를 참조하면, 상기 잔류된 씨드막(134) 및 제1 절연막(130) 상에 제2 절연막(140)을 형성한다. 여기서, 상기 제2 절연막(140)은 갭 필 능력 및 스텝 커버리지 특성이 좋지 않아 상기 비아홀(H)을 매립하지 않도록, 예컨대, PETEOS막 또는 SROX(Silicon Rich Oxide)막으로 형성한다.
도 1f를 참조하면, 상기 제2 절연막(140)을 식각하여 상기 비아홀(H)과 연결 되는 트렌치(T)를 형성한다. 이때, 상기 트렌치(T)를 형성하기 위한 제2 절연막(140)의 식각은 상기 비아홀(H)의 표면 상에 형성된 베리어막(132) 및 씨드막(134)과 제2 절연막(140)의 식각 선택비 차이를 사용하여 수행한다.
따라서, 본 발명은 상기 트렌치(T)를 형성하기 위한 제2 절연막(140)의 식각시, 상기 베리어막(132) 및 씨드막(134)이 식각 정지막 역할을 함으로써, 상기 비아홀(H)에 발생되는 결함을 감소시킬 수 있다. 또한, 본 발명은 비아홀(H)의 개수가 상대적으로 많은 지역과 상대적으로 적은 지역 간의 패턴 밀도 차이로 인해 상기 비아홀(H)에 어택이 발생되는 것을 방지할 수 있으며, 이를 통해, 반도체 소자 특성 및 신뢰성을 향상시킬 수 있다.
도 1g를 참조하면, 상기 트렌치(T)의 표면을 포함하는 제2 절연막(140) 상에 확산방지막(150)을 형성한다. 상기 확산방지막(150)은 상기 비아홀(H)의 측벽까지 증착되어 얇게 형성될 수도 있다. 그리고 나서, 상기 확산방지막(150)이 형성된 반도체 기판(100) 상에 상기 비아홀(H) 및 트렌치(T)를 매립하도록 금속막(160)을 형성한다. 상기 금속막(160)은, 예컨대, 구리막을 형성한다.
계속해서, 상기 제2 절연막(140) 상에 형성된 금속막(160) 및 확산방지막(150) 부분을 CMP 또는 에치백 공정으로 제거하여, 상기 반도체 기판(100)의 배선 형성 영역(W/A)에 하부 금속배선(120)과 콘택되는 콘택 플러그 및 상부 금속배선을 형성한다.
이후, 도시하지는 않았으나 공지된 일련의 후속 공정들을 차례로 수행하여 본 발명의 실시예에 따른 반도체 소자의 제조를 완성한다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
도 1a 내지 도 1g는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
100 : 반도체 기판 W/A : 배선 형성 영역
110 : 층간 절연막 120 : 하부 금속배선
130 : 제1 절연막 H : 비아홀
132 : 베리어막 134 : 씨드막
140 : 제2 절연막 T : 트렌치
150 : 확산방지막 160 : 금속막

Claims (6)

  1. 반도체 기판 상부에 제1 절연막을 형성하는 단계;
    상기 제1 절연막을 식각하여 비아홀을 형성하는 단계;
    상기 비아홀의 표면 및 이에 인접하는 제1 절연막 부분 상에 베리어막을 형성하는 단계;
    상기 베리어막을 포함한 제1 절연막 상에 제2 절연막을 형성하는 단계; 및
    상기 제2 절연막을 식각하여 상기 비아홀과 연결되는 트렌치를 형성하는 단계;
    를 포함하는 반도체 소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 베리어막을 형성하는 단계 후, 그리고, 상기 제2 절연막을 형성하는 단계 전,
    상기 베리어막 상에 씨드막을 형성하는 단계;
    를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 제 1 항에 있어서,
    상기 제2 절연막은 상기 비아홀을 매립하지 않도록 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 제 3 항에 있어서,
    상기 제2 절연막은 PETEOS막 또는 SROX막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  5. 제 1 항에 있어서,
    상기 트렌치를 형성하는 단계 후,
    상기 트렌치의 표면을 포함하는 제2 절연막 상에 확산방지막을 형성하는 단계;
    상기 확산방지막이 형성된 반도체 기판 상에 상기 비아홀 및 트렌치를 매립하도록 금속막을 형성하는 단계; 및
    상기 금속막 및 확산방지막을 CMP하여 상기 비아홀 및 트렌치 내에 금속배선을 형성하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  6. 제 5 항에 있어서,
    상기 금속막은 구리막을 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
KR1020080087937A 2008-09-05 2008-09-05 반도체 소자의 제조방법 KR20100028957A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020080087937A KR20100028957A (ko) 2008-09-05 2008-09-05 반도체 소자의 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020080087937A KR20100028957A (ko) 2008-09-05 2008-09-05 반도체 소자의 제조방법

Publications (1)

Publication Number Publication Date
KR20100028957A true KR20100028957A (ko) 2010-03-15

Family

ID=42179416

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080087937A KR20100028957A (ko) 2008-09-05 2008-09-05 반도체 소자의 제조방법

Country Status (1)

Country Link
KR (1) KR20100028957A (ko)

Similar Documents

Publication Publication Date Title
KR20100122701A (ko) 반도체 소자의 제조방법
KR20190087843A (ko) 반도체 장치
TW200415747A (en) Air gap dual damascene process and structure
JP2010258213A (ja) 半導体装置及び半導体装置の製造方法
US7615494B2 (en) Method for fabricating semiconductor device including plug
CN110707066A (zh) 一种内连线结构及其制备方法
KR100419021B1 (ko) 반도체소자의 구리 배선 제조방법
TW201419387A (zh) 半導體結構
KR100399909B1 (ko) 반도체 소자의 층간 절연막 형성 방법
KR100945995B1 (ko) 반도체 소자의 금속배선 형성 방법
KR101168507B1 (ko) 반도체 소자 및 그 형성 방법
JP2002373893A (ja) パッドを有する半導体装置とその製造方法
KR20070001509A (ko) 반도체 소자의 플러그 형성 방법
KR101103550B1 (ko) 반도체 소자의 금속배선 형성방법
KR20100028957A (ko) 반도체 소자의 제조방법
KR100539443B1 (ko) 반도체 소자의 금속배선 형성방법
KR100935196B1 (ko) 반도체 소자의 금속배선 형성방법
KR20040080599A (ko) 반도체 소자의 콘택 플러그 형성방법
US20110248402A1 (en) Semiconductor device and method for manufacturing the same
KR100857989B1 (ko) 반도체 소자의 금속 배선 형성 방법
KR100681207B1 (ko) 반도체 소자의 콘택 플러그 형성방법
KR20090000322A (ko) 반도체 소자의 금속배선 형성 방법
KR100789612B1 (ko) 금속 배선 형성 방법
KR100680968B1 (ko) 반도체 소자의 제조방법
KR20110071267A (ko) 반도체 소자의 금속배선 및 그 제조방법

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination