TW201419387A - 半導體結構 - Google Patents

半導體結構 Download PDF

Info

Publication number
TW201419387A
TW201419387A TW101140493A TW101140493A TW201419387A TW 201419387 A TW201419387 A TW 201419387A TW 101140493 A TW101140493 A TW 101140493A TW 101140493 A TW101140493 A TW 101140493A TW 201419387 A TW201419387 A TW 201419387A
Authority
TW
Taiwan
Prior art keywords
plug
dual damascene
buried gate
source
bit line
Prior art date
Application number
TW101140493A
Other languages
English (en)
Other versions
TWI497574B (zh
Inventor
Tzung-Han Lee
Yaw-Wen Hu
Hung-Chang Liao
Chung-Yuan Lee
Hsu Chiang
Sheng-Hsiung Wu
Original Assignee
Inotera Memories Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Inotera Memories Inc filed Critical Inotera Memories Inc
Priority to TW101140493A priority Critical patent/TWI497574B/zh
Priority to US13/831,879 priority patent/US9070782B2/en
Publication of TW201419387A publication Critical patent/TW201419387A/zh
Application granted granted Critical
Publication of TWI497574B publication Critical patent/TWI497574B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/823456—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different shapes, lengths or dimensions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/34—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the transistor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/482—Bit lines
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/485—Bit line contacts

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Memories (AREA)

Abstract

一種半導體結構，包含位於基材中並分別具有第一源極以及第二源極之多個埋入式閘極、覆蓋多個埋入式閘極與基材之層間介電層、以及包含第一插塞、第二插塞與絕緣狹縫之核心雙鑲嵌插塞。絕緣狹縫位於第一插塞與第二插塞之間，使得第一插塞與第二插塞彼此電絕緣。第一插塞與第二插塞又分別穿過層間介電層而分別與第一源極以及第二源極電連接。

Description

半導體結構
本發明大致上係關於一種半導體結構，以及形成面積最大化接合墊之方法。具體而言之，本發明係關於一種形成面積最大化接合墊之方法來得到一種具有面積最大化接合墊之半導體結構。如此一來，而得以既省略一道光罩製程，又盡量增加接合墊之面積，所以有利於最大化製程裕度(process window)。
半導體元件是現在大多數電子元件的基礎結構。在半導體元件的結構中，通常具有源極、閘極以及汲極等功能性組件(functional components)。而且在核心區域與周邊區域中，也都各自有功能不同的半導體元件。還有，為了要能夠在相同的面積中盡量容納最多的半導體元件，使用埋入式閘極結構已經成為了一種主流趨勢。
但是，一方面深埋在層間介電層與基材中的埋入式閘極結構，必須要靠向上的插塞與外界電連接。但是由於深埋在層間介電層與基材中的埋入式閘極結構排列上極為緊密，再加上黃光解析度(exposure resolution)的限制，使得作為插塞接頭(contact plug)的接合墊面積越發顯地不夠大，嚴重影響後續程序的製程裕度。另一方面，在核心區域 與周邊區域中，因為半導體元件的功能各自不同，所以又要在不同的步驟中來分別建立不同功能的接合墊所需要的蝕刻洞(etch hole)，而增加了製程的複雜度。
所以仍然希望能發展出一種新穎的半導體結構，以及對應的形成方法，來得到一種具有面積最大化之接合墊之半導體結構。
本發明於是提出一種新穎的半導體結構，以及對應的形成方法，來得到一種具有面積最大化之接合墊之半導體結構。本發明方法不但可以省略一道成本高昂的光罩製程，又得以盡量增加接合墊之面積，而有利於增加後續程序之製程裕度。
本發明首先提出一種半導體結構。本發明的半導體結構包含基材、第一埋入式閘極、第二埋入式閘極、第一源極、第二源極、第一汲極、層間介電層以及核心雙鑲嵌插塞。第一埋入式閘極位於基材中，而第二埋入式閘極亦位於基材中並鄰近第一埋入式閘極。第一源極位於第一埋入式閘極與第二埋入式閘極之間、第一汲極位於第一埋入式閘極之一側、而第二源極則位於第二埋入式閘極之一側。層間介電層覆蓋第一埋入式閘極、第二埋入式閘極與基材。核心雙鑲嵌插塞(core dual damascene plug)包含第一插塞、第二插塞與絕緣狹縫(insulating slot)。絕緣狹縫位於第一插塞與第二插 塞之間，使得第一插塞與第二插塞彼此電絕緣。第一插塞與第二插塞並分別穿過層間介電層，而分別與第一源極以及第二源極電連接。
在本發明之一實施方式中，核心雙鑲嵌插塞位於第一源極之正上方。
在本發明之另一實施方式中，核心雙鑲嵌插塞呈Π形。
在本發明之另一實施方式中，絕緣狹縫位於第一源極以及第二源極間之正上方。
在本發明之另一實施方式中，絕緣狹縫之寬度不但小於第一埋入式閘極之寬度，亦小於第一插塞以及第二插塞之寬度。
在本發明之另一實施方式中，第一插塞與第二插塞分別呈T形，而具有最大化之接合墊(landing pad)面積。
在本發明之另一實施方式中，半導體結構更包含位於層間介電層中，並電連接第一汲極之位元線接觸(bit line contact)、位於層間介電層中以及位元線接觸上方並電連接位元線接觸之位元線，而且位元線與核心雙鑲嵌插塞彼此電絕緣、以及覆蓋位元線並直接接觸絕緣狹縫之絕緣層，使得第一插塞與第二插塞分別穿過絕緣層。
在本發明之另一實施方式中，半導體結構更包含位於基材上與層間介電層中之周邊閘極，以及由第一插塞與第二插塞所一體成形之周邊雙鑲嵌插塞(periphery dual damascene plug)。周邊雙鑲嵌插塞穿過層間介電層而與基材 以及周邊閘極電連接，而且周邊雙鑲嵌插塞呈Π形。
在本發明之另一實施方式中，周邊雙鑲嵌插塞遠離核心雙鑲嵌插塞，同時不直接接觸位元線與絕緣層。
本發明又提出一種形成面積最大化之接合墊之方法。首先，提供一底材(matrix)。本發明的底材包含基材、第一埋入式閘極、第二埋入式閘極、周邊閘極、第一源極、第二源極、第一汲極、層間介電層、位元線接觸、位元線以及絕緣層。第一埋入式閘極位於基材中，而第二埋入式閘極亦位於基材中並鄰近第一埋入式閘極。周邊閘極位於基材上並遠離第一埋入式閘極與第二埋入式閘極。第一源極位於第一埋入式閘極與第二埋入式閘極之間、第二源極位於第一埋入式閘極之一側、而第一汲極則位於第二埋入式閘極之一側。層間介電層覆蓋第一埋入式閘極、第二埋入式閘極、周邊閘極與基材。位元線接觸位於層間介電層中，並電連接第一汲極。位元線位於層間介電層中以及位元線接觸上方，並電連接位元線接觸。絕緣層覆蓋位元線。其次，進行一雙鑲嵌插塞(dual damascene plug)程序而部分地移除層間介電層與絕緣層，同時在第一埋入式閘極正上方形成一核心雙鑲嵌開口，以及在周邊閘極上方形成一周邊雙鑲嵌開口。核心雙鑲嵌開口穿過層間介電層與絕緣層，而暴露第一源極與第二源極，又周邊雙鑲嵌開口穿過層間介電層而暴露周邊閘極。然後，以導電材料填滿核心雙鑲嵌開口與周邊雙鑲嵌開口，而 分別形成核心雙鑲嵌插塞與周邊雙鑲嵌插塞。繼續，選擇性移除部份核心雙鑲嵌插塞之導電材料，而形成分隔第一插塞與第二插塞之狹縫，其中狹縫位於第一插塞與第二插塞之間，並使得第一插塞與第二插塞彼此電絕緣。
在本發明之一實施方式中，周邊雙鑲嵌插塞不含此狹縫。
在本發明之另一實施方式中，核心雙鑲嵌插塞呈Π形。
在本發明之另一實施方式中，第一插塞與第二插塞分別電連接第一源極與第二源極。
在本發明之另一實施方式中，第一插塞與第二插塞分別呈T形，而具有最大化之接合墊面積。
在本發明選擇性移除部份核心雙鑲嵌插塞之導電材料之方法中，首先在導電材料上形成具有開口之光阻，使得開口位於第一埋入式閘極正上方並暴露導電材料，其中之開口具有黃光能力(lithographic capability)之最小尺寸。然後，在開口內形成內間隙壁，以縮減開口之尺寸。繼續，經由具有內間隙壁之開口蝕刻導電材料，以得到狹縫。再來，在狹縫中填入絕緣材料，而得到絕緣狹縫。
在本發明之另一實施方式中，絕緣狹縫位於第一源極之正上方。
在本發明之另一實施方式中，絕緣狹縫之寬度不但小於第一埋入式閘極之寬度，亦同時小於第一插塞以及第二插塞之寬度。
在本發明之另一實施方式中，絕緣狹縫直接接觸絕緣層。
在本發明之另一實施方式中，第一插塞與第二插塞分別穿過層間介電層，而與位元線電絕緣。
本發明提供一種形成具有面積最大化接合墊之方法，以及所得對應的半導體結構。採用本發明之方法，既可以省略一道成本高昂的光罩製程，又得以盡量擴大接合墊之面積而且還不會造成電路之短路，而有利於增加後續對準步驟的製程裕度。
請參考第1圖至第8圖，繪示本發明形成面積最大化接合墊之方法之實施方式。首先，提供底材101。在本發明的底材101中已經預先形成有多種的半導體元件，例如基材102、第一埋入式閘極110、第二埋入式閘極120、周邊閘極130、第一源極111、第二源極121、第一汲極112、第二汲極122、層間介電層140、絕緣層141、位元線接觸150以及位元線151。
基材102通常包含一半導體材料，例如矽，其中依照習知方式已預先建立有第一埋入式閘極110、第二埋入式閘極120、周邊閘極130、第一源極111、第二源極121、第一汲極112與第二汲極122...等等習知之半導體元件部分。換言之，第一埋入式閘極110即位於基材102之核心區域103 中，而第二埋入式閘極120亦位於基材102之核心區域103中並鄰近第一埋入式閘極110之一側。還有，在基材102中並鄰近第一埋入式閘極110之另一側也可以有第三埋入式閘極125。
一方面，第一源極111即同時位於第一埋入式閘極110與第二埋入式閘極120之間。另一方面，第一汲極112則位於第一埋入式閘極110之一側、而第二源極121則位於第二埋入式閘極120之一側、又第二汲極122則又位於第二埋入式閘極120之另一側。較佳者，第一源極111與第二源極121彼此相鄰，之間沒有其他之源極或是汲極。另外，周邊閘極130則位於基材102上之周邊區域104中，並遠離第一埋入式閘極110與第二埋入式閘極120。周邊閘極130中之閘極導電材料可以是單一材料，或是非金屬131與金屬132之組合，例如，多晶矽與鎢，並由絕緣材料133，例如矽氮化物，帽蓋住鎢132。
層間介電層140覆蓋第一埋入式閘極110、第二埋入式閘極120、周邊閘極130與基材102，例如可以為矽氧化物。位元線接觸150位於層間介電層140中、第一汲極112與第二汲極122之上、並分別電連接第一汲極112與第二汲極122。位元線151又位於位元線接觸150之上與層間介電層140之中，並沿著一特定方向延伸而電連接起多個位元線接觸，例如位元線接觸150。絕緣層141則位在位元線151之上並覆蓋位元線151，例如可以為矽氮化物。
較佳者，絕緣層141、位元線接觸150以及位元線151僅位於核心區域103中，或是不位在周邊區域104中。形成第一埋入式閘極110、第二埋入式閘極120、第一源極111、第二源極121、第一汲極112、第二汲極122、周邊閘極130、層間介電層140、絕緣層141、位元線接觸150以及位元線151的方法為本發明領域技藝人士之通常知識，故不多加贅述。
其次，進行一雙鑲嵌插塞(dual damascene plug)程序，而部分地移除層間介電層140與絕緣層141。可以使用並調整黃光(lithographic)配合蝕刻方法來進行此雙鑲嵌插塞程序。例如，先如第2圖所繪示，先進行介孔(via)蝕刻步驟，再如第3圖所繪示，進行溝渠(trench)蝕刻步驟，從而完成雙鑲嵌插塞程序。雙鑲嵌插塞程序會在核心區域103中第一埋入式閘極110與第二埋入式閘極120的正上方形成一核心雙鑲嵌開口161，同時又在周邊閘極130的正上方形成一周邊雙鑲嵌開口162。如此一來，即可節省一道分開進行核心雙鑲嵌開口與周邊雙鑲嵌開口的光罩、黃光與蝕刻之步驟，同時還會使得周邊雙鑲嵌開口162提前與核心雙鑲嵌開口161一起完成。
核心雙鑲嵌開口161會穿過層間介電層140與絕緣層141，而只暴露出位在基材102中的的第一源極111與第二源極121或是其他區域。還有，在周邊區域104中的周邊雙鑲嵌開口162亦會同步暴露基材102與周邊閘極130中的閘 極導電材料，例如金屬。請特別注意的是，位於相鄰的核心雙鑲嵌開口161之間、未被雙鑲嵌插塞程序移除而一定會留下的層間介電層140，其寬度是越小越好，可以調整溝渠蝕刻步驟來盡量縮小留下的層間介電層140的寬度。
然後，如第4圖所繪示，以導電材料同步填滿核心雙鑲嵌開口161與周邊雙鑲嵌開口162，而分別形成核心雙鑲嵌插塞163與周邊雙鑲嵌插塞164(periphery dual damascene plug)。在本發明之一實施方式中，核心雙鑲嵌插塞161與周邊雙鑲嵌插塞164可以分別呈不同之形狀，例如Π形或是T形，而核心雙鑲嵌插塞161則位於第一源極111與第二源極121之正上方。
例如，可以利用沉積的方式，將導電材料，像是鎢，填滿核心雙鑲嵌開口161與周邊雙鑲嵌開口162。視情況需要，還可以再利用化學機械研磨(CMP)來移除多餘之導電材料，而平坦化核心雙鑲嵌插塞163以及周邊雙鑲嵌插塞164之表面。周邊雙鑲嵌插塞164會穿過層間介電層140，而與基材102以及周邊閘極130中的閘極導電材料電連接。在本發明之一實施方式中，周邊雙鑲嵌插塞164會遠離核心雙鑲嵌插塞163，同時又遠離而不直接接觸位元線151與絕緣層141。
繼續，如第8圖所繪示，本發明之一項特點在於：還需要選擇性移除部份核心雙鑲嵌插塞163之導電材料，而形成第一插塞165、第二插塞166與狹縫167，又因為狹縫167 而使得第一插塞165與第二插塞166彼此電絕緣。在本發明之一實施方式中，第一插塞165與第二插塞166分別呈T形，而分別電連接第一源極111與第二源極121。但是，在本發明之另一實施方式中，周邊雙鑲嵌插塞164則不含此狹縫。因此，狹縫167僅會位於核心雙鑲嵌插塞163的第一插165塞與第二插塞166之間。請注意，本發明之第一插塞165與第二插塞166不但會分別穿過層間介電層140，而且第一插塞165與第二插塞166會剛好穿過位於兩相鄰位元線161間之層間介電層140，所以第一插塞165與第二插塞166都會與位元線161電絕緣。
較佳者，狹縫167還會穿過部份之絕緣層141，同時具有小於僅使用黃光方法所得之最小尺寸，例如小於第5圖開口171之寬度，小於第一埋入式閘極110之寬度，亦小於第一插塞165以及第二插塞166之寬度。由於狹縫167本身與留下的層間介電層140的尺寸都是盡量的小，所以作為接合墊用之第一插塞165與第二插塞166就分別可以具有盡可能大的接合墊面積。可以使用並調整黃光配合蝕刻方法，來選擇性移除部份核心雙鑲嵌插塞163之導電材料，而得到所需之狹縫167。
第5圖至第8圖繪示選擇性移除部份核心雙鑲嵌插塞163之導電材料，而得到所需之狹縫與進一步得到絕緣狹縫之過程。例如，如第5圖所繪示，先在核心雙鑲嵌插塞163之導電材料上形成具有開口171之光阻170。開口171剛好 位於第一埋入式閘極110以及第二埋入式閘極120之間的正上方，並且暴露核心雙鑲嵌插塞163之導電材料。請特別注意的是，開口具有僅僅使用黃光能力(lithographic capability)可以得到之最小尺寸。
然後，如第6圖所繪示，還會在開口171的內部形成內間隙壁172，以盡量縮減開口171之尺寸。在開口171的內部形成內間隙壁172的過程可以參考如下所提出之方式。首先，沉積一層具有特定尺寸之薄的介電層172。薄的介電層172不但會覆蓋光阻170，還會填入開口171中，因此縮減了開口171的寬度。開口171縮減了的寬度依據薄的介電層172之特定尺寸而定。例如，薄的介電層172之特定尺寸越大，開口171剩下的寬度就會越小。如此一來，就可以經由調整薄的介電層172之特定尺寸，來控制最後所得絕緣狹縫168(insulating slot)之寬度。希望最後所得絕緣狹縫168之寬度越小越好，但是絕緣狹縫168本身又不會發生橋接(bridged)或是蝕刻不到位(deficient etching)等輪廓(contour)錯誤的問題。然後再經由過蝕刻，移除水平方向上薄的介電層172，就可以得到留在開口171內部、垂直方向上的內間隙壁172。
繼續，如第7圖所繪示，經由具有內間隙壁172之開口171蝕刻核心雙鑲嵌插塞163之導電材料以及一些絕緣層141，就可以得到狹縫167。第8圖即繪示移除光阻170與內間隙壁172後之結果。再來，如第9圖所繪示，在狹縫167 中填入一適當之絕緣材料，就可以得到直接接觸絕緣層141之絕緣狹縫168。如此一來，絕緣狹縫即會位於第一源極111以及第二源極121間之正上方。在本發明之一實施方式中，絕緣狹縫168之寬度如同狹縫167之寬度，不但小於第5圖開口171之寬度，小於第一埋入式閘極110之寬度，亦小於第一插塞165以及第二插塞166之寬度。
在經過了以上之步驟後，本發明方法就可以得到具有面積最大化接合墊之半導體結構。第9圖即繪示本發明具有面積最大化接合墊之半導體結構。本發明的半導體結構100包含基材102、第一埋入式閘極110、第二埋入式閘極120、第一源極111、第二源極121、第一汲極112、第二汲極122、周邊閘極130、層間介電層140、絕緣層141、位元線接觸150、位元線151、核心雙鑲嵌插塞以及周邊雙鑲嵌插塞164。特別是，本發明的半導體結構100中複合的(composite)核心雙鑲嵌插塞，還包含使得第一插塞165與第二插塞166彼此電絕緣的絕緣狹縫168。
本發明的半導體結構100具有多種有利的特徵。例如，本發明半導體結構100中的核心雙鑲嵌插塞，包含切斷第一插塞165與第二插塞166，而使得第一插塞165與第二插塞166得以彼此電絕緣的絕緣狹縫168，同時周邊雙鑲嵌插塞164則不含絕緣狹縫168，所以周邊雙鑲嵌插塞164還可以視為僅由第一插塞165與第二插塞166一體成形所組成的單純(simple)雙鑲嵌插塞。
其次，絕緣狹縫168本身的尺寸是小到無法單純地使用一般的黃光搭配蝕刻方法所能完成的。還有，由於絕緣狹縫168本身極小的尺寸，於是可以最大化作為接合墊用之核心雙鑲嵌溝渠式插塞(core dual damascene trench type plug)，其中第一插塞165與第二插塞166的面積。一般的黃光搭配蝕刻方法所能完成的尺寸，則是因各世代(generation)之技術能力不同而有所不同，屬於本領域一般技藝人士之通常知識。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
100‧‧‧半導體結構
101‧‧‧底材
102‧‧‧基材
103‧‧‧核心區域
104‧‧‧周邊區域
110‧‧‧第一埋入式閘極
111‧‧‧第一源極
112‧‧‧第一汲極
120‧‧‧第二埋入式閘極
121‧‧‧第二源極
122‧‧‧第二汲極
125‧‧‧第三埋入式閘極
130‧‧‧周邊閘極
140‧‧‧層間介電層
141‧‧‧絕緣層
150‧‧‧位元線接觸
151‧‧‧位元線
161‧‧‧核心雙鑲嵌開口
162‧‧‧周邊雙鑲嵌開口
163‧‧‧核心雙鑲嵌插塞
164‧‧‧周邊雙鑲嵌插塞
165‧‧‧第一插塞
166‧‧‧第二插塞
167‧‧‧狹縫
168‧‧‧絕緣狹縫
170‧‧‧光阻
171‧‧‧開口
172‧‧‧內間隙壁
第1圖至第8圖繪示本發明形成面積最大化之接合墊方法之實施方式，其中第5圖至第8圖繪示選擇性移除部份核心雙鑲嵌插塞之導電材料，而得到所需之狹縫與進一步得到絕緣狹縫之過程。
第9圖繪示本發明具有面積最大化接合墊之半導體結構。
100‧‧‧半導體結構
101‧‧‧底材
102‧‧‧基材
103‧‧‧核心區域
104‧‧‧周邊區域
110‧‧‧第一埋入式閘極
111‧‧‧第一源極
112‧‧‧第一汲極
120‧‧‧第二埋入式閘極
121‧‧‧第二源極
122‧‧‧第二汲極
125‧‧‧第三埋入式閘極
130‧‧‧周邊閘極
140‧‧‧層間介電層
141‧‧‧絕緣層
150‧‧‧位元線接觸
151‧‧‧位元線
163‧‧‧核心雙鑲嵌插塞
164‧‧‧周邊雙鑲嵌插塞
165‧‧‧第一插塞
166‧‧‧第二插塞
168‧‧‧絕緣狹縫

Claims (20)

  1. 一種半導體結構，包含：一基材；一第一埋入式閘極，位於該基材中；一第二埋入式閘極，位於該基材中並鄰近該第一埋入式閘極；一第一源極，位於該第一埋入式閘極與該第二埋入式閘極之間；一第一汲極，位於該第一埋入式閘極之一側；一第二源極，位於該第二埋入式閘極之一側；一層間介電層，覆蓋該第一埋入式閘極、該第二埋入式閘極與該基材；以及一核心雙鑲嵌插塞(core dual damascene plug)，包含一第一插塞、一第二插塞與一絕緣狹縫(insulating slot)，其中該絕緣狹縫位於該第一插塞與該第二插塞之間，使得該第一插塞與該第二插塞彼此電絕緣，而且該第一插塞與該第二插塞並分別穿過該層間介電層而分別與該第一源極以及該第二源極電連接。
  2. 如請求項1之半導體結構，其中該核心雙鑲嵌插塞位於該第一源極之正上方。
  3. 如請求項1之半導體結構，其中該核心雙鑲嵌插塞呈Π形。
  4. 如請求項1之半導體結構，其中該絕緣狹縫位於該第一源極與該第二源極間之正上方。
  5. 如請求項1之半導體結構，其中該絕緣狹縫之寬度小於該第一埋入式閘極之寬度。
  6. 如請求項1之半導體結構，其中該絕緣狹縫之寬度小於該第一插塞以及該第二插塞之寬度。
  7. 如請求項1之半導體結構，其中該第一插塞與該第二插塞分別呈T形，而具有最大化之接合墊(landing pad)面積。
  8. 如請求項1之半導體結構，更包含：一位元線接觸(bitline contact)，位於該層間介電層中，並電連接該第一汲極；一位元線，位於該層間介電層中與該位元線接觸之上並電連接該位元線接觸，其中該位元線與該核心雙鑲嵌插塞彼此電絕緣；以及一絕緣層，覆蓋該位元線並直接接觸該絕緣狹縫，其中該第一插塞與該第二插塞分別穿過該絕緣層。
  9. 如請求項1之半導體結構，更包含：一周邊閘極，位於該基材上與該層間介電層中；以及一周邊雙鑲嵌插塞(periphery dual damascene plug)，由該第一插塞與該第二插塞所一體成形，其中該周邊雙鑲嵌插塞穿過該層間 介電層而與該基材以及該周邊閘極電連接，其中該周邊雙鑲嵌插塞呈Π形。
  10. 如請求項1之半導體結構，其中該周邊雙鑲嵌插塞遠離該核心雙鑲嵌插塞，同時不直接接觸該位元線與該絕緣層。
  11. 一種形成面積最大化之接合墊之方法，包含：提供一底材(matrix)，包含：一基材；一第一埋入式閘極，位於該基材中；一第二埋入式閘極，位於該基材中並鄰近該第一埋入式閘極；一周邊閘極，位於該基材上並遠離該第一埋入式閘極與該第二埋入式閘極；一第一源極，位於該第一埋入式閘極與該第二埋入式閘極之間；一第二源極，位於該第一埋入式閘極之一側；一第一汲極，位於該第二埋入式閘極之一側；一層間介電層，覆蓋該第一埋入式閘極、該第二埋入式閘極、該基材與該周邊閘極；一位元線接觸，位於該層間介電層中，並電連接該第一汲極；一位元線，位於該層間介電層中與該位元線接觸之上，並 電連接該位元線接觸；以及一絕緣層，覆蓋該位元線；進行一雙鑲嵌插塞(dual damascene)程序而部分地移除該層間介電層與該絕緣層，同時在該第一埋入式閘極正上方形成一核心雙鑲嵌開口，以及在該周邊閘極上方形成一周邊雙鑲嵌開口，其中該核心雙鑲嵌開口穿過該層間介電層與該絕緣層而暴露該第一源極與該第二源極，又該周邊雙鑲嵌開口暴露該周邊閘極；以一導電材料填滿該核心雙鑲嵌開口與該周邊雙鑲嵌開口，而分別形成一核心雙鑲嵌插塞與一周邊雙鑲嵌插塞；以及選擇性移除部份該核心雙鑲嵌插塞之該導電材料，而形成一第一插塞、一第二插塞與一狹縫(slot)，其中該狹縫位於該第一插塞與該第二插塞之間，並使得該第一插塞與該第二插塞彼此電絕緣。
  12. 如請求項11形成面積最大化之接合墊之方法，其中該周邊雙鑲嵌插塞不含該狹縫。
  13. 如請求項11形成面積最大化之接合墊之方法，其中該核心雙鑲嵌插塞呈Π形。
  14. 如請求項11形成面積最大化之接合墊之方法，其中該第一插塞與該第二插塞分別電連接該第一源極與該第二源極。
  15. 如請求項11形成面積最大化之接合墊之方法，其中該第一插塞 與該第二插塞分別呈T形，而具有最大化之接合墊(landing pad)面積。
  16. 如請求項11形成面積最大化之接合墊之方法，其中選擇性移除部份該核心雙鑲嵌插塞之該導電材料，更包含：在該導電材料上形成具有一開口之一光阻，使得該開口位於該第一埋入式閘極以及該第二埋入式閘極之間之正上方並暴露該導電材料，其中該開口具有一黃光能力(lithographic capability)之最小尺寸；在該開口內形成一內間隙壁，以縮減該開口之尺寸；經由具有該內間隙壁之該開口蝕刻該導電材料，以得到該狹縫；以及在該狹縫中填入一絕緣材料，而得到一絕緣狹縫。
  17. 如請求項16形成面積最大化之接合墊之方法，其中該絕緣狹縫位於該第一源極以及該第二源極間之正上方。
  18. 如請求項16形成面積最大化之接合墊之方法，其中該絕緣狹縫之寬度小於該第一埋入式閘極之寬度，與該第一插塞以及該第二插塞之寬度。
  19. 如請求項16形成面積最大化之接合墊之方法，其中該絕緣狹縫直接接觸該絕緣層。
  20. 如請求項11形成面積最大化之接合墊之方法，其中該第一插塞與該第二插塞分別穿過該層間介電層，而與該位元線電絕緣。
TW101140493A 2012-11-01 2012-11-01 半導體結構 TWI497574B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
TW101140493A TWI497574B (zh) 2012-11-01 2012-11-01 半導體結構
US13/831,879 US9070782B2 (en) 2012-11-01 2013-03-15 Semiconductor structure

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW101140493A TWI497574B (zh) 2012-11-01 2012-11-01 半導體結構

Publications (2)

Publication Number Publication Date
TW201419387A true TW201419387A (zh) 2014-05-16
TWI497574B TWI497574B (zh) 2015-08-21

Family

ID=50546234

Family Applications (1)

Application Number Title Priority Date Filing Date
TW101140493A TWI497574B (zh) 2012-11-01 2012-11-01 半導體結構

Country Status (2)

Country Link
US (1) US9070782B2 (zh)
TW (1) TWI497574B (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102110463B1 (ko) * 2013-07-11 2020-05-13 에스케이하이닉스 주식회사 반도체 소자 및 그 제조 방법
US9087824B2 (en) * 2013-12-17 2015-07-21 Texas Instruments Incorporated Use of dielectric slots for reducing via resistance in dual damascene process
JP6549074B2 (ja) * 2016-09-28 2019-07-24 株式会社Ｋｏｋｕｓａｉ Ｅｌｅｃｔｒｉｃ 半導体装置の製造方法、基板処理装置およびプログラム

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050196951A1 (en) 2004-03-08 2005-09-08 Benjamin Szu-Min Lin Method of forming dual damascene structures
KR100898394B1 (ko) * 2007-04-27 2009-05-21 삼성전자주식회사 반도체 집적 회로 장치 및 그 제조 방법
US7786584B2 (en) 2007-11-26 2010-08-31 Infineon Technologies Ag Through substrate via semiconductor components
KR101609252B1 (ko) * 2009-09-24 2016-04-06 삼성전자주식회사 매몰 워드 라인을 구비한 반도체 소자
KR101062862B1 (ko) * 2010-07-07 2011-09-07 주식회사 하이닉스반도체 측벽접합을 구비한 반도체장치 제조 방법

Also Published As

Publication number Publication date
US9070782B2 (en) 2015-06-30
TWI497574B (zh) 2015-08-21
US20140117442A1 (en) 2014-05-01

Similar Documents

Publication Publication Date Title
TWI681506B (zh) 場效電晶體元件及其製造方法
KR20190087843A (ko) 반도체 장치
KR20110011426A (ko) 반도체 소자의 형성 방법
US9018092B2 (en) Encapsulated metal interconnect
US9570397B1 (en) Local interconnect structure including non-eroded contact via trenches
TWI497574B (zh) 半導體結構
KR101416317B1 (ko) 반도체 소자의 배선층 형성 방법
US11127626B2 (en) Method of manufacturing a semiconductor device
US6498081B2 (en) Method of manufacturing self-aligned contact hole
KR100808363B1 (ko) 반도체 소자의 제조방법
WO2022095418A1 (zh) 一种集成电路装置及其形成方法
KR101173478B1 (ko) 반도체 소자 제조방법
WO2021022811A1 (zh) 半导体结构及其形成方法
KR20090026620A (ko) 반도체 소자 및 그 제조방법
KR100687882B1 (ko) 비트라인을 구비한 반도체 소자 및 그 제조 방법
KR20090026619A (ko) 반도체 소자 및 그 제조방법
KR20080021968A (ko) 랜딩 패드 분리 패턴을 포함하는 반도체 소자 및 그 제조방법
TWI555122B (zh) 半導體元件之內連線結構其製備方法
KR100348309B1 (ko) 반도체 소자 제조방법
KR100924208B1 (ko) 반도체 소자 제조 방법
KR20050094118A (ko) 반도체 소자의 제조 방법
JP2009158923A (ja) イメージセンサとその製造方法
KR20050049635A (ko) 반도체 소자의 제조 방법
KR20100028957A (ko) 반도체 소자의 제조방법
KR20130007359A (ko) 반도체 장치의 제조 방법