KR20050074756A - 반도체 소자의 초미세 콘택홀 형성방법 - Google Patents
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Abstract
본 발명은 큰 어스펙트비의 초미세 콘택홀 프로파일을 개선하여 콘택 플러그와 상부 도전층 패턴 사이의 오버레이 마진 및 콘택 플러그 사이의 간격을 충분히 확보할 수 있는 반도체 소자의 콘택홀 형성방법을 제공한다.
본 발명은 하부 도전층 패턴이 형성된 반도체 기판 상에 층간절연막을 형성하는 단계; 층간절연막 상에 하드 마스크 물질막을 증착하는 단계; 하드 마스크 물질막 상부에 테이퍼 형태의 더미 마스크를 형성하는 단계; 더미 마스크를 이용하여 하드 마스크 물질막을 제 1 식각하여 상부는 라운딩 프로파일을 가지고 측부는 수직 프로파일을 가지는 하드 마스크를 형성하는 단계; 및 하드 마스크를 이용하여 층간절연막을 제 2 식각하여 콘택홀을 형성함과 동시에 더미 마스크를 제거하는 단계를 포함하는 반도체 소자의 콘택홀 형성방법에 의해 달성될 수 있다. 여기서, 더미 마스크는 측부에 C-리치 폴리머가 구비된 질화막 패턴으로 이루어진다.
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 반도체 소자의 초미세 콘택홀 형성방법에 관한 것이다.
반도체 소자의 고집적화에 따른 소자 면적 감소로 인해 콘택홀 크기는 점점 미세해지는 반면 높이는 점점 더 높아지면서 어스펙트비(aspect ratio)가 커지고 있다. 이에 따라, 최근에는 콘택홀 식각시 포토레지스트 패턴 마진(margin)을 고려하여 하드 마스크를 적용하고 있다.
이러한 하드 마스크를 적용한 종래의 초미세 콘택홀 형성방법을 도 1a 내지 도 1d를 참조하여 설명한다.
도 1a에 도시된 바와 같이, 접합영역, 게이트, 비트라인 또는 콘택 플러그 등의 하부 도전층 패턴(11)이 형성된 반도체 기판(10) 상에 BPSG막 또는 TEOS막으로 층간절연막(12)을 형성한다. 그 다음, 층간절연막(12) 상부에 층간절연막(12)과의 식각선택비가 우수한 하드 마스크 물질로서 폴리실리콘막(13)을 형성하고, 폴리실리콘막(13) 상부에 포토리소그라피에 의해 포토레지스트 패턴(14)을 형성한다. 그 후, 포토레지스트 패턴(14)을 배리어로하여 TCP/ICP 형 플라즈마 소오스에서 기판(10)에 수직인 방향(점선방향)으로 Cl2 플라즈마(15)를 인가하여 폴리실리콘막(13)을 식각하여, 도 1b와 같이 후속 작은 크기의 콘택홀 면적 확보가 용이한 테이퍼(taper) 형태의 하드 마스크(13a)를 형성한다.
도 1b에 도시된 바와 같이, 공지된 방법에 의해 포토레지스트 패턴(14)을 제거하고, 하드 마스크(13a)를 배리어로하여 기판(10)에 수직인 방향(점선방향)으로 CxFx/O2 플라즈마(16)를 인가하여 층간절연막(12)을 식각한다. 이때, 플라즈마 활성화를 위해 다량의 Ar을 첨가하는데, 하드 마스크(13a)가 테이퍼 형태를 가짐에 따라, Ar에 의해 하드 마스크(13a) 측부가 스퍼터링(sputtering)되어 지속적으로 손실되면서, 도 1c에 도시된 바와 같이, 상부 크기가 상대적으로 넓은 프로파일의 콘택홀(17)이 형성된다.
이에 따라, 도 1d에 도시된 바와 같이, 하드 마스크(13a) 제거 후, 콘택 플러그(18) 및 상부 도전층 패턴(19a)을 형성하게 되면, 콘택 플러그(18)와의 오버레이 마진(over margin) 부족으로 인해 콘택 플러그(18) 노출(100)이 발생할 뿐만 아니라 콘택 플러그(18) 사이의 좁은 간격으로 인해 브리지(bridge)로 인한 단락(short) 가능성이 높아지게 된다.
또한, 도 2에 도시된 바와 같이, 콘택 플러그(18) 노출을 방지하기 위해 상부 도전층 패턴(19b) 크기를 증가시키면, 상부 도전층 패턴(19b) 사이의 간격 마진 부족으로 인해 상술한 콘택 플러그(18) 사이뿐만 아니라 상부 도전층 패턴(19b) 사이에서 브리지로 인한 단락 현상이 발생하게 된다. 그 결과, 소자 특성 및 수율저하가 야기될 뿐만 아니라 심한 경우 소자 구현도 불가능하게 된다.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 큰 어스펙트비의 초미세 콘택홀 프로파일을 개선하여 콘택 플러그와 상부 도전층 패턴 사이의 오버레이 마진 및 콘택 플러그 사이의 간격을 충분히 확보할 수 있는 반도체 소자의 콘택홀 형성방법을 제공하는데 그 목적이 있다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 상기의 본 발명의 목적은 하부 도전층 패턴이 형성된 반도체 기판 상에 층간절연막을 형성하는 단계; 층간절연막 상에 하드 마스크 물질막을 증착하는 단계; 하드 마스크 물질막 상부에 테이퍼 형태의 더미 마스크를 형성하는 단계; 더미 마스크를 이용하여 하드 마스크 물질막을 제 1 식각하여 상부는 라운딩 프로파일을 가지고 측부는 수직 프로파일을 가지는 하드 마스크를 형성하는 단계; 및 하드 마스크를 이용하여 층간절연막을 제 2 식각하여 콘택홀을 형성함과 동시에 더미 마스크를 제거하는 단계를 포함하는 반도체 소자의 콘택홀 형성방법에 의해 달성될 수 있다.
여기서, 더미 마스크는 측부에 C-리치 폴리머가 구비된 질화막 패턴으로 이루어지며, 더미 마스크의 형성은 하드 마스크 물질막 상부에 약 200Å의 두께로 질화막을 증착한 후, CxFx/CHxFx/Ar 플라즈마를 이용하여 질화막을 식각하는 것으로 이루어지는데, 이때 CxFx : CHxFx : Ar의 비율은 약 1 : 7 : 7 정도로 조절한다.
또한, 하드 마스크는 폴리실리콘막으로 이루어지고, 제 1 식각은 HBr과 Cl2 플라즈마를 순차적으로 인가하여 수행하고, 제 2 식각은 CxFx/CHxFx/O2/Ar 플라즈마를 이용하여 수행하는데, 이때 CxFx : CHxFx : O2 : Ar의 비율은 약 15 : 20 : 15 : 200 정도로 조절한다.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.
도 3a 내지 도 3e를 참조하여 본 발명의 실시예에 따른 반도체 소자의 초미세 콘택홀 형성방법을 설명한다.
도 3a에 도시된 바와 같이, 접합영역, 게이트, 비트라인 또는 콘택 플러그 등의 하부 도전층 패턴(31)이 형성된 반도체 기판(30) 상에 BPSG막 또는 TEOS막으로 층간절연막(32)을 형성한다. 그 다음, 층간절연막(32) 상부에 층간절연막(32)과의 식각선택비가 우수한 하드 마스크 물질로서 폴리실리콘막(33)을 형성하고, 폴리실리콘막(33) 상부에 더미 마스크 물질로서 질화막(34)을 약 200Å 이하로 얇게 증착한 후, 질화막(34) 상부에 포토리소그라피에 의해 포토레지스트 패턴(35)을 형성한다.
그 다음, 포토레지스트 패턴(35)을 배리어로하여 TCP/ICP형 플라즈마 소오스 및 30 내지 70mTorr의 압력 하에서 300 내지 500W의 소오스 전력으로 기판(30)에 수직인 방향(점선방향)으로 CxFx/CHxFx/Ar 플라즈마(36)를 인가하여 질화막(34)을 식각하여, 도 3b와 같은 테이퍼 형태의 질화막 패턴(34a)을 형성한다. 즉, CxFx/CHxFx 플라즈마 반응으로 인해 측부에 C-리치 폴리머(300)가 형성되어 질화막 패턴(34a)이 테이퍼 형태를 가지게 된다. 바람직하게, CxFx : CHxFx : Ar의 비율은 약 1 : 7 : 7 정도로 조절하고, CxFx 플라즈마로는 CF4, C4F8 등을 사용하고, CHxFx 플라즈마로는 CHF3, CH2F2 등을 사용한다. 더욱 바람직하게는 10sccm의 CF4와 10sccm의 CHF3 및 75sccm의 Ar을 혼합하여 사용한다.
도 3b에 도시된 바와 같이, 포토레지스트 패턴(35) 및 질화막 패턴(34a)을 배리어로하여 TCP/ICP형 플라즈마 소오스 및 15 내지 25mTorr의 압력 하에서 1200 내지 1400W의 소오스 전력과 200 내지 300W의 바이어스 전력으로 기판(30)에 수직인 방향(점선방향)으로 HBr과 Cl2 플라즈마(37)를 순차적으로 인가하여 인-시튜(in-situ)로 폴리실리콘막(33)을 식각하여, 도 3c의 400과 같이, 상부는 라운딩(rounding) 프로파일을 가지고 측부는 수직 프로파일을 가지는 하드 마스크(33a)를 형성한다.
도 3c에 도시된 같이, 공지된 방법에 의해 포토레지스트 패턴(35)과 폴리머(300)를 제거하고, 하드 마스크(34a)를 배리어로하여 MERIE형 고밀도 플라즈마 소오스 및 약 20mTorr 이하의 압력 하에서 약 1800W 이상의 소오스 전력으로 CxFx/CHxFx/O2/Ar 플라즈마(38)를 기판(30)에 수직인 방향(점선방향)으로 인가하여 층간절연막(32)을 식각한다. 바람직하게, CxFx : CHxFx : O2 : Ar의 비율은 약 15 : 20 : 15 : 200 정도로 조절한다. 이때, 플라즈마 활성화를 위해 다량의 Ar을 첨가하더라도, 하드 마스크(33a)의 상부 라운딩에 의해 측부 스퍼터링 현상이 완화되고 수직방향으로 손실이 집중됨에 따라, 도 3d와 같이 상부 및 하부 크기가 균일한 우수한 프로파일을 가지는 큰 어스펙트비의 초미세 콘택홀(39)이 형성되고, 동시에 질화막 패턴(34a)이 제거된다.
그 후, 도 3e에 도시된 바와 같이, TCP/ICP형 플라즈마 소오스 및 5 내지 15mTorr의 압력 하에서 300 내지 400W의 소오스 전력과 50 내지 100W의 바이어스 전력으로 Cl2/HBr/O2 플라즈마를 인가하여 하드 마스크(33a)를 제거한다. 바람직하게, Cl2/HBr/O2 의 비율은 약 60 : 60 : 5 정도로 조절한다. 그 다음, 콘택홀(39)을 매립하는 콘택 플러그(40)와 콘택 플러그(40)를 통해 하부 도전층 패턴(31)과 연결되는 상부 도전층 패턴(41)을 순차적으로 형성한다. 이때, 콘택홀(39)의 우수한 프로파일에 의해 콘택 플러그(40)와 상부 도전층 패턴(41) 사이의 오버레이 마진이 증가하여 콘택 플러그(40) 노출이 방지될 뿐만 아니라 콘택 플러그(40) 사이의 충분한 간격이 확보되어 브리지로 인한 단락이 방지된다.
상기 실시예에 의하면, 상부 라운딩의 하드 마스크를 적용하여 큰 어스펙트비의 초미세 콘택홀을 상부 및 하부가 균일한 우수한 프로파일을 갖도록 형성함으로써, 상부 도전층 패턴과 콘택 플러그 사이의 오버레이 마진 부족으로 인한 콘택 플러그 노출 및 콘택 플러그 사이의 좁은 간격으로 인한 단락 등을 방지할 수 있게 된다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
전술한 본 발명은 큰 어스펙트비의 초미세 콘택홀의 프로파일을 개선하여 콘택 플러그와 상부 도전층 패턴 사이의 오버레이 마진 및 콘택 플러그 사이의 간격을 충분히 확보함으로써, 콘택 플러그 노출 및 단락 등을 방지할 수 있으므로, 소자의 특성 및 수율을 향상시킬 수 있다.
도 1a 내지 도 1d는 종래의 반도체 소자의 초미세 콘택홀 형성방법을 설명하기 위한 단면도.
도 2는 종래 초미세 콘택홀 형성 후 발생되는 문제를 나타낸 도면.
도 3a 내지 도 3e는 본 발명의 실시예에 따른 반도체 소자의 초미세 콘택홀 형성방법을 설명하기 위한 단면도.
※도면의 주요부분에 대한 부호의 설명
30 : 반도체 기판 31 : 하부 도전층 패턴
32 : 층간절연막 33 : 폴리실리콘막
33a : 하드 마스크 34 : 질화막
34a : 질화막 패턴 35 : 포토레지스트 패턴
36 : CxFx/CHxFx/Ar 플라즈마
37 : HBr과 Cl2 플라즈마 38 : CxFx/CHxFx/O2/Ar 플라즈마
39 : 콘택홀 40 : 콘택 플러그
41 : 상부 도전층 패턴 300 : 폴리머
Claims (9)
- 하부 도전층 패턴이 형성된 반도체 기판 상에 층간절연막을 형성하는 단계;상기 층간절연막 상에 하드 마스크 물질막을 증착하는 단계;상기 하드 마스크 물질막 상부에 테이퍼 형태의 더미 마스크를 형성하는 단계;상기 더미 마스크를 이용하여 상기 하드 마스크 물질막을 제 1 식각하여 상부는 라운딩 프로파일을 가지고 측부는 수직 프로파일을 가지는 하드 마스크를 형성하는 단계; 및상기 하드 마스크를 이용하여 상기 층간절연막을 제 2 식각하여 콘택홀을 형성함과 동시에 상기 더미 마스크를 제거하는 단계를 포함하는 반도체 소자의 콘택홀 형성방법.
- 제 1 항에 있어서,상기 더미 마스크는 측부에 C-리치 폴리머가 구비된 질화막 패턴으로 이루어진 것을 특징으로 하는 반도체 소자의 콘택홀 형성방법.
- 제 2 항에 있어서,상기 더미 마스크는 상기 하드 마스크 물질막 상부에 질화막을 증착한 후, CxFx/CHxFx/Ar 플라즈마를 이용하여 상기 질화막을 식각하여 형성하는 것을 특징으로 하는 반도체 소자의 콘택홀 형성방법.
- 제 3 항에 있어서,상기 질화막은 약 200Å 이하의 두께로 증착하는 것을 특징으로 하는 반도체 소자의 콘택홀 형성방법.
- 제 3 항에 있어서,상기 CxFx : CHxFx : Ar의 비율은 약 1 : 7 : 7 정도로 조절하는 것을 특징으로 하는 반도체 소자의 콘택홀 형성방법.
- 제 1 항에 있어서,상기 하드 마스크는 폴리실리콘막으로 이루어진 것을 특징으로 하는 반도체 소자의 콘택홀 형성방법.
- 제 1 항 또는 제 6 항에 있어서,상기 제 1 식각은 HBr과 Cl2 플라즈마를 순차적으로 인가하여 수행하는 것을 특징으로 하는 반도체 소자의 콘택홀 형성방법.
- 제 1 항에 있어서,상기 제 2 식각은 CxFx/CHxFx/O2/Ar 플라즈마를 이용하여 수행하는 것을 특징으로 하는 반도체 소자의 콘택홀 형성방법.
- 제 8 항에 있어서,상기 CxFx : CHxFx : O2 : Ar의 비율은 약 15 : 20 : 15 : 200 정도로 조절하는 것을 특징으로 하는 반도체 소자의 콘택홀 형성방법.
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|---|---|---|---|---|
| KR100780551B1 (ko) * | 2006-11-29 | 2007-11-30 | 동부일렉트로닉스 주식회사 | 마스크 제조 방법 |
| KR100949899B1 (ko) * | 2008-03-12 | 2010-03-25 | 주식회사 하이닉스반도체 | 반도체 소자의 커패시터 제조 방법 |
| CN105023835A (zh) * | 2015-06-17 | 2015-11-04 | 泰科天润半导体科技（北京）有限公司 | 介质掩膜的制造方法、利用该掩膜刻蚀或离子注入的方法 |
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| KR100949899B1 (ko) * | 2008-03-12 | 2010-03-25 | 주식회사 하이닉스반도체 | 반도체 소자의 커패시터 제조 방법 |
| CN105023835A (zh) * | 2015-06-17 | 2015-11-04 | 泰科天润半导体科技（北京）有限公司 | 介质掩膜的制造方法、利用该掩膜刻蚀或离子注入的方法 |
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