KR20050074759A - 반도체 소자의 초미세 콘택홀 형성방법 - Google Patents

반도체 소자의 초미세 콘택홀 형성방법 Download PDF

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KR20050074759A
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조용태
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최봉호
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Abstract

본 발명은 하드 마스크를 적용한 초미세 콘택홀 형성 시 하드 마스크 제거에 따른 플레이트 전극 손상 및 이에 따른 편치 현상을 효과적으로 방지할 수 있는 방법을 제공한다.
본 발명은 제 1 층간절연막의 개재 하에 서로 다른 위치에 하부 도전패턴과 상부 도전패턴이 순차적으로 형성된 반도체 기판 상에 제 2 층간절연막을 형성하는 단계; 제 2 층간절연막 상에 하드 마스크를 형성하는 단계; 하드 마스크를 이용하여 제 2 및 제 1 층간절연막을 제 1 식각하여 하부 도전패턴을 노출시키는 제 1 콘택홀과 상부 도전패턴을 노출시키는 제 2 콘택홀을 형성함과 동시에 제 1 및 제 2 콘택홀 내부에 탄소-리치 폴리머를 형성하는 단계; 및 하드 마스크를 제거하는 단계를 포함하는 반도체 소자의 콘택홀 형성방법에 의해 달성될 수 있다.

Description

반도체 소자의 초미세 콘택홀 형성방법{METHOD OF FORMING ULTRA FINE CONTACT HOLE FOR SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자의 콘택홀 형성방법에 관한 것으로, 특히 하드 마스크를 적용한 반도체 소자의 초미세 콘택홀 형성방법에 관한 것이다.
반도체 소자의 고집적화에 따른 소자 면적 감소로 인해 콘택홀 크기는 점점 미세해지는 반면 높이는 점점 더 높아지면서 어스펙트비(aspect ratio)가 커지고 있다. 이에 따라, 최근에는 초미세 콘택홀 식각시 포토레지스트 패턴 마진 (margin)을 고려하여 하드 마스크를 적용하고 있다.
이러한 하드 마스크를 적용한 종래의 초미세 콘택홀 형성방법을 도 1a 내지 도 1c를 참조하여 설명한다.
도 1a에 도시된 바와 같이, 상부에 제 1 층간절연막(11)이 형성되고, 제 1 층간절연막(11) 상에는 제 2 층간절연막(14)의 개재 하에 서로 다른 위치에 하부 도전패턴인 비트라인(100)과 상부 도전패턴인 캐패시터의 플레이트 전극(15)이 순차적으로 형성된 반도체 기판(10) 상에 제 3 층간절연막(16)을 형성한다. 바람직하게, 제 1 내지 제 3 층간절연막(11, 14, 16)은 각각 BPSG막 또는 TEOS막으로 이루어지고, 비트라인(100)은 텅스텐 등의 비트라인 금속막(12)과 비트라인 하드 마스크(13)의 적층구조로 이루어지며, 플레이트 전극(15)은 폴리실리콘막으로 이루어진다. 그 다음, 제 3 층간절연막(16) 상부에 제 2 및 제 3 층간절연막(14, 16)과의 식각선택비가 우수한 하드 마스크 물질로서 폴리실리콘막(17)을 증착하고, 폴리실리콘막(17) 상부에 포토리소그라피에 의해 포토레지스트 패턴(18)을 형성한다. 그 후, 포토레지스트 패턴(18)을 배리어로하여 TCP/ICP 형 플라즈마 소오스에서 기판(10)에 수직인 방향으로 Cl2 플라즈마(19)를 인가하여 폴리실리콘막(17)을 식각하여, 도 1b와 같이 하드 마스크(17a)를 형성한다.
도 1b에 도시된 바와 같이, 공지된 방법에 의해 포토레지스트 패턴(18)을 제거하고, 하드 마스크(17a)를 배리어로하여 MERIE형 플라즈마 소오스에서 기판(10)에 수직인 방향으로 CxFx/O2/Ar 플라즈마(20)를 인가하여 제 3 및 제 2 층간절연막 (16, 14)을 식각하여, 도 1c와 같이 플레이트 전극(15)을 노출시키는 낮은 깊이의 초미세 제 1 콘택홀과 비트라인(100)을 노출시키는 깊은 깊이의 초미세 제 2 콘택홀을 동시에 형성한다. 그 후, O2 플라즈마 또는 케미컬(chemical) 처리를 수행하여 식각시 발생된 폴리머(polymer; 미도시) 등을 제거한다.
도 1c에 도시된 바와 같이, TCP/ICP형 플라즈마 소오스에서 기판(10)에 수직인 방향으로 Cl2 플라즈마(21)를 인가하여 하드 마스크(17a)를 식각하여 제거한다.
그러나, 하드 마스크(17a) 제거 시 Cl2 플라즈마(21)로 인해 하드 마스크(17a) 뿐만 아니라 도 1c의 "A"와 같이 플레이트 전극(15)도 동시에 제거되어, 심한 경우에는 도 2의 "B"와 같이 플레이트 전극(15)에서 펀치(punch) 현상이 발생하게 된다. 이에 따라, 후속 배선 형성 후에는 플레이트 배선과 비트라인 배선 사이에 단락(short)이 발생하여 DC 패일(fail) 등이 야기됨으로써, 결국 소자의 수율 및 신뢰성을 저하시키게 된다.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 하드 마스크를 적용한 초미세 콘택홀 형성 시 하드 마스크 제거에 따른 플레이트 전극 손상 및 이에 따른 편치 현상을 효과적으로 방지할 수 있는 방법을 제공한다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 상기의 본 발명의 목적은 제 1 층간절연막의 개재 하에 서로 다른 위치에 하부 도전패턴과 상부 도전패턴이 순차적으로 형성된 반도체 기판 상에 제 2 층간절연막을 형성하는 단계; 제 2 층간절연막 상에 하드 마스크를 형성하는 단계; 하드 마스크를 이용하여 제 2 및 제 1 층간절연막을 제 1 식각하여 하부 도전패턴을 노출시키는 제 1 콘택홀과 상부 도전패턴을 노출시키는 제 2 콘택홀을 형성함과 동시에 제 1 및 제 2 콘택홀 내부에 탄소-리치 폴리머를 형성하는 단계; 및 하드 마스크를 제거하는 단계를 포함하는 반도체 소자의 콘택홀 형성방법에 의해 달성될 수 있다.
바람직하게, 제 1 식각은 CxFx/O2/Ar에 CHxFx를 첨가한 플라즈마를 이용하여 수행하고, 더욱 바람직하게는 약 1800W 이상의 전력과 약 20 mTorr 이하의 압력 하에서 CxFx : CHxFx : O2 :Ar의 비율을 약 15 : 20 : 15 : 200 정도로 조절하여 수행하거나, 약 1500W 이하의 전력과 25mTorr 이상의 압력하에서 CxFx : CHxFx의 비율을 약 10 : 5 정도로 조절하여 수행한다.
또한, 폴리머를 형성한 후 또는 하드 마스크를 제거하기 전에, CxFx/O2 플라즈마를 이용하여 하드 마스크의 표면을 제 2 식각하는데, 제 2 식각은 약 500W 이하의 전력과 약 20 mTorr이상의 압력 하에서 CxFx : O2 의 비율을 약 80 : 5 정도로 조절하여 수행한다.
또한, 하부 도전패턴은 비트라인이고, 상부 도전패턴은 플레이트 전극이고, 하드 마스크는 폴리실리콘막으로 이루어진다.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.
도 3a 내지 도 3e와 도 4를 참조하여 본 발명의 실시예에 따른 반도체 소자의 초미세 콘택홀 형성방법을 설명한다.
도 3a에 도시된 바와 같이, 상부에 제 1 층간절연막(31)이 형성되고, 제 1 층간절연막(31) 상에는 제 2 층간절연막(34)의 개재 하에 서로 다른 위치에 하부 도전패턴인 비트라인(300)과 상부 도전패턴인 캐패시터의 플레이트 전극(35)이 순차적으로 형성된 반도체 기판(30) 상에 제 3 층간절연막(36)을 형성한다. 바람직하게, 제 1 내지 제 3 층간절연막(31, 34, 36)은 각각 BPSG막 또는 TEOS막으로 이루어지고, 비트라인(300)은 텅스텐 등의 비트라인 금속막(32)과 비트라인 하드 마스크(33)의 적층구조로 이루어지며, 플레이트 전극(35)은 폴리실리콘막으로 이루어진다. 그 다음, 제 3 층간절연막(36) 상부에 제 2 및 제 3 층간절연막(34, 36)과의 식각 선택비가 우수한 하드 마스크 물질로서 폴리실리콘막(37)을 증착하고, 폴리실리콘막(37) 상부에 포토리소그라피에 의해 포토레지스트 패턴(38)을 형성한다. 그 후, 포토레지스트 패턴(38)을 배리어로하여 TCP/ICP 형 플라즈마 소오스에서 기판(30)에 수직인 방향으로 Cl2 플라즈마(39)를 인가하여 폴리실리콘막(37)을 식각하여, 도 3b와 같이 하드 마스크(37a)를 형성한다.
도 3b에 도시된 바와 같이, 공지된 방법에 의해 포토레지스트 패턴(38)을 제거하고, 하드 마스크(37a)를 배리어로하여 MERIE형 소오스의 고밀도 플라즈마에서 기판(30)에 수직인 방향으로 CxFx/O2/Ar 플라즈마(40)를 인가하여 제 3 및 제 2 층간절연막(36, 34)을 식각하여, 플레이트 전극(15)을 노출시키는 낮은 깊이의 초미세 제 1 콘택홀(도 3b의 "C" 참조)과 비트라인(100)을 노출시키는 깊은 깊이의 초미세 제 2 콘택홀을 형성한다. 이때, 적정 유량의 CHxFx를 첨가하여 도 3c와 같이, 제 1 및 제 2 콘택홀 내부에 도 4와 같은 조성의 탄소(C)-리치(rich) 폴리머(41)를 생성시킨다. 바람직하게, 식각은 다량의 C-리치 폴리머(41)가 생성되도록 약 1800W 이상의 전력과 약 20 mTorr 이하의 압력 하에서 CxFx : CHxFx : O2 :Ar의 비율을 약 15 : 20 : 15 : 200 정도로 조절하여 수행하거나, 약 1500W 이하의 전력과 25mTorr 이상의 압력하에서 CxFx : CHxFx의 비율을 약 10 : 5 정도로 조절하여 수행한다. 더욱 바람직하게, CHxFx 플라즈마로는 CHF3, CH2F2 등을 사용한다. 그 후, 후속 하드 마스크(37a)가 용이하게 제거되도록 TCP/ICP형 플라즈마 소오스에서 CxFx/O2 플라즈마를 인가하여 하드 마스크(37a) 표면에 생성된 소량의 C-리치 폴리머(미도시)를 제거한다. 바람직하게, 식각은 약 500W 이하의 전력과 약 20 mTorr이상의 압력하에서 CxFx : O2 의 비율을 약 80 : 5 정도로 조절하여 수행한다.
그 다음, 도 3c에 도시된 바와 같이, TCP/ICP형 플라즈마 소오스에서 인-시튜(in-situ)로 기판(30)에 수직인 방향으로 Cl2/HBr/O2 플라즈마(42)를 인가하여, 도 3d에 도시된 바와 같이 하드 마스크(37a)를 식각하여 제거한다. 이때, C-리치 폴리머(41)에 의해 제 1 콘택홀 저부의 플레이트 전극(35)이 보호됨에 따라, 종래와 같은 플레이트 전극(35) 손상 및 이에 따른 펀치 현상이 발생되지 않는다(도 3d의 "D" 참조). 바람직하게, 식각은 300 내지 400W의 전력과 50 내지 100W의 바이어스 전력 및 5 내지 15mTorr의 압력하에서, Cl2: HBr: O2 의 비율을 60 : 60 : 5 정도로 조절하여 수행한다.
그 후, C-리치 폴리머(41)를 제거하고, 도 3e에 도시된 바와 같이, 제 1 및 제 2 콘택홀을 매립하는 제 1 및 제 2 콘택 플러그(43a, 43b)를 통하여 플레이트 전극(35) 및 비트라인(300)과 각각 콘택하는 제 1 및 제 2 배선(44a, 44b)을 형성한다.
상기 실시예에 의하면, 콘택홀 형성시 콘택홀 내부에 C-리치 폴리머를 형성하고, 이 폴리머를 보호막으로 하여 하드 마스크를 제거함에 따라 플레이트 전극의 손상 및 이에 따른 펀치 현상을 방지할 수 있게 된다. 이에 따라, 플레이트 배선과 비트라인 배선 사이의 단락에 의한 DC 패일 등이 방지됨으로써, 소자의 수율 및 신뢰성이 향상된다.
한편, 상기 실시예에서는 TCP/ICP형 플라즈마 소오스에서 Cl2/HBr/O2 플라즈마를 사용하여 식각을 수행하여 하드 마스크를 제거하였지만, 이와 달리 통상의 MDS(Microwave Down Stream)형, ECR(Electron Cyclotron Resonance)형, 나선형(helical type), 또는 패러디 실드(Faraday shield)가 장착된 ICP(Inductivity Coupled Plama)형 플라즈마 소오스에서 NF3/O2 에 다량의 He가 혼합된 플라즈마를 이용하여 약 800W 이상의 인가 전력과 50 내지 100W의 바이어스 전력 및 약 500mTorr 이상의 압력하에서 식각을 수행하여 제거할 수도 있는데, 이때 NF3 : O2 의 비율은 약 15 : 3 정도로 조절하는 것이 바람직하다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
전술한 본 발명은 하드 마스크를 적용한 초미세 콘택홀 형성 시 하드 마스크 제거에 따른 플레이트 전극 손상 및 이에 따른 편치 현상을 효과적으로 방지할 수 있으므로, 소자의 수율 및 신뢰성을 향상시킬 수 있다.
도 1a 내지 도 1c는 종래의 반도체 소자의 초미세 콘택홀 형성방법을 설명하기 위한 단면도.
도 2는 종래 플레이트 전극에 펀치 현상이 발생된 경우를 나타낸 도면.
도 3a 내지 도 3e는 본 발명의 실시예에 따른 반도체 소자의 초미세 콘택홀 형성방법을 설명하기 위한 단면도.
도 4는 본 발명의 콘택홀 내부에 형성된 탄소-리치 폴리머의 조성을 나타낸 도면.
※도면의 주요부분에 대한 부호의 설명
30 : 반도체 기판 31, 34, 36 : 층간절연막
32 : 비트라인 금속막 33 : 비트라인 하드 마스크
35 : 플레이트 전극 37 : 폴리실리콘막
37a : 하드 마스크 38 : 포토레지스트 패턴
39, 40, 42 : 플라즈마 41 : 탄소-리치 폴리머
43a, 43b : 콘택 플러그 44a, 44b : 배선
300 : 비트라인

Claims (8)

  1. 제 1 층간절연막의 개재 하에 서로 다른 위치에 하부 도전패턴과 상부 도전패턴이 순차적으로 형성된 반도체 기판 상에 제 2 층간절연막을 형성하는 단계;
    상기 제 2 층간절연막 상에 하드 마스크를 형성하는 단계;
    상기 하드 마스크를 이용하여 상기 제 2 및 제 1 층간절연막을 제 1 식각하여 상기 하부 도전패턴을 노출시키는 제 1 콘택홀과 상기 상부 도전패턴을 노출시키는 제 2 콘택홀을 형성함과 동시에 상기 제 1 및 제 2 콘택홀 내부에 탄소-리치 폴리머를 형성하는 단계; 및
    상기 하드 마스크를 제거하는 단계를 포함하는 반도체 소자의 콘택홀 형성방법.
  2. 제 1 항에 있어서,
    상기 제 1 식각은 CxFx/O2/Ar에 CHxFx를 첨가한 플라즈마를 이용하여 수행하는 것을 특징으로 하는 반도체 소자의 콘택홀 형성방법.
  3. 제 2 항에 있어서,
    상기 제 1 식각은 약 1800W 이상의 전력과 약 20 mTorr 이하의 압력 하에서 CxFx : CHxFx : O2 :Ar의 비율을 약 15 : 20 : 15 : 200 정도로 조절하여 수행하는 것을 특징으로 하는 반도체 소자의 콘택홀 형성방법.
  4. 제 2 항에 있어서,
    상기 제 1 식각은 약 1500W 이하의 전력과 25mTorr 이상의 압력하에서 CxFx : CHxFx의 비율을 약 10 : 5 정도로 조절하여 수행하는 것을 특징으로 하는 반도체 소자의 콘택홀 형성방법.
  5. 제 1 항에 있어서,
    상기 폴리머를 형성한 후 또는 상기 하드 마스크를 제거하기 전에, CxFx/O2 플라즈마를 이용하여 상기 하드 마스크의 표면을 제 2 식각하는 것을 특징으로 하는 반도체 소자의 콘택홀 형성방법.
  6. 제 1 항에 있어서,
    상기 제 2 식각은 약 500W 이하의 전력과 약 20 mTorr이상의 압력 하에서 CxFx : O2 의 비율을 약 80 : 5 정도로 조절하여 수행하는 것을 특징으로 하는 반도체 소자의 콘택홀 형성방법.
  7. 제 1 항에 있어서,
    상기 하부 도전패턴은 비트라인이고, 상기 상부 도전패턴은 플레이트 전극인 것을 특징으로 하는 반도체 소자의 콘택홀 형성방법.
  8. 제 1 항 또는 제 7 항에 있어서,
    상기 하드 마스크는 폴리실리콘막으로 이루어진 것을 특징으로 하는 반도체 소자의 콘택홀 형성방법.
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