KR100997780B1

KR100997780B1 - 엠아이엠 캐패시터 형성방법

Info

Publication number: KR100997780B1
Application number: KR1020030061997A
Authority: KR
Inventors: 한승희
Original assignee: 매그나칩 반도체 유한회사
Priority date: 2003-09-05
Filing date: 2003-09-05
Publication date: 2010-12-02
Also published as: KR20050024837A

Abstract

본 발명은 엠아이엠(MIM : Metal Insulator Metal) 캐패시터의 누설 전류 특성을 개선하기 위한 방법을 개시한다. 개시된 본 발명은, 반도체 기판 상에 제1금속막을 형성하는 단계; 상기 제1금속막을 식각하여 트렌치를 형성하는 단계; 상기 트렌치 내에서의 증착 높이가 상기 제1금속막 표면의 높이와 유사하도록 상기 트렌치를 포함한 제1금속막 상에 절연막 및 제2금속막을 차례로 증착하는 단계; 상기 제2금속막을 식각하여 상부 전극을 형성하는 단계; 상기 절연막을 식각하여 유전체막을 형성하는 단계; 상기 제1금속막을 식각하여 하부 전극을 형성하는 단계; 상기 기판 결과물 상에 층간절연막을 형성하는 단계; 상기 층간절연막을 식각하여 각각 하부 전극 및 상부 전극을 노출시키는 콘택홀을 형성하는 단계; 상기 콘택홀 내에 도전층을 매립시켜 하부 전극 및 상부 전극과 콘택하는 제1 및 제2 콘택 플러그를 형성하는 단계; 및 상기 층간절연막 상에 제1 및 제2 콘택 플러그와 각각 콘택하는 금속 배선을 형성하는 단계를 포함하는 것을 특징으로 한다. 본 발명은 제2금속막에 건식 식각을 진행한 후에 절연막에 건식 식각 공정을 진행함으로써 유전체막에서 발생하는 스퍼터링(Sputtering) 현상을 방지할 수 있으며, 제2금속막과 유전체막의 식각 선택비가 다르기 때문에 과도 식각 공정을 진행할 수 있는 장점을 가지고 있다.

Description

엠아이엠 캐패시터 형성방법{METHOD FOR FORMING MIM CAPACITOR}

도 1a 내지 도 1j는 종래 기술에 따른 엠아이엠 캐패시터 형성방법을 설명하기 위한 공정별 단면도.

도 2a 내지 도 2d는 본 발명에 따른 엠아이엠 캐패시터 형성방법을 설명하기 위한 공정별 단면도.

* 도면의 주요부분에 대한 부호의 설명 *

21 : 제1금속막 23 : 감광막 패턴

27 : 절연막 29 : 제2금속막

33 : 층간절연막 35 : 콘택 플러그

37 : 금속 배선

본 발명은 엠아이엠(이하, MIM) 캐패시터 형성방법에 관한 것으로, 보다 상세하게는, MIM 캐패시터의 누설 전류(Leakage Current)를 방지하기 위한 엠아이엠 캐패시터 형성방법에 관한 것이다.

현재 아날로그 캐패시터(Analog Capacitor)의 추세는 PIP(Poly-Insulator- Poly) 구조에서 MIM(Metal-Insulator-Metal) 구조로 전환되고 있다. 이것은 RF 대역의 아날로그 회로에 사용되는 캐패시터는 높은 Q(Quality Factor) 값이 요구되는데, 이를 실현하기 위해선 전극 재료로서 공핍(Depletion)이 거의 없고, 저항이 낮은 금속 전극의 사용이 필수적이기 때문이다.

이러한 MIM 캐패시터 형성방법에 대해 도 1a 내지 도 1j를 참조하여 설명하면 다음과 같다.

도 1a에 도시된 바와 같이, 반도체 기판 상에 하부 전극층(1)과 유전체막(3) 및 상부 전극층(5)을 차례로 형성하고, 상부 전극층(5)과 유전체막(3)을 패터닝(Patterning)하기 위해 상부 전극층(5)에 감광막 패턴(7)을 형성한다.

이때, 상부 전극층(5) 및 하부 전극층(1)은 Ti/TiN/Al/Ti/TiN의 구조로 형성되어 있으며, 이때에 알루미늄(Al)층 하부의 티타늄(Ti)층은 접착력, 티타늄나이트라이드(TiN)층은 확산방지막의 역할을 한다. 알루미늄(Al)층은 저항이 낮기 때문에 주로 전기적인 신호를 전달하며, 알루미늄(Al)층 상부의 티타늄(Ti)층은 접착력, 티타늄나이트라이드(TiN)층은 감광막 패턴을 진행하는 경우에 빛을 흡수하여 빛의 반사를 줄여주는 역할을 한다. 또한, 유전체막(3)은 유전 상수(Dielectric Constant)가 높은 산화물을 사용하며, 일반적으로 실리콘 옥시 나이트라이드(SiOxNy), 실리콘 나이트라이드(Si₃N₄), PECVD(Plasma Enhanced Chemical Vapor Deposition) 방식을 사용하여 형성하는 산화막을 이용한다. 상부 전극층(5)은 알루미늄(Al), 텅스텐(W), 티타늄(Ti), 티타늄나이트라이드(TiN) 또는 이들의 조합을 사용하여 형성된다.

그 다음, 도 1b에 도시된 바와 같이, 감광막 패턴(7)을 형성한 후에 상부 전극층(5)에 Cl₂/BCl₃/N₂조합으로 이루어진 활성화된 플라즈마를 사용하여 건식 식각을 수행한다. 이어서, 감광막 패턴(7)을 제거한 후에 활성화된 플라즈마를 사용하여 유전체막(3)을 식각한다.

이어서, 도 1c에 도시된 바와 같이, 하부 전극층(1)을 패터닝하기 위해 감광막 패턴(9)을 형성한다. 이때, 상부 전극층(5)과 유전체막(3)을 패터닝 한 후에 감광 물질로 하부 전극층(1)을 패터닝하기 때문에 하부 전극층(1)의 패터닝은 쉽지 않으며, 미세 패터닝은 더욱 어렵게 된다.

그 다음, 도 1d에 도시된 바와 같이, 하부 전극층(1)에 건식 방식에 따라 Cl₂/BCl₃/N₂의 조합으로 이루어진활성화된 플라즈마를 사용하여 하부 전극층(1)을 식각하여 패터닝한다. 그리고, 감광막 패턴(9)을 제거하게 되면, 하부 전극층과 MIM 캐패시터 영역으로 나누어진다.

이어서, 도 1e에 도시된 바와 같이, 하부 전극층과 MIM 캐패시터 영역에 층간절연막(Inter Metal Dielectric : IMD)(11)을 증착한 후에 화학적기계연마를 진행하여 층간절연막(11) 상부의 표면 굴곡(Surface Topology)을 평탄화시키고 하부 전극층 위의 층간절연막(11)의 두께를 조절한다.

그 다음, 도 1f에 도시된 바와 같이, 층간절연막(11)을 평탄화 시킨 후에 층간절연막 중간에 스핀 코팅(Spin Coating) 방식을 사용하여 SOG 또는 FOX 물질(13)을 삽입한다.

이어서, 도 1g에 도시된 바와 같이, 층간절연막(11) 상에 감광 물질을 도포하여 감광막 패턴(15)을 형성하고 콘택홀을 패터닝한다.

그 다음, 도 1h에 도시된 바와 같이, CxFy를 기본으로 하는 활성화된 플라즈마를 사용하여 건식 방식에 따라 콘택홀(17)을 형성한다.

이어서, 도 1i에 도시된 바와 같이, 콘택홀(17)을 형성한 후에 CVD(Chemical Vapor Deposition) 방식을 이용하여 텅스텐막 또는 구리를 증착한 다음, 화학적기계연마를 진행하여 콘택홀(13) 이외의 다른 영역에 존재하는 텅스텐 또는 구리를 제거하여 콘택 플러그(19)를 형성한다.

그 다음, 도 1j에 도시된 바와 같이, 상부 전극층(21)을 증착한 후에 감광 물질을 도포하여 패터닝하고 활성화된 플라즈마를 사용하여 상부 전극층(21)을 건식 방식에 따라 식각하여 MIM 캐패시터를 형성한다.

그러나, 도 1a 내지 도 1d까지 공정을 진행하는 동안 토폴로지(Topology)가 심해지고 하부 전극층과 상부 전극층 및 유전체막의 단차 현상 때문에 층간절연막을 화학적기계연마 공정을 통해 평탄화시켜도 완전한 평탄화는 어렵게 된다.

또한, 도 1f에서와 같이, 층간절연막(11) 중간에 SOG 또는 FOX 등의 물질을 사용하게 되면, SOG 또는 FOX 물질이 다른 물질에 비해 식각 속도가 빠르므로, 과도한 화학적기계연마 공정을 진행하였을 경우에는 SOG 또는 FOX의 표면이 드러나 리세스(Recess)(A)가 심화된다. 그 이유는 SOG 또는 FOX 등의 물질을 사용하는 스 핀 코팅(Spin Coating) 방식에서는 층간절연막이 얇게 형성된 곳은 두껍게 코팅이 되고, 층간절연막이 두껍게 형성된 곳은 얇게 코팅이 되기 때문에 리세스(A)가 발생하게 된다. 따라서, 콘택홀 사이즈를 조절하기가 어렵게 된다.

따라서, 본 발명은 상기와 같은 종래 문제점을 해결하기 위해 안출된 것으로서, 상부 전극층과 하부 전극층 간에 발생하는 누설 전류를 방지하기 위한 MIM 캐패시터 형성방법을 제공함에 그 목적이 있다.

상기 목적을 달성하기 위한 본 발명은, 반도체 기판 상에 제1금속막을 형성하는 단계; 상기 제1금속막을 식각하여 트렌치를 형성하는 단계; 상기 트렌치 내에서의 증착 높이가 상기 제1금속막 표면의 높이와 유사하도록 상기 트렌치를 포함한 제1금속막 상에 절연막 및 제2금속막을 차례로 증착하는 단계; 상기 제2금속막을 식각하여 상부 전극을 형성하는 단계; 상기 절연막을 식각하여 유전체막을 형성하는 단계; 상기 제1금속막을 식각하여 하부 전극을 형성하는 단계; 상기 기판 결과물 상에 층간절연막을 형성하는 단계; 상기 층간절연막을 식각하여 각각 하부 전극 및 상부 전극을 노출시키는 콘택홀을 형성하는 단계; 상기 콘택홀 내에 도전층을 매립시켜 하부 전극 및 상부 전극과 콘택하는 제1 및 제2 콘택 플러그를 형성하는 단계; 및 상기 층간절연막 상에 제1 및 제2 콘택 플러그와 각각 콘택하는 금속 배선을 형성하는 단계를 포함하는 것을 특징으로 한다.

(실시예)

이하, 본 발명의 바람직한 실시예에 대해 첨부된 도면을 참조하여 상세하게 설명하도록 한다.

도 2a 내지 도 2d는 본 발명의 실시예에 따른 MIM 캐패시터 형성방법을 설명하기 위한 공정별 단면도이다.

본 발명의 바람직한 실시예는, 도 2a에 도시된 바와 같이, 반도체 기판 상에 제1금속막(21)을 형성한 후에 MIM 캐패시터가 형성될 부위를 남기고 나머지 영역에 감광 물질을 도포하여 제1금속막을 패턴하기 위한 감광막 패턴(23)을 형성한다.

그 다음, 도 2b에 도시된 바와 같이, 제1금속막(21)을 건식 식각하여 트렌치(25)를 형성한다. 이때, Cl₂/BCL₃/N₂의 조합으로 이루어진 활성화된 플라즈마를 사용하여 식각을 진행한다. 일반적으로, 금속배선을 식각할 때에는 EPD(End Point Detection) 방식을 사용하여 식각을 하게 되는데, 이때에 식각은 완전한 식각이 진행되므로, 제1금속막(21)을 식각하기 위해서는 부분 식각을 진행해야 한다. 즉, EPD 방식의 식각이 아닌 타임 식각을 진행해야 한다. 예를 들면, 금속배선의 식각이 60초 동안 진행하는 것이라면, 타임 식각은 30초 동안 진행한다.

이어서, 트렌치(25)를 포함한 제1금속막(21) 상에 CVD(Chemical Vapor Deposition) 방식을 사용하여 상기 트렌치(25) 내에서의 증착 높이가 상기 제1금속막(21) 표면의 높이와 유사하도록 절연막(27) 및 제2금속막(29)을 차례로 형성한다. 여기서, 상기 트렌치(25) 내에 상기 제2금속막(29)을 상기 제1금속막(21) 표면의 높이와 유사한 증착 높이를 갖도록 형성하기 때문에 후속에서 상부 전극과 하부 전극들 간의 단차가 발생되는 것을 방지할 수 있다.
MIM 캐패시터를 형성하기 위해 제2금속막(29) 상에 감광 물질을 도포하여 감광막 패턴(31)을 형성한다. 이때, 제2금속막(29)은 TiN을 사용한다. 그 이유는 TiN의 증착성이 좋기 때문이다.

그 다음, 도 2c에 도시된 바와 같이, 제2금속막(29)을 건식 식각하여 상부 전극을 형성한다. 이때, Cl₂/BCL₃/N₂의 조합으로 이루어진 활성화된 플라즈마를 사용하여 식각 공정을 진행하며, 제2금속막(29)과 절연막(27)의 식각 선택비가 서로 다르기 때문에 과도 식각을 진행할 수 있을 뿐만 아니라 상기 과도 식각이 진행되더라도 서로 다른 식각 선택비를 가지기 때문에 상기 절연막(27)은 식각되지 않는다. 이를 통해, 후속의 상부 전극과 하부 전극 사이에서의 누설 전류가 발생하는 것을 방지할 수 있고 상기 식각을 안정적으로 수행할 수 있다.
이어서, 절연막(27)을 건식 식각하여 유전체막을 형성한다. 이때, "C"와"F"를 주성분으로 하는 활성화된 플라즈마를 사용하여 식각 공정을 진행하며, 활성화된 플라즈마에 CHF₃/O₂/Ar를 추가하여 공정을 진행할 수 있다. 또한, 위의 공정 과정에서 제1금속막(21)의 감광막 패턴(31)을 제거한 후에 절연막(27)을 식각하였으나, 먼저 절연막(27)을 식각한 후에 감광막 패턴(31)을 제거하는 것도 가능하다. 한편, 제2금속막(29) 및 절연막(27)에 건식 식각을 진행하고 나면, 제1금속막(21)과 제2금속막(29)이 동일한 단차를 가지게 된다.

그 다음, 도 2d에 도시된 바와 같이, 상기 기판(21) 결과물 상에 층간절연막(33)을 증착하고 화화적기계연마 공정을 진행하여 층간절연막(33)을 평탄화한다.

이어서, 층간절연막(33)을 식각하여 각각 하부 전극 및 상부 전극을 노출시키는 콘택홀을 형성하고, 상기 콘택홀 내에 도전층을 매립시켜 하부 전극 및 상부 전극과 콘택하는 제1 및 제2 콘택 플러그(35)를 형성한다. 그 다음, 상기 층간절연막(33) 상에 제1 및 제2 콘택 플러그(35)와 각각 콘택하는 금속 배선(37)을 형성하여 MIM 캐패시터를 형성한다.

따라서, 본 발명은 제2금속막에 건식 식각을 진행한 후에 절연막에 건식 식 각 공정을 진행함으로써 유전체막에서 발생하는 스퍼터링(Sputtering) 현상을 방지할 수 있으며, 제2금속막과 유전체막의 식각 선택비가 다르기 때문에 과도 식각 공정을 진행할 수 있는 장점을 가지고 있다.

이상, 본 발명을 몇 가지 예를 들어 설명하였으나, 본 발명은 이에 한정되는 것은 아니며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 본 발명의 사상에서 벗어나지 않으면서 많은 수정과 변형을 가할 수 있음을 이해할 것이다.

이상에서와 같이, 본 발명에 따른 MIM 캐패시터 형성방법에 의하면, 제2금속막에 건식 식각을 진행한 후에 절연막에 건식 식각 공정을 진행함으로써 상부 전극층과 하부 전극층 간에 발생하는 누설 전류를 방지할 수 있으므로, MIM 캐패시터의 특성을 향상시킬 수 있다.

또한, MIM 캐패시터가 하부 전극층과 동일한 단차를 가지게 되어 콘택홀을 형성할 때에 식각량을 조절하기 쉬우며, 층간절연막에 화학적기계연마 공정을 진행할 때에도 SOG 또는 FOX 필름이 드러날 가능성을 감소시킬 수 있다.

Claims

반도체 기판 상에 제1금속막을 형성하는 단계;

상기 제1금속막을 식각하여 트렌치를 형성하는 단계;

상기 트렌치 내에서의 증착 높이가 상기 제1금속막 표면의 높이와 유사하도록 상기 트렌치를 포함한 제1금속막 상에 절연막 및 제2금속막을 차례로 증착하는 단계;

상기 제2금속막을 식각하여 상기 트렌치 내에 상기 트렌치의 측벽과 이격된 위치에 상부 전극을 형성하는 단계;

상기 절연막을 식각하여 유전체막을 형성하는 단계;

상기 트렌치를 포함한 상기 제1금속막, 상기 유전체막과 상기 상부 전극이 형성된 기판 결과물 및 상기 트렌치의 측벽을 포함하여 상기 상부 전극과 이격된 트렌치 부분 상에 층간절연막을 형성하는 단계;

상기 층간절연막을 식각하여 각각 하부 전극 및 상부 전극을 노출시키는 콘택홀을 형성하는 단계;

상기 콘택홀 내에 도전층을 매립시켜 하부 전극 및 상부 전극과 콘택하는 제1 및 제2 콘택 플러그를 형성하는 단계; 및

상기 층간절연막 상에 제1 및 제2 콘택 플러그와 각각 콘택하는 금속 배선을 형성하는 단계를 포함하는 것을 특징으로 하는 MIM 캐패시터 형성방법.
제 1 항에 있어서, 상기 트렌치를 형성하는 단계는, 식각 시간을 타임 식각 방식으로 진행하는 것을 특징으로 하는 MIM 캐패시터 형성방법.
제 1 항에 있어서, 상기 트렌치 및 상부전극을 형성하는 단계는, Cl₂/BCL₃/N₂의 조합으로 이루어진 활성화된 플라즈마를 사용하여 수행되는 것을 특징으로 하는 MIM 캐패시터 형성방법.
제 1 항에 있어서, 상기 절연막을 식각하는 단계는, C 및 F를 주성분으로 하는 활성화된 플라즈마를 사용하여 수행되는 것을 특징으로 하는 MIM 캐패시터 형성방법.
제 4 항에 있어서, 상기 절연막을 식각하는 단계는, 활성화된 플라즈마에 CHF₃/O₂/Ar를 첨가하여 진행하는 것을 특징으로 하는 MIM 캐패시터 형성방법.