KR20050063048A

KR20050063048A - 반도체소자의 엠아이엠 캐패시터 형성방법

Info

Publication number: KR20050063048A
Application number: KR1020030094101A
Authority: KR
Inventors: 윤준호
Original assignee: 매그나칩 반도체 유한회사
Priority date: 2003-12-19
Filing date: 2003-12-19
Publication date: 2005-06-28
Also published as: KR100587602B1

Abstract

본 발명은 반도체소자의 MIM 캐패시턴 형성방법을 개시한다. 개시된 발명은 하부메탈배선상에 제1 층간절연막을 형성한후 상기 제1층간절연막내에 플러그콘택 홀을 형성하는 단계; 상기 플러그콘택홀내에 콘택플러그를 형성하는 단계; 상기 콘 택플러그를 포함한 제1층간절연막상에 도전층과 절연층을 순차적으로 형성한후 그 위에 감광막패턴을 형성하는 단계; 상기 감광막패턴을 마스크로 상기 도전층과 절연 층을 패터닝하여 하부전극과 유전체막을 형성하는 단계; 상기 제1층간절연막상에만 제2층간절연막을 형성하는 단계; 상기 감광막패턴을 제거하여 트렌치를 형성한후 상기 트렌치내에 상부전극을 형성하는 단계; 상기 상부전극을 포함한 제2층간 절연 막상에 제3층간절연막을 형성하는 단계; 상기 제3층간절연막, 제2층간절연막 및 제1 층간절연막을 순차적으로 제거하여 상기 하부메탈배선을 노출시키는 비아홀을 형성하는 단계; 상기 비아홀을 포함한 제3층간절연막상에 유기물질막을 형성하여 상기 비아홀을 매립시키는 단계; 상기 비아홀상면 및 그 내부에 매립된 유기물질막 을 제거함과 동시에 제3층간절연막과 제2층간절연막의 측면 및 상부전극상의 제3 층간절연막일부를 식각하여 듀얼다마신 콘택홀 및 상부전극콘택홀을 형성하는 단계; 및 상기 듀얼다마신콘택홀 및 상부전극콘택홀내에 상부매탈배선을 형성하는 단계를 포함하여 구성된다.

Description

반도체소자의 엠아이엠 캐패시터 형성방법{Method for forming MIM capacitor of semiconductor device}

본 발명은 반도체소자의 캐패시터 형성방법에 관한 것으로서, 보다 상세하게는 구리배선의 MIM(metal insulator Metal) 패터닝을 위해 선택적 LPD(liquid phase deposition)을 이용하여 MIM 형성과 동시에 평탄화를 구현하여 후속의 배선 형성을 용이하게 하므로써 소자의 배선특성을 향상시키며, 기존의 MIM 식각시에 유발될 수 있는 보이드 및 상하부전극간 리키지(leakage)에 대한 우려가 없으므로 소자의 신뢰성을 개선할 수 있는 반도체소자의 MIM 캐패시터 형성방법에 관한 것이다.

종래기술에 따른 반도체소자의 MIM 캐패시터 형성방법에 대해 도 1a 내지 도 1e를 참조하여 설명하면 다음과 같다.

도 1a 내지 도 1e는 종래기술에 따른 반도체소자의 MIM 캐패시터 형성방법 을 설명하기 위한 공정별 단면도이다.

종래기술에 따른 반도체소자의 MIM 캐패시터 형성방법은, 도 1a에 도시된 바와 같이, 먼저 하부금속배선(11)상에 배리어층(13)과 제1층간절연막(15)을 적층 한후 그 위에 콘택마스크(미도시)를 형성하고 이어 콘택마스크(미도시)를 통해 상기 층간절연막(15)과 배리어층(13)을 선택적으로 패터닝하여 플러그 콘택홀(미도시)을 형성한다.

그다음, 상기 플러그콘택홀(미도시)을 포함한 제1층간절연막(15)상에 구리층(미도시)을 증착하여 콘택플러그(17)을 형성한다.

이어서, 상기 콘택플러그(17)을 포함한 제1층간절연막(15)상에 하부전극층(19)과 유전체막(21) 및 상부전극(23)을 차례로 증착한후 이들을 선택적을 패터닝한다.

그다음, 도 1b에 도시된 바와같이, 상기 전체 구조의 상면에 식각정지막(25)과 절연막(27)을 순차적으로 증착한다.

이어서, 도 1c에 도시된 바와같이, 상부메탈배선(11)을 노출시키는 비아홀을 형성하기 위한 마스크 형성공정을 진행한후 이 마스크(미도시)를 이용한 플라즈마 식각공정에 의해 상기 절연막(27)과 식각정지막(25) 및 층간절연막(15)을 순차적으로 식각하여 비아홀을(29)을 형성한다.

그다음, 도 1d에 도시된 바와같이, 상기 듀얼 다마신 공정에 의해 상기 절연막(27)과 식각정지막(25) 일부 및 바아홀(29) 바닥의 배리어막(13)을 선택적으로 식각하여 상기 하부메탈배선(11)을 드러나게 하는 듀얼다마신 콘택홀(29a)을 형성한다. 이때, 상기 상부전극(23)상측의 층간절연막(27)부분도 함께 식각되어 상기 상부전극(23)상면이 노출된다.

이어서, 도 1e에 도시된 바와같이, 상기 듀얼다마신콘택홀(29a)을 포함한 전체 구조의 상면에 구리층(33)을 증착하여 상기 듀얼다마신콘택홀(29a) 및 상부전극(23)상의 노출된 부분을 매립시킨다.

그다음, CMP공정을 진행하여 상기 절연막(27)을 평탄화시켜 상부메탈배선을 형성한다.

기존의 구리를 이용한 MIM 캐패시터 형성방법에 의하면, MIM 패터닝을 위하여 상부메탈/절연막/하부메탈 식각시에 패턴밀도에 따른 식각특성 차이가 크므로 식각조건 설정이 어려우며, 상부메탈 식각후 절연막 식각시에 식각선택비 특성에 의한 절연막의 측면손실(side loss)이 발생하여 후속의 절연막 증착시 보이드를 형성할 우려가 있으며, 하부메탈 식각시에 부산물이 절연막 측벽에 재증착되므로써 상부전극과 하부전극간 리키지 특성이 열화되기 쉽다.

또한, MIM패터닝에 의한 후속 층간절연막 증착시에 단차를 유발하므로 후속 마스크공정의 DOF(depth of focus) 마진 확보가 어려우며, 후속의 CMP 공정에서 과도하게 구리 및 절연막을 제거하여야 하므로 조건 설정 및 디싱(dishing) 발생우려가 있다.

그리고, 상기 특성으로 인하여 전극 및 절연막 두께 설정에 대한 제약이 크므로 공정마진 특성이 열화된다.

더욱이, 비아홀 식각시 상부전극의 손실을 최소화하기 위하여 식각정지막 즉, 질화막을 적용하므로써 내부 캐패시턴스증가에 의한 디바이스 성능을 감소시킨다.

이에 본 발명은 상기 종래기술의 제반 문제점을 해결하기 위하여 안출한 것으로서, 구리배선의 MIM(metal insulator Metal) 패터닝을 위해 선택적 LPD (liquid phase deposition)을 이용하여 MIM 형성과 동시에 평탄화를 구현하여 후속 의 배선 형성을 용이하게 하므로써 소자의 배선특성을 향상시키며, 기존의 MIM 식각시에 유발될 수 있는 보이드 및 상하부전극간 리키지(leakage)에 대한 우려가 없으므로 소자의 신뢰성을 개선할 수 있는 반도체소자의 캐패시터 형성방법을 제공함에 그 목적이 있다.

상기 목적을 달성하기 위한 본 발명에 따른 MIM 캐패시터 형성방법은,

하부메탈배선상에 제1 층간절연막을 형성한후 상기 제1층간절연막내에 플러그콘택홀을 형성하는 단계;

상기 플러그콘택홀내에 콘택플러그를 형성하는 단계;

상기 콘택플러그를 포함한 제1층간절연막상에 도전층과 절연층을 순차적으로 형성한후 그 위에 감광막패턴을 형성하는 단계;

상기 감광막패턴을 마스크로 상기 도전층과 절연층을 패터닝하여 하부전극과 유전체막을 형성하는 단계;

상기 제1층간절연막상에만 제2층간절연막을 형성하는 단계;

상기 감광막패턴을 제거하여 트렌치를 형성한후 상기 트렌치내에 상부전극을 형성하는 단계;

상기 상부전극을 포함한 제2층간절연막상에 제3층간절연막을 형성하는 단계;

상기 제3층간절연막, 제2층간절연막 및 제1층간절연막을 순차적으로 제거하여 상기 하부메탈배선을 노출시키는 비아홀을 형성하는 단계;

상기 비아홀을 포함한 제3층간절연막상에 유기물질막을 형성하여 상기 비아홀을 매립시키는 단계;

상기 비아홀상면 및 그 내부에 매립된 유기물질막을 제거함과 동시에 제3층간절연막과 제2층간절연막의 측면 및 상부전극상의 제3층간절연막일부를 식각하여 듀얼다마신 콘택홀 및 상부전극콘택홀을 형성하는 단계; 및

상기 듀얼다마신콘택홀 및 상부전극콘택홀내에 상부매탈배선을 형성하는 단계를 포함하여 구성되는 것을 특징으로한다.

(실시예)

이하, 본 발명에 따른 반도체소자의 MIM 캐패시터 형성방법을 첨부된 도면을 참조하여 상세히 설명한다.

도 2a 내지 도 2i는 본 발명에 따른 반도체소자의 MIM 캐패시터 형성방법을 설명하기 위한 공정단면도이다.

본 발명에 따른 반도체소자의 MIM 캐패시터 형성방법은, 도 2a에 도시된 바와같이, 먼저 하부금속배선(41)상에 배리어층(43)과 제1층간절연막(45)을 적층한후 그 위에 콘택마스크(미도시)를 형성하고 이어 콘택마스크(미도시)를 통해 상기 층간절연막(45)과 배리어층(43)을 선택적으로 패터닝하여 플러그 콘택홀(미도시)을 형성한다.

그다음, 상기 플러그콘택홀(미도시)을 포함한 제1층간절연막(45)상에 전자 플레이팅(electro plating) 방법을 이용하여 구리층(미도시)을 증착하여 콘택플러그(47)을 형성한다.

이어서, 상기 콘택플러그(47)을 포함한 제1층간절연막(45)상에 하부전극용 TaN 또는 TiN층(49) 및 Si₃N₄ 또는 TaO₅ 등으로 구성된 유전체막으로 사용하기 위한 절연막(51)을 차례로 증착한다. 이때, 상기 TiN층(49)은 약 200∼500Å 두께로 증착하고, 유전율이 상대적으로 큰 질화막 또는 TaO₅으로 구성된 상기 절연막(51)은 200∼500Å 정도로 증착한다.

그다음, 상기 절연막(51)상에 감광물질을 도포한후 이를 포토리쏘그라피 공정기술을 이용한 노광 및 현상공정을 진행하고 이어 상기 콘택플러그(47)와 대응되는 상기 절연막(51)부분에만 남도록 상기 감광물질층(미도시)을 선택적으로 제거하여 감광막패턴(53)을 형성한다.

이어서, 도 2b에 도시된 바와같이, 상기 감광막패턴(53)을 마스크로 플라즈마 식각장치를 이용하여 상기 절연막(51)과 TaN 또는 TiN층(49)을 선택적으로 제거한다. 이때, 상기 식각장비는 MID(middle ion density)(1×10E11 이온/cm³)를 갖는 장비이며, 식각조건으로는 압력이 30∼50mTorr에서 진행하며, 소오스 파워이 1000∼1500 W, 바이어스 파워가 800∼1200 W, 가스유량이 CF₄가 50∼80sccm, O₂가 20∼30 sccm, Ar이 400∼600 sccm이다.

그다음, 도 2c에 도시된 바와같이, 하부전극용 TiN층(49)과 절연막(51)위의 감광막이 남아 있는 부분에서는 절연막 성장이 이루어지지 않고 도 2b에서의 식각에 의해 노출된 제1층간절연막(45)위에서만 선택적으로 산화막을 성장시키기 위하여, 선택적 LPD(liquid phase deposition) 즉, 상온의 과포화된 하이드로플루오실리식 에시드(H₂SiF₆)에 보릭 에시드(H₃BO₃)를 첨가한 수용액에 침적하여 실리콘옥사이드, 실리콘위에만 SiO₂를 성장시키는 방법을 이용하여 노출된 층간절연막 즉, 산화막지역에 선택적으로 제2층간절연막(SiO₂)(55)을 3000∼4000Å 두께로 성장시킨다.

이때, 상기 제2층간절연막인 실리콘 다이 옥사이드(silicon dioxide)의 선택적 LPD(selective liquid phase deposition)의 메카니즘에 대해 설명하면 다음과 같다.

H₂SiF₆ + 2H₂O ↔ SiO₂ + HF

따라서, 하이드로플루오실리식 에시드(H₂SiF₆) 수용액에 SiO₂가 증착되고, SiO₂를 식각하는 HF가 발생되는데, 이 HF를 분해하기 위하여 보릭 에시드(H₃BO₃)를 20∼30% 정도 첨가하여 다음과 같은 반응에 의해 레지스트 선택비 및 증착속도를 높인다.

H₃BO₃ + 4HF ↔ BF₄- + H₃O+ + 2H₂O

이어서, 도 2d에 도시된 바와같이, O₂ 플라즈마를 이용하여 상기 감광막패턴(53)을 제거하여 트렌치(미도시)를 형성한후 상부메탈전극을 형성하기 위하여 전체 구조의 상면에 PVD 방법을 이용하여 배리어메탈인 TaN 또는 TiN층(57)을 증착한다.

그다음, 도 2e에 도시된 바와같이, CMP방법을 이용하여 상기 TiN층(57)을 평탄화시켜 상부전극(57a)을 형성한다.

이어서, 도 2f에 도시된 바와같이, 상기 상부전극(57a)을 포함한 전체 구조의 상면에 PE-CVD방법을 이용하여 제3층간절연막(59)을 증착한다.

그다음, 도 2g에 도시된 바와같이, 하부메탈배선과 상부전극간의 연결을 위하여 비아 제1 듀얼 다마신방법을 이용하여 먼저 비아홀 마스크(미도시)를 상기 제3층간절연막(59)상에 형성한후 이를 마스크로 플라즈마 식각방법을 이용하여 상기 제3층간절연막(59)과 제2층간절연막인 LPD산화막(55) 및 제1층간절연막(45)을 순차적으로 제거하여 비아홀(61)을 형성한다.

이어서, 도 2h에 도시된 바와같이, 후속의 트렌치 식각에 의한 하부의 구리층 노출을 막기 위하여 유기바크층 (organic barc layer)(63)를 회전도포방법을 이용하여 상기 비아홀(61)을 포함한 제3층간절연막(63)상에 도포한다. 이때, 상기 유기바크층(63)은 비아홀(61) 전체를 채운다.

그다음, 전체 구조의 상면에 금속배선 마스크패턴(65)을 형성한후 이를 마스크로 플라즈마 식각방법을 이용하여 상기 비아홀(61)에 채워진 유기바크층(63)을 선택적으로 식각한다.

이어서, 도 2i에 도시된 바와같이, 계속해서 상기 금속배선 마스크패턴(65)을 마스크로 상기 제3층간절연막(59), 제2층간절연막인 LPD산화막(55) 일부를 식각하여 듀얼다마신용 트렌치(67)를 형성한다.

이어서, 전자 플레이팅(electro plating)방법을 이용하여 상기 듀얼 다마신용 트렌치(67)에 구리층을 채우므로써 상부메탈배선(69)을 형성한다.

상기에서 설명한 바와같이, 본 발명에 따른 반도체소자의 MIM 캐패시터 형성방법에 의하면, 기존의 상부메탈 식각공정이 없이 하부메탈과 절연막위로 상부메탈전극이 형성되므로써 패턴밀도에 따른 식각특성 차이에 의한 패터닝 불량에 대한 우려가 없다.

또한, 상부메탈 식각공정이 없으므로 식각정지를 고려한 절연막 두께 증가에 의한 캐패시터 특성 열화에 대한 우려가 없다.

그리고, LPD에 의한 선택적인 절연막 증착후 CMP방법에 의해 상부메탈전극 형성과 평탄화를 동시에 수행하므로써 후속 공정을 용이하게 하여 소자의 배선특성을 개선할 수 있다.

더욱이, 상온의 침적방법에 의해 절연막을 증착하므로써 단차 개선을 위한 HDP(high density plasma)에 의한 증착공정이 필요없으므로 플라즈마에 의한 데미지 영향이 없으므로 소자 특성 악화 우려가 없다.

또한, 기존의 MIM 식각시에 유발될 수 있는 보이드 및 상,하부전극간 리키지(leakage)에 대한 우려가 없으므로 소자의 신뢰성을 개선할 수 있다.

그리고, 절연막보다 유전율이 높은 식각정지막이 필요없으므로 내부 캐패시턴스 증가에 대한 우려가 없다.

한편, 본 발명은 상술한 특정의 바람직한 실시예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능할 것이다.

도 1a 내지 도 1e는 종래기술에 따른 반도체소자의 캐패시터 형성방법을 설명하기 위한 공정별 단면도,

도 2a 내지 도 2i는 본 발명에 따른 반도체소자의 캐패시터 형성방법을 설명 하기 위한 공정별 단면도.

[도면부호의설명]

41 : 하부메탈배선 43 : 배리어막

45 : 제1층간절연막 47 : 콘택플러그

49 : 하부전극용 TiN층 51 : 절연막

53 : 제1감광막패턴 55 : LPD 산화막(제2층간절연막)

57 : 상부전극용 TiN층 57a : 상부전극

59 : 제3층간절연막 61 : 비아홀

63 : 유기바크층(organic barc) 65 : 제2감광막패턴

67 : 듀얼다마신 콘택홀 69 : 상부메탈배선

Claims

하부메탈배선상에 제1 층간절연막을 형성한후 상기 제1층간절연막내에 플러그콘택홀을 형성하는 단계;

상기 플러그콘택홀내에 콘택플러그를 형성하는 단계;

상기 콘택플러그를 포함한 제1층간절연막상에 도전층과 절연층을 순차적으로 형성한후 그 위에 감광막패턴을 형성하는 단계;

상기 감광막패턴을 마스크로 상기 도전층과 절연층을 패터닝하여 하부전극과 유전체막을 형성하는 단계;

상기 제1층간절연막상에만 선택적 층간절연막을 형성하는 단계;

상기 감광막패턴을 제거하여 트렌치를 형성한후 상기 트렌치내에 상부전극을 형성하는 단계;

상기 상부전극을 포함한 선택적 층간절연막상에 제2층간절연막을 형성하는 단계;

상기 제2층간절연막, 선택적 층간절연막 및 제1층간절연막을 순차적으로 제거하여 상기 하부메탈배선을 노출시키는 비아홀을 형성하는 단계;

상기 비아홀을 포함한 제2층간절연막상에 유기물질막을 형성하여 상기 비아홀을 매립시키는 단계;

상기 비아홀상면 및 그 내부에 매립된 유기물질막을 제거함과 동시에 제2층간절연막과 선택적 층간절연막의 측면 및 상부전극상의 제2층간절연막일부를 식각하여 듀얼다마신 콘택홀 및 상부전극콘택홀을 형성하는 단계; 및

상기 듀얼다마신콘택홀 및 상부전극콘택홀내에 상부매탈배선을 형성하는 단계를 포함하여 구성되는 것을 특징으로하는 반도체소자의 MIM 캐패시터 형성방법.
제1항에 있어서, 상기 도전층으로는 TaN 또는 TiN을 사용하고, 그 두께는 200∼500Å 범위를 갖는 것을 특징으로하는 반도체소자의 MIM 캐패시터 형성방법.
제1항에 있어서, 상기 절연물질층으로는 질화막 (Si₃N₄) 또는 TaO₅를 200∼ 500Å 두께로 증착하여 사용하는 것을 특징으로하는 반도체소자의 MIM 캐패시터 형성방법.
제1항에 있어서, 상기 절연물질층과 도전층을 식각하는 공정은, 플라즈마 식각장비를 이용하되, MID(middle ion density)(1×10E11 이온/cm³)를 갖는 장비이며, 식각조건으로는 압력이 30∼50mTorr에서 진행하며, 소오스 파워이 1000∼1500 W, 바이어스 파워가 800∼1200 W, 가스유량이 CF₄가 50∼80sccm, O₂가 20∼30 sccm, Ar이 400∼600 sccm인 것을 특징으로하는 도체소자의 MIM 캐패시터 형성방법.
제1항에 있어서, 상기 선택적 층간절연막은 선택적 LPD(liquid phase deposition)산화막인 것을 특징으로하는 반도체소자의 MIM 캐패시터 형성방법.
제5항에 있어서, 상기 선택적 LPD산화막은 상온의 과포화된 하이드로플루오실리식 에시드(H₂SiF₆)에 보릭 에시드(H₃BO₃)를 첨가한 수용액에 침적하여 실리콘옥사이드, 실리콘위에만 SiO₂를 성장시키는 방법을 이용하여 노출된 층간절연막인 산화막지역에 선택적으로 3000∼4000Å 두께로 성장시키는 것을 특징으로하는 반도체소자의 MIM 캐패시터 형성방법.
제1항에 있어서, 상기 감광막패턴은 산소 플라즈마를 이용하여 제거하는 것을 특징으로하는 반도체소자의 MIM 캐패시터 형성방법.
제1항에 있어서, 상기 제2층간절연막은 PE-CVD방법을 이용하여 형성하는 것을 특징으로하는 반도체소자의 MIM 캐패시터 형성방법.
제1항에 있어서, 상기 유기물질층으로는 유기 바크층(organic barc)을 사용하되, 회전도포방법을 이용하여 형성하는 것을 특징으로하는 반도체소자의 MIM 캐패시터 형성방법.
제1항에 있어서, 상기 상부메탈배선은 전자 플레이팅(electro plating)방법을 이용한 구리층에 의해 형성되는 것을 특징으로하는 반도체소자의 MIM 캐패시터 형성방법.
제10항에 있어서, 상기 상부전극은 TiN 또는 TaN를 이용하되, 트렌치를 포함한 전체 구조의 상면에 TiN 또는 TaN층을 형성한후 CMP공정에 의해 평탄화시켜 형성하는 것을 특징으로하는 반도체소자의 MIM 캐패시터 형성방법.
제6항에 있어서, 상기 보릭 에시드(H₃BO₃)는 20∼30%를 첨가하는 것을 특징으로하는 반도체소자의 MIM 캐패시터 형성방법.