KR100333357B1 - 반도체장치의 층간막 평탄화 방법 - Google Patents
반도체장치의 층간막 평탄화 방법 Download PDFInfo
- Publication number
- KR100333357B1 KR100333357B1 KR1019990027169A KR19990027169A KR100333357B1 KR 100333357 B1 KR100333357 B1 KR 100333357B1 KR 1019990027169 A KR1019990027169 A KR 1019990027169A KR 19990027169 A KR19990027169 A KR 19990027169A KR 100333357 B1 KR100333357 B1 KR 100333357B1
- Authority
- KR
- South Korea
- Prior art keywords
- wiring
- film
- interlayer insulating
- forming
- insulating layer
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 52
- 239000011229 interlayer Substances 0.000 title claims abstract description 51
- 239000004065 semiconductor Substances 0.000 title abstract description 15
- 239000010410 layer Substances 0.000 claims abstract description 71
- 230000008569 process Effects 0.000 claims abstract description 32
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 19
- 239000000758 substrate Substances 0.000 claims abstract description 7
- 238000000206 photolithography Methods 0.000 claims abstract description 6
- 238000004380 ashing Methods 0.000 claims description 14
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 11
- 229910052760 oxygen Inorganic materials 0.000 claims description 11
- 239000001301 oxygen Substances 0.000 claims description 11
- 238000000151 deposition Methods 0.000 claims description 5
- 238000000576 coating method Methods 0.000 claims description 3
- 238000004519 manufacturing process Methods 0.000 abstract description 6
- 239000011521 glass Substances 0.000 abstract description 4
- 230000009969 flowable effect Effects 0.000 abstract description 2
- 238000003763 carbonization Methods 0.000 abstract 1
- 239000012044 organic layer Substances 0.000 abstract 1
- 229910052751 metal Inorganic materials 0.000 description 15
- 239000002184 metal Substances 0.000 description 15
- 238000005229 chemical vapour deposition Methods 0.000 description 14
- 230000004888 barrier function Effects 0.000 description 8
- 238000009792 diffusion process Methods 0.000 description 8
- 238000005530 etching Methods 0.000 description 7
- CURLTUGMZLYLDI-UHFFFAOYSA-N Carbon dioxide Chemical compound O=C=O CURLTUGMZLYLDI-UHFFFAOYSA-N 0.000 description 4
- 238000001312 dry etching Methods 0.000 description 4
- 239000007789 gas Substances 0.000 description 4
- 238000001020 plasma etching Methods 0.000 description 4
- 238000004544 sputter deposition Methods 0.000 description 4
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 3
- 229910052799 carbon Inorganic materials 0.000 description 3
- 230000018109 developmental process Effects 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 229920000642 polymer Polymers 0.000 description 3
- 229910004014 SiF4 Inorganic materials 0.000 description 2
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 2
- 229910002092 carbon dioxide Inorganic materials 0.000 description 2
- 239000001569 carbon dioxide Substances 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 230000007246 mechanism Effects 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- ABTOQLMXBSRXSM-UHFFFAOYSA-N silicon tetrafluoride Chemical compound F[Si](F)(F)F ABTOQLMXBSRXSM-UHFFFAOYSA-N 0.000 description 2
- 238000012876 topography Methods 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Chemical compound O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 2
- 230000008901 benefit Effects 0.000 description 1
- 238000011109 contamination Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000009940 knitting Methods 0.000 description 1
- 230000007261 regionalization Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76819—Smoothing of the dielectric
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
- H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
- H01L21/02282—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process liquid deposition, e.g. spin-coating, sol-gel techniques, spray coating
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
-
- G—PHYSICS
- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
- G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
- G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
- G03F7/26—Processing photosensitive materials; Apparatus therefor
- G03F7/42—Stripping or agents therefor
- G03F7/427—Stripping or agents therefor using plasma means only
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
- H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
- H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
- H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
본 발명은 반도체장치의 제조방법에 관한 것으로서, 특히, 서로 다른 층에 형성되는 배선들을 연결하는데 있어서 단차를 줄이기 위하여 층간막 평탄화를 SOG(spin on glass)계열의 산화막을 보조막으로 이용하여 에치백 공정없이 공정을 단순화 하도록한 반도체장치의 층간배선 절연막 평탄화 방법에 관한 것이다. 본 발명에 따른 반도체장치의 층간막 편탄화 방법은 절연층이 표면에 형성된 기판 위에 제 1 배선을 형성하는 단계와, 제 1 배선을 덮는 제 1 층간절연막을 형성하는 단계와, 제 1 층간절연막 위에 흐름성이 좋은 유기계열의 평탄화 보조막을 형성하는 단계와, 평탄화 보조막 위에 제 2 층간절연막을 형성하는 단계와, 제 2 층간절연막과 평탄화 보조막의 소정 부위를 포토레지스트를 사용하는 사진식각공정으로 제거하여 제 1 배선의 소정 부위를 노출시키는 홀을 형성하는 단계와, 홀을 충전시키며 제 1 배선과 전기적으로 연결되는 제 2 배선을 형성하는 단계를 포함하여 이루어진다.
Description
본 발명은 반도체장치의 제조방법에 관한 것으로서, 특히, 서로 다른 층에 형성되는 배선들을 연결하는데 있어서 단차를 줄이기 위하여 층간막 평탄화를 SOG(spin on glass)계열의 산화막을 보조막으로 이용하여 에치백 공정없이 공정을 단순화 하도록한 반도체장치의 층간배선 절연막 평탄화 방법에 관한 것이다.
도 1a 내지 도 1e는 종래 기술에 따른 반도체장치의 층간막 평탄화 방법을 도시하는 공정단면도이다.
도 1a를 참조하면, 실리콘으로 이루어진 반도체기판(10) 위에 절연층(11)을 화학기상증착법(chemical vapor deposition, 이하 CVD라 칭함)으로 증착한다.
그리고, 제 1 배선을 형성하기 위하여 절연층(11) 위에 금속을 스퍼터링 등의 방법으로 형성하여 하부 금속층을 형성한다.
그 다음, 하부 금속층위에 포토레지스트를 도포한 다음 제 1 배선용 마스크를 이용한 노광 및 현상으로 식각마스크를 형성한다. 식각마스크를 이용하여 하부 금속층을 패터닝하여 제 1 배선(12)을 형성한다.
그리고, 제 1 배선(12)을 포함하는 절연층(11) 위에 산화막 등으로 제 1 층간절연층(13)을 P-TEOS를 사용하여 CVD(chemical vapor deposition)법으로 증착한다.
도 1b를 참조하면, 제 1 층간절연층(13) 위에 평탄화를 확보하기 위하여 유기계열의 SOG를 사용하여 평탄화보조막(14)을 도포하여 형성한다. 즉, 흐름성이 좋은 SOG막(14)은 도포법으로 형성되므로 형성된 평탄화 보조막의 표면에는 단차가 거의 없다.
도 1c를 참조하면, 평탄화 보조막에 에치백공정을 실시하여 제 1 배선(12) 상부에 위치한 제 1 층간절연층(13) 표면을 노출시킨다. 즉, 제 1 층간절연층(13) 표면을 식각정지층으로 이용하여 제 1 층간절연층(13)의 제 1 배선(12)의 토포그래피(tophography)에 기인한 단차를 잔류한 평탄화 보조막(140)으로 상쇄시킨다. 따라서, 기판의 표면은 노출된 제 1 층간절연층(13) 표면과 잔류한 평탄화 보조막(140) 표면이 서로 평탄화를 이룬다. 이는, 에치백공정으로 노출된 제 1 층간절연층(13) 표면에는 SOG막을 잔류시키지 않기 위해서이다.
왜냐하면, 만약, 제 1 층간절연층(13) 상에 SOG막을 잔류시킨 후 후속공정을 실시하여 비어홀 형성 사진식각을 진행하면 이때 포토레지스트패턴을 제거하기 위한 고온의 산소 플라즈마 애슁 공정에서 비어홀에 의하여 노출된 SOG막의 측면에 수축을 일으켜서 제 2 금속배선을 홀내에 충전시킬시 단선의 위험을 초래할 수 있기 때문이다. 이때, SOG막 수축 메카니즘은 유기계열 SOG막의 탄소가 산소 플라즈마와 결합하여 이산화탄소와 수증기 성분으로 변화하기 때문이다.
도 1d를 참조하면, 평탄화된 기판 표면에 제 2 층간절연층(15)으로 산화막을 CVD법으로 증착한다.
제 2 층간절연층(15) 위에 포토레지스트를 도포한 다음 제 1 배선(12)의 소정 부위를 노출시키기 위한 노광 및 현상을 실시하여 포토레지스트패턴(도시안함)을 형성한다.
그리고, 포토레지스트패턴으로 보호되지 않는 부위의 제 2, 제 1 층간절연층을 비등방성 건식식각으로 제거하여 제 1 배선(12)의 소정 부위를 노출시키는 비어 홀(via hole, V1)을 형성한다.
그 다음, 포토레지스트패턴을 고온의 산소 플라즈마 애슁(O2plasma ashing)법으로 제거한다.
도 1e를 참조하면, 제 2 층간절연층(15) 상에 비어홀을 통해 제 1 배선(12)과 접촉되도록 상부 금속층을 스퍼터링방법 등으로 형성한 다음 포토리쏘그래피로 패터닝하여 제 2 배선(16)을 형성한다.
또는, 제 2 층간 절연층(15) 상에 비어홀을 통해 제 1 배선(12)과 전기적으로 연결되도록 질화티타늄(TiN) 등을 스퍼터링 방법으로 순차적으로 증착하여 확산장벽층(도시안함)을 형성한다.
확산장벽층 상에 SiF4, H2 및 WF6 등의 가스를 흘리면서 화학기상증착(Chemical Vapor Deposition : 이하, CVD라 칭함) 방법으로 텅스텐(W) 등을 접촉홀을 채우도록 증착하여 플러그층(콘택홀을 충전하는)을 형성한다.
플러그층을 SiF6가스를 이용한 반응성이온식각(Reactive Ion Etching : 이하, RIE라 칭함) 방법으로 확산장벽층 표면이 노출되도록 에치백(etchback)한다. 이 때, 플러그층의 접촉홀 내에 잔류하는 부분은 플러그가 된다.
플러그층 표면을 포함하는 확산장벽층 표면에 상부 금속층을 형성한 후 패터닝하여 제 2 배선(15)을 형성한다.
그러나, 상술한 종래 기술에 따른 반도체장치의 층간막 평탄화 방법은 SOG막 도포 후 에치백공정을 실시하므로 소자제조 시간이 길어지고, 에치백공정시 이물 오염에 의한 수율저하를 방지하기 위하여 이물관리공정이 추가되며, 또한, 에치백공정은 주로 탄소계열 식각제를 이용하는 건식식각으로 진행되므로 이때 발생하는 폴리머 때문에 에치백 후 증착되는 제 2 층간절연층과 제 1 층간절연층간의 접촉불량을 유발하고 따라서 에치백후 폴리머 제거공정을 추가로 실시하여야 하는 문제점이 있다.
따라서, 본 발명의 목적은 각각 상이한 층에 형성되는 배선간의 연결부 형성시 하부배선의 토포그래피에 기인한 단차를 해결하기 위하여 유기계열의 SOG를 이용할 때 비어홀 형성시 발생하는 SOG의 수축현상방지를 위한 에치백공정을 실시하지 않는 대신 포토레지스트 제거공정을 개선하므로서 소자제조공정을 단순화하도록 하는반도체장치의 층간막 평탄화 방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체장치의 층간막 편탄화 방법은 절연층이 표면에 형성된 기판 위에 제 1 배선을 형성하는 단계와, 제 1 배선을 덮는 제 1 층간절연막을 형성하는 단계와, 제 1 층간절연막 위에 흐름성이 좋은 유기계열의 평탄화 보조막을 형성하는 단계와, 평탄화 보조막 위에 제 2 층간절연막을 형성하는 단계와, 제 2 층간절연막과 평탄화 보조막의 소정 부위를 포토레지스트를 사용하는 사진식각공정으로 제거하여 제 1 배선의 소정 부위를 노출시키는 홀을 형성하는 단계와, 홀을 충전시키며 제 1 배선과 전기적으로 연결되는 제 2 배선을 형성하는 단계를 포함하여 이루어진다.
도 1a 내지 도 1e는 종래 기술에 따른 반도체장치의 층간막 평탄화 방법을 도시하는 공정단면도
도 2a 내지 도 2e는 본 발명에 따른 반도체장치의 층간막 평탄화 방법을 도시하는 공정단면도
본 발명은 서로 다른 층에 형성되는 배선간의 절연을 위한 층간막의 평탄화를 위해 흐름성이 좋은 유기계열의 SOG(spin on glass)를 사용할 때, 하부 배선 위에 제 1 층간절연층을 형성한 다음 유기 SOG막을 도포한 후 제 2 층간절연층을 형성한 후 배선연결용 비어홀 식각을 실시한다.
비어홀 식각공정은 포토레지스트패턴형성, 건식식각, 그리고 애슁(ashing)단계로 이루어지며, 이때 애슁은 일반적으로 고온의 산소 플라즈마를 이용하는 방법으로 실시한다. 그러나, 고온의 산소 플라즈마 애슁은 식각시 노출되는 SOG에 수축을 유발한다. SOG막 수축 메카니즘은 유기계열 SOG막의 탄소가 산소 플라즈마와 결합하여 이산화탄소와 수증기 성분으로 변화하기 때문이다. 이러한 수축은 제 2 금속배선을 비어홀 내에 충전시킬시 단선의 위험을 초래할 수 있다.
따라서, 본 발명에서는 에치백공정을 실시하지 않기 때문에 SOG의 수축을 방지하기 위하여 고온 대신 저온의 산소 플라즈마 방식의 애슁을 실시한다.
저온의 산소 플라즈마 애슁공정은 마이크로스트립(microstrip) 형태의 애슁장비에서 실시되며 반응 조건은 다음과 같다.
먼저, 저온에서의 반응조건은 2500W source power, 250W bias power, 20 sccm, O2pressure 200mT, 15℃이다.
이에 비하여, 고온에서의 반응조건은 1599W power, 1500 sccm, O2 pressure 500mT, 125℃이다.
이때, 고온과 저온의 SOG 수축량을 살펴보면, 종래의 고온 조건하에서 700Å 이상인 반면, 저온 조건에서는 200Å 이하로 수축량에 현저한 감소가 있다. 따라서, 저온에서 산소 플라즈마 애슁을 실시하면 제 2 금속배선 재료를 비어홀에 충전시킬 때에 단선의 위험성이 사라진다.
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.
도 2a 내지 도 2e는 본 발명에 따른 반도체장치의 층간막 평탄화 방법을 도시하는 공정단면도이다.
도 2a를 참조하면, 실리콘으로 이루어진 반도체기판(20) 위에 절연층(21)을 화학기상증착법(chemical vapor deposition, 이하 CVD라 칭함)으로 증착한다.
그리고, 제 1 배선을 형성하기 위하여 절연층(21) 위에 금속을 스퍼터링 등의 방법으로 형성하여 하부 금속층을 형성한다.
그 다음, 하부 금속층위에 포토레지스트를 도포한 다음 제 1 배선용 마스크를 이용한 노광 및 현상으로 식각마스크를 형성한다. 식각마스크를 이용하여 하부 금속층을 패터닝하여 제 1 배선(22)을 형성한다.
그리고, 제 1 배선(22)을 포함하는 절연층(21) 위에 산화막 등으로 제 1 층간절연층(23)을 P-TEOS를 사용하여 CVD(chemical vapor deposition)법으로 증착한다.
도 2b를 참조하면, 제 1 층간절연층(23) 위에 평탄화를 확보하기 위하여 유기계열의 SOG(spin on glass)를 사용하여 평탄화보조막(24)을 도포하여 형성한다. 즉, 흐름성이 좋은 SOG막(24)은 도포법으로 형성되므로 형성된 평탄화 보조막의 표면에는 단차가 거의 없다.
도 2c를 참조하면, 유기 SOG로 이루어진 평탄화 보조막(24)위에 제 2 층간절연층(25)으로 산화막을 CVD법으로 증착한다. 본 발명의 실시예에서는 제 1 배선(22) 상부에 위치한 제 1 층간절연층(23) 상부의 평탄화 보조막(24)을 제거하기 위한 에치백 공정이 생략되므로 이물관리와 폴리머제거공정 등의 추가공정이 필요하지 않으므로 공정이 단순화 된다.
도 2d를 참조하면, 제 2 층간절연층(25) 위에 포토레지스트를 도포한 다음 제 1 배선(22)의 소정 부위를 노출시키기 위한 노광 및 현상을 실시하여 포토레지스트패턴(도시안함)을 형성한다.
그리고, 포토레지스트패턴으로 보호되지 않는 부위의 제 2, 제 1 층간절연층을 비등방성 건식식각으로 제거하여 제 1 배선(12)의 소정 부위를 노출시키는 비어 홀(via hole, V2)을 형성한다. 이때, 평탄화 보조막(240)의 측면이 노출된다.
그 다음, 포토레지스트패턴을 저온의 산소 플라즈마 애슁(O2plasma ashing)법으로제거한다. 저온 애슁법으로 포토레지스트패턴을 제거하므로 노출된 평탄화 보조막(240) 부위에서의 수축 현상이 최소화 된다.
도 2e를 참조하면, 잔류한 제 2 층간절연층(250) 상에 비어홀을 통해 제 1 배선(12)과 접촉되도록 상부 금속층을 스퍼터링방법 등으로 형성한 다음 포토리쏘그래피로 패터닝하여 제 2 배선(26)을 형성한다.
또는, 제 2 층간 절연층(15) 상에 비어홀을 통해 제 1 배선(22)과 전기적으로 연결되도록 질화티타늄(TiN) 등을 스퍼터링 방법으로 순차적으로 증착하여 확산장벽층(도시안함)을 형성한다.
확산장벽층 상에 SiF4, H2 및 WF6 등의 가스를 흘리면서 화학기상증착(Chemical Vapor Deposition : 이하, CVD라 칭함) 방법으로 텅스텐(W) 등을 접촉홀을 채우도록 증착하여 플러그층(콘택홀을 충전하는)을 형성한다.
플러그층을 SiF6가스를 이용한 반응성이온식각(Reactive Ion Etching : 이하, RIE라 칭함) 방법으로 확산장벽층 표면이 노출되도록 에치백(etchback)한다. 이 때, 플러그층의 접촉홀 내에 잔류하는 부분은 플러그가 된다.
플러그층 표면을 포함하는 확산장벽층 표면에 상부 금속층을 형성한 후 패터닝하여 제 2 배선(25)을 형성한다.
따라서, 본 발명은 비어홀 형성시 발생하는 SOG의 수축현상방지를 위한 에치백공정을 실시하지 않는 대신 포토레지스트 제거공정을 개선하므로서 소자제조공정을 단순화하고 소자제조 시간을 단축하는 장점이 있다.
Claims (4)
- 절연층이 표면에 형성된 기판 위에 제 1 배선을 형성하는 단계와,상기 제 1 배선을 덮는 제 1 층간절연막을 형성하는 단계와,상기 제 1 층간절연막 위에 흐름성이 좋은 SOG(spin on glass)를 상기 제 1 층간절연막 위에 도포법으로 증착하여 평탄화 보조막을 형성하는 단계와,상기 평탄화 보조막 위에 제 2 층간절연막을 형성하는 단계와,상기 제 2 층간절연막과 평탄화 보조막의 소정 부위를 포토레지스트 패턴을 사용하는 사진식각공정으로 제거하여 상기 제 1 배선의 소정 부위를 노출시키는 홀을 형성하는 단계와,상기 포토레지스트 패턴을 저온 산소플라즈마 애슁으로 제거하는 단계와,상기 홀을 충전시키며 상기 제 1 배선과 전기적으로 연결되는 제 2 배선을 형성하는 단계로 이루어진 반도체장치의 층간막 평탄화 방법.
- 삭제
- 삭제
- 청구항 1에 있어서, 상기 저온 산소 플라즈마 애슁의 공정조건은 2500W 소스전력,250W 바이어스 전력, 20 sccm 유량, O2압력 200mT와 공정온도 15℃로 하는 것이 특징인 반도체장치의 층간막 평탄화 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990027169A KR100333357B1 (ko) | 1999-07-07 | 1999-07-07 | 반도체장치의 층간막 평탄화 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990027169A KR100333357B1 (ko) | 1999-07-07 | 1999-07-07 | 반도체장치의 층간막 평탄화 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20010009032A KR20010009032A (ko) | 2001-02-05 |
| KR100333357B1 true KR100333357B1 (ko) | 2002-04-18 |
Family
ID=19599800
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019990027169A KR100333357B1 (ko) | 1999-07-07 | 1999-07-07 | 반도체장치의 층간막 평탄화 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100333357B1 (ko) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19980014964A (ko) * | 1996-08-19 | 1998-05-25 | 김주용 | 반도체 소자의 비아 콘택홀 형성방법 |
-
1999
- 1999-07-07 KR KR1019990027169A patent/KR100333357B1/ko not_active IP Right Cessation
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19980014964A (ko) * | 1996-08-19 | 1998-05-25 | 김주용 | 반도체 소자의 비아 콘택홀 형성방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20010009032A (ko) | 2001-02-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6861347B2 (en) | Method for forming metal wiring layer of semiconductor device | |
| US6331479B1 (en) | Method to prevent degradation of low dielectric constant material in copper damascene interconnects | |
| US6358842B1 (en) | Method to form damascene interconnects with sidewall passivation to protect organic dielectrics | |
| US5652182A (en) | Disposable posts for self-aligned non-enclosed contacts | |
| US20020001889A1 (en) | Methods for forming conductive contact body for integrated circuits using dummy dielectric layer | |
| KR100328749B1 (ko) | 듀얼다마신구조를갖는반도체장치제조방법 | |
| US6815331B2 (en) | Method for forming metal wiring layer of semiconductor device | |
| KR100239442B1 (ko) | 콘택홀 내의 전도성 플로그 형성방법 | |
| KR100333382B1 (ko) | 반도체 장치의 다층금속배선 형성방법 | |
| US7064044B2 (en) | Contact etching utilizing multi-layer hard mask | |
| US6399483B1 (en) | Method for improving faceting effect in dual damascene process | |
| KR100478317B1 (ko) | 반도체 장치 및 그의 제조방법 | |
| TW200414425A (en) | Manufacturing method of semiconductor device | |
| KR20000035246A (ko) | 반도체 구조물의 제조 방법 | |
| KR100333357B1 (ko) | 반도체장치의 층간막 평탄화 방법 | |
| JP3400162B2 (ja) | 半導体装置の製造方法 | |
| KR100587602B1 (ko) | 반도체소자의 엠아이엠 캐패시터 형성방법 | |
| KR100522761B1 (ko) | 쌍상감법을 이용한 반도체 메모리 소자의 패턴 형성 방법 | |
| KR100367695B1 (ko) | 반도체소자의비아콘택형성방법 | |
| KR100349346B1 (ko) | 반도체장치의 배선패턴 형성방법 | |
| KR100420416B1 (ko) | 반도체소자의금속배선형성방법 | |
| KR100447322B1 (ko) | 반도체 소자의 메탈 라인 형성 방법 | |
| KR100290466B1 (ko) | 반도체소자의 제조방법 | |
| KR100487644B1 (ko) | 반도체 소자의 스토리지 노드 콘택 형성방법 | |
| KR20030059445A (ko) | 반도체 소자의 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| N231 | Notification of change of applicant | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20100325 Year of fee payment: 9 |
|
| LAPS | Lapse due to unpaid annual fee |