KR20000035246A - 반도체 구조물의 제조 방법 - Google Patents

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Abstract

기판 상에 하부 절연층, 하부 에칭 스톱층, 상부 절연층 및 상부 에칭 스톱층으로 이루어진 적층 구조물이 제공된다. 비아 홀은 기판의 도핑 영역 상의 위치에 형성되며, 이러한 비아 홀은 상부 에칭 스톱층 및 상부 절연층을 통해 하부 에칭 스톱층에까지 연장된다. 상부 에칭 스톱층 상에는, 트랜치 패턴을 갖는 포토레지스트층이 배치되어 트랜치 패턴의 복사물이 생성된 후, 포토레지스트층이 제거된다. 그 후, 상부 절연층의 일부는 트랜치 패턴의 복사물을 통해 제거되어 와이어 트랜치를 형성하며, 하부 에칭 스톱층의 상기 제거된 부분을 통해 하부 절연층의 일부가 제거되어 비아 홀이 도핑 영역에까지 연장된다. 와이어 트랜치를 통해 상부 에칭 스톱층 및 하부 에칭 스톱층의 일부가 동시에 제거된다. 마지막으로, 비아 홀 및 와이어 트랜치 내에 금속이 증착된다.

Description

반도체 구조물의 제조 방법{METHOD OF FABRICATING A SEMICONDUCTOR STRUCTURE}
본 발명은 일반적으로 반도체 구조물 상에 금속을 증착하는 방법에 관한 것으로, 특히 비아 홀과 트랜치 패턴간의 오정렬에도 불구하고 개선된 비아 접속을 형성하도록 금속을 증착하는 반도체 구조물의 제조 방법에 관한 것이다.
M. M Chow 등에게 허여된 미국 특허 제4,789,648호에는 반도체 구조물 상에 금속을 증착하는 방법이 개시되어 있다. 이러한 종래 기술에 따르면, 금속층(a layer of metallization)이 형성된 반도체 기판 상에 절연 재료의 적층 구조물이 제공된다. 이러한 적층형의 절연체 구조물은 하부 절연층과 상부 절연층 사이에 삽입되어 있는 에칭 스톱층(etch stop layer)으로 구성된다. 에칭 스톱층은 윈도우를 갖는다. 그 후, 트랜치 패턴을 갖는 포토레지스트층이 구조물 상에 증착되고 와이어 트랜치를 형성하기 위한 트랜치 패턴을 통해 상부 절연층의 일부가 에칭된다. 이러한 에칭 공정이 계속되어 에칭 스톱층의 윈도우를 통해 하부 절연층의 일부를 금속층 하부까지 에칭하여 비아 홀을 형성한다. 그 후, 비아 홀 및 와이어 트랜치에 금속이 증착되어 와이어 트랜치 내의 금속과 도체간의 비아 접속이 완료된다.
그러나, 트랜치 패턴이 에칭 스톱층의 윈도우와 오정렬되면, 비아 홀내의 금속과 와이어 트랜치 내의 금속간의 효율적인 접촉 영역이 저감된다. 이러한 접촉 영역의 저감으로 인해 전위 소스에 오류가 발생된다.
더욱이, 비아 홀을 형성하기 위한 에칭 공정이 계속되는 동안 에칭 스톱층이 에칭 가스에 노출된다. 그러므로, 에칭 스톱층은, 에칭 가스로 처리하는 동안에 부식을 견댜낼 수 있는 재료로 이루어져야 하므로, 와이어 트랜치를 형성하는 재료는 고유전률을 갖는다. 그 결과, 인접한 와이어 도체들간의 기생 용량이 증가하여 반도체 소자의 고성능에 악영향을 미친다.
그러므로, 본 발명의 목적은 오정렬에도 불구하고 접촉 면적이 저감되지 않는 비아 접속을 보장하는 반도체 구조물을 제조하는 방법을 제공하는 것이다.
본 발명의 또 다른 목적은 반도체 소자의 고속 동작을 달성하기 위해 와이어 도체에 저유전률을 보장하는 반도체 구조물을 제조하는 방법을 제공하는 것이다.
본 발명의 한 특징에 따르면, 도핑 영역을 갖는 기판을 제공하는 단계, 하부 절연층, 하부 에칭 스톱층, 상부 절연층 및 상부 에칭 스톱층을 포함하는 적층 구조물을 상기 기판 상에 순차적으로 형성하는 단계, 상기 상부 에칭 스톱층 및 상부 절연층을 통해 하부 에칭 스톱층에까지 연장되는 비아 홀을 상기 도핑 영역 상에 형성하는 단계, 트랜치 패턴을 갖는 포토레지스트층을 상기 상부 에칭 스톱층 상에 형성하는 단계, 상기 상부 에칭 스톱층 상에 상기 트랜치 패턴의 복사물을 형성하는 단계, 상기 포토레지스트층을 제거하는 단계, 와이어 트랜치를 형성하기 위해 상기 트랜치 패턴의 상기 복사물을 통해 상기 상부 절연층의 일부 및 상기 비아 홀을 상기 도핑 영역까지 연장시키기 위해 상기 하부 에칭 스톱층의 상기 제거된 부분을 통해 상기 하부 절연층의 일부를 동시에 제거하는 단계, 상기 와이어 트랜치를 통해 상기 상부 에칭 스톱층 및 상기 하부 에칭 스톱층의 일부를 동시에 제거하는 단계, 및 상기 비아 홀 및 상기 와이어 트랜치 내에 금속을 증착하는 단계를 포함하는 반도체 구조물 제조 방법이 제공된다.
본 발명의 제2 특징에 따르면, 도핑 영역을 갖는 기판을 제공하는 단계, 하부 에칭 스톱층, 하부 절연층, 중간 에칭 스톱층, 상부 절연층 및 상부 에칭 스톱층을 포함하는 적층 구조물을 상기 기판 상에 순차적으로 형성하는 단계, 상기 상부 에칭 스톱층 및 상부 절연층을 통해 상기 중간 에칭 스톱층에까지 연장되는 비아 홀을 상기 도핑 영역 상에 형성하는 단계, 트랜치 패턴을 갖는 포토레지스트층을 상기 상부 에칭 스톱층 상에 형성하는 단계, 상기 상부 에칭 스톱층 상에 상기 트랜치 패턴의 복사물을 형성하는 단계, 상기 포토레지스트층을 제거하는 단계, 와이어 트랜치를 형성하기 위해 상기 트랜치 패턴의 상기 복사물을 통해 상기 상부 절연층의 일부 및 상기 비아 홀을 상기 하부 에칭 스톱층에까지 연장시키기 위해 상기 중간 에칭 스톱층의 상기 제거된 부분을 통해 상기 하부 절연층의 일부를 동시에 제거하는 단계, 상기 와이어 트랜치를 통해 상기 상부 에칭 스톱층 및 상기 중간 에칭 스톱층의 일부, 및 상기 비아 홀을 통해 상기 하부 에칭 스톱층의 일부를 동시에 제거하는 단계, 및 상기 비아 홀 및 상기 와이어 트랜치 내에 금속을 증착하는 단계를 포함하는 반도체 구조물 제조 방법이 제공된다.
도 1 내지 9는 반도체 구조물을 제조하기 위해 본 발명에서 사용되는 처리 단계를 순차적으로 도시한 횡단면도.
〈도면의 주요 부분에 대한 부호의 설명〉
1 : 기판
2, 4, 6 : 에칭 스톱층
3, 5 : 절연층
7 : 포토레지스트층
10 : 도핑 영역
9 : 금속층
11 : 비아 홀
12 : 트랜치 패턴
13 : 와이어 트랜치
도 1은 본 발명의 반도체 구조물을 도시하고 있다, 본 발명의 반도체 구조물은 복수의 불순물-도핑 영역들이 형성되어 있는 소정의 도전형의 기판(1)을 포함한다. 도 1에는 그러한 도핑 영역들중 하나의 영역(10)이 도시되어 있다. 기판 상에는 실리콘 질화물(Si3N4)의 하부 에칭 스톱층(2)이 500 Å의 두께로 증착된다. 실리콘 질화물층(2) 상에는 12,000 Å의 두께의 보로포스포실리케이트 글래스 (BPSG;borophosphosilicate glass)층(3)이 하부 절연층으로서 제공된다. BPSG층(3)은 화학적 기계적 연마 기술을 이용하여 7,000 Å의 두께로 평탄화된다. 하부 절연층(3) 상에는 실리콘 질화물의 중간 에칭 스톱층(4)이 500 Å의 두께로 형성된다. 그 후, 표준 플라스마 CVD(chemical vapor deposition;화학 증기 증착) 기술이 사용되어 중간 에칭 스톱층(4) 상에 두꺼운 실리콘 이산화물(SiO2)층(5)이 형성되며, 이러한 층은 상부 절연층으로서 기능한다. 마지막으로, 실리콘 질화물의 상부 에칭 스톱층(6)이 중간 에칭 스톱층 및 하부 에칭 스톱층의 두께보다도 두껍게 증착된다. 통상적으로, 에칭 스톱층(6)은 1000 Å의 두께를 갖는다. 에칭 스톱층(2 및 4)보다 두꺼운 두께를 갖는 대신에, 상부 에칭 스톱층(6)은 다른 에칭 스톱층(2 및 4)보다 에칭에 대해 보다 잘 견딜 수 있는 재료로 형성될 수도 있다. 응용에 따라, 하부 에칭 스톱층(2)이 없어도 된다.
그 후, 도 2에 도시된 바와 같이, C4F8/Ar/O2의 혼합 가스를 사용하는 표준 포토리소그래피 및 이방성 건식 에칭 공정에 의해 비아 홀(11)이 도 1의 적층 구조물상에 형성된다. 이러한 비아 홀은 상부 에칭 스톱층(6), 상부 절연층(5) 및 중간 에칭 스톱층(4)을 통해 연장된다. 양호하게는, 비아 홀은 하부 절연층(3)까지 부분적으로 연장된다.
도 2의 적층 구조물 상에는, 도 3에 도시된 바와 같이 트랜치 패턴(12)을 갖는 포토레지스트층(7)이 층착된다. 이상적으로는, 트랜치 패턴(12)의 중심선은 비아 홀(11)의 중심축과 정렬된다. 그러나, 오정렬이 발생될 수 있으므로, 비아 홀(11)에 참조 번호 12A로 나타낸 바와 같은 레지스트 재료가 충진될 수도 있다.
그 후, 도 4에 도시된 바와 같이 트랜치 패턴(12)을 통해 외측에 노출된 상부 에칭 스톱층(6)의 일부를 이방성 건식 에칭하기 위한 마스크로서 포토레지스트층(7)이 사용된다. 이러한 건식 에칭 공정에서는, CHF3/O2의 혼합 가스가 사용된다.
그 후, 상부 에칭 스톱층(6) 상부의 트랜치 패턴(12)의 복사물(replica of the trench pattern)을 노출시켜 포토레지스트층(7)이 제거된다. 포토레지스트층(7)의 제거에 의해 비아 홀(11)로부터 레지스트 재료(12A)가 또한 제거된다. 오정렬에도 불구하고, 트랜치 패턴(12) 및 비아 홀(11)은 에지-에지 방식으로 정렬된다.
에칭 스톱층(6)에 의해 형성된 트랜치 패턴(12)의 복사물은, C4F8/CO/Ar/O2의 혼합 가스를 사용하는 이방성 건식 에칭 기술에 의해 상부 절연층(5)의 일부 및 하부 절연층(3)의 일부를 제거하기 위한 마스크로서 사용된다. 도 6에 도시된 바와 같이, 상부 절연층(5)의 에칭은 중간 에칭 스톱층(4)에서 종단된다. 동시에, 하부 절연층(3)의 에칭이 하부 에칭 스톱층(2)에서 종단된다. 그 결과, 중간 에칭 스톱층(4)의 노출부 상에 와이어 트랜치(13)가 형성되고, 비아 홀(11)은 하부 에칭 스톱층(2)에까지 또는 하부 에칭 스톱층(2)이 제공되지 않은 경우에는 도핑 영역(10)에까지 연장된다. 상부 에칭 스톱층(6) 역시 에칭 가스에 노출되기 때문에, 이러한 상부 에칭 스톱층(6)은 도 6에 도시된 바와 같이 다른 에칭 스톱층(2 및 4)과 동일한 두께로 에칭된다.
에칭 스톱층(6)이 다른 에칭 스톱층보다 더 에칭에 대해 견딜수 있는 경우, 이러한 에칭 스톱층(6)은 다른 에칭 스톱층(2 및 4)과 동일한 두께로 에칭되지 않을 수도 있다. 이 경우, 에칭 스톱층(6)의 두께는, 적층 구조물이 후속의 에칭 공정에 노출되는 경우 모든 에칭 스톱층이 그것의 전체 두께에까지 동시에 에칭되도록 다른 에칭 스톱층의 두께에 따라 결정된다.
하부 에칭 스톱층 및 중간 에칭 스톱층(2 및 4)이 층(3 및 5)의 에칭 동안에 에칭 가스에 노출되지 않기 때문에, 에칭 스톱층(2 및 4)에는 500 Å의 두께가 충분하리라고 고려된다. 이러한 이유로 인해, 에칭 스톱층(2 및 4)의 증착에 표준 저온 플라스마 CVD 기술이 효율적으로 사용될 수 있다.
그 후, 도 7에 도시된 바와 같이, 상부 에칭 스톱층(6), 와이어 트랜치(13)를 통해 노출되는 중간 에칭 스톱층(4)의 일부 및 비아 홀(11)을 통해 노출되는 하부 에칭 스톱층(2)의 일부를 제거하는 에칭 공정이 수행된다. 이러한 공정에는 CHF3/O2의 에칭 가스가 사용된다. 자연 산화물(spontaneous oxidation)에 의해 비아 홀(11) 내에 형성될 수도 있는 산화물 재료는 아르곤 이온 스퍼터링 기술을 사용하여 정화된다. 비아 홀(11)을 한정하는 중간 에칭 층(4)의 일부가 제거되고 하부에 배치된 절연층(3)이 노출되기 때문에, 와이어 트랜치(13)를 형성하는 재료들은 저 유전률을 갖는다. 그러므로, 반도체 소자의 인접한 와이어 도체들간의 용량이 감소되어 고속 동작에 유리해진다.
도 7의 적층 구조물 상에는, 도 8에 도시된 바와 같이 티타늄 질화물 또는 티타늄(TiN/Ti)과 같은 금속 물질로 이루어진 박막이 증착된다. 박막의 금속막(8)은, 도핑 영역(10)과 비아 홀 및 와이어 트랜치에 충진된 금속간의 밀접한 접촉부로 기능한다. 양호한 충진 금속은 텅스텐이며, 이러한 금속은 CVD 기술에 의해 박막 코팅 구조물 상에 성장되어 8,000 Å의 두께의 금속층(9)을 형성한다. 이러한 방식으로, 도핑 영역(10)과 와이어 트랜치(13) 내의 금속간의 비아 접속이 이루어진다.
그 후, 상부 절연층(5) 및 금속(9)의 표면이 도 9에 도시된 바와 같이 동일하게 평탄화되도록, 화학적-기계적 연마 기술을 사용하여 과다 충진된 금속층(9) 및 박막(8)을 제거하여 상부 절연층(5)을 노출시킨다.

Claims (12)

  1. 반도체 구조물을 제조하는 방법에 있어서,
    a) 도핑 영역(10)을 갖는 기판(1)을 제공하는 단계;
    b) 하부 절연층(3), 하부 에칭 스톱층(4), 상부 절연층(5) 및 상부 에칭 스톱층(6)을 포함하는 적층 구조물을 상기 기판 상에 순차적으로 형성하는 단계;
    c) 상기 상부 에칭 스톱층(6) 및 상부 절연층(5)을 통해 하부 에칭 스톱층(4)에까지 연장되는 비아 홀(11)을 상기 도핑 영역 상에 형성하는 단계;
    d) 트랜치 패턴(12)을 갖는 포토레지스트층(7)을 상기 상부 에칭 스톱층(6) 상에 형성하는 단계;
    e) 상기 상부 에칭 스톱층(6) 상에 상기 트랜치 패턴의 복사물을 형성하는 단계;
    f) 상기 포토레지스트층(7)을 제거하는 단계;
    g) 와이어 트랜치(13)를 형성하기 위해 상기 트랜치 패턴의 상기 복사물을 통해 상기 상부 절연층(5)의 일부를 제거하는 동시에, 상기 비아 홀을 상기 도핑 영역까지 연장시키기 위해 상기 하부 에칭 스톱층(4)의 상기 제거된 부분을 통해 상기 하부 절연층(3)의 일부를 제거하는 단계;
    h) 상기 와이어 트랜치(13)를 통해 상기 상부 에칭 스톱층(6) 및 상기 하부 에칭 스톱층(4)의 일부를 동시에 제거하는 단계; 및
    i) 상기 비아 홀 및 상기 와이어 트랜치 내에 금속(9)을 증착하는 단계
    를 포함하는 반도체 구조물 제조 방법.
  2. 제1항에 있어서, 상기 상부 에칭 스톱층(6)의 두께는 상기 하부 에칭 스톱층(4)의 두께보다 두꺼운, 반도체 구조물 제조 방법.
  3. 제1항에 있어서, 상기 상부 에칭 스톱층(6)은 상기 하부 에칭 스톱층(4)보다 에칭에 대해 보다 잘 견딜 수 있는, 반도체 구조물 제조 방법.
  4. 제1항에 있어서, 상기 (c) 단계는 상기 비아 홀이 상기 하부 절연층(3)에까지 부분적으로 연장되도록 상기 비아 홀을 형성하는 단계를 포함하는 반도체 구조물 제조 방법.
  5. 제1항에 있어서, 상기 (i) 단계는,
    상기 (h) 단계에서 얻어진 적층 구조물을 제1 금속의 박막(8)으로 코팅하는 단계;
    상기 코팅된 적층 구조물 상에 제2 금속 층(9)을 증착하는 단계; 및
    화학적 기계적적 연마 기술에 의해 상기 제2 금속 층(9)의 일부를 제거하여 상기 상부 절연층(5) 및 상기 와이어 트랜치 내에 증착된 금속의 표면을 동일하게 평탄화시키는 단계
    를 포함하는 반도체 구조물 제조 방법.
  6. 제5항에 있어서, 상기 제1 금속은 티타늄 또는 티타늄 질화물을 포함하며, 상기 제2 금속은 텅스텐을 포함하는 반도체 구조물 제조 방법.
  7. 반도체 구조물을 제조하는 방법에 있어서,
    a) 도핑 영역(10)을 갖는 기판(1)을 제공하는 단계;
    b) 하부 에칭 스톱층(2), 하부 절연층(3), 중간 에칭 스톱층(4), 상부 절연층(5) 및 상부 에칭 스톱층(6)을 포함하는 적층 구조물을 상기 기판 상에 순차적으로 형성하는 단계;
    c) 상기 상부 에칭 스톱층(6) 및 상부 절연층(5)을 통해 상기 중간 에칭 스톱층(4)에까지 연장되는 비아 홀(11)을 상기 도핑 영역 상에 형성하는 단계;
    d) 트랜치 패턴(12)을 갖는 포토레지스트층(7)을 상기 상부 에칭 스톱층(6) 상에 형성하는 단계;
    e) 상기 상부 에칭 스톱층(6) 상에 상기 트랜치 패턴의 복사물을 형성하는 단계;
    f) 상기 포토레지스트층(7)을 제거하는 단계;
    g) 와이어 트랜치(13)를 형성하기 위해 상기 트랜치 패턴의 상기 복사물을 통해 상기 상부 절연층(5)의 일부를 제거하는 동시에, 상기 비아 홀을 상기 하부 에칭 스톱층(2)에까지 연장시키기 위해 상기 중간 에칭 스톱층(4)의 상기 제거된 부분을 통해 상기 하부 절연층(3)의 일부를 제거하는 단계;
    h) 상기 와이어 트랜치(13)를 통해 상기 상부 에칭 스톱층(6) 및 상기 중간 에칭 스톱층(4)의 일부, 및 상기 비아 홀을 통해 상기 하부 에칭 스톱층(2)의 일부를 동시에 제거하는 단계; 및
    i) 상기 비아 홀 및 상기 와이어 트랜치 내에 금속(9)을 증착하는 단계
    를 포함하는 반도체 구조물 제조 방법.
  8. 제7항에 있어서, 상기 상부 에칭 스톱층(6)의 두께는 상기 하부 에칭 스톱층(4)의 두께보다 두꺼운, 반도체 구조물 제조 방법.
  9. 제7항에 있어서, 상기 상부 에칭 스톱층(6)은 상기 하부 및 중간 에칭 스톱층(2, 4)보다 에칭에 대해 보다 잘 견딜 수 있는, 반도체 구조물 제조 방법.
  10. 제7항에 있어서, 상기 (c) 단계는 상기 비아 홀이 상기 하부 절연층(3)에까지 부분적으로 연장되도록 상기 비아 홀을 형성하는 단계를 포함하는 반도체 구조물 제조 방법.
  11. 제7항에 있어서, 상기 (i) 단계는,
    상기 (h) 단계에서 얻어진 적층 구조물을 제1 금속의 박막(8)으로 코팅하는 단계;
    상기 코팅된 적층 구조물 상에 제2 금속 층(9)을 증착하는 단계; 및
    화학적 기계적적 연마 기술에 의해 제2 금속 층(9)의 일부를 제거하여 상기 상부 절연층(5) 및 상기 와이어 트랜치 내에 증착된 금속의 표면을 동일하게 평탄화시키는 단계
    를 포함하는 반도체 구조물 제조 방법.
  12. 제11항에 있어서, 상기 제1 금속은 티타늄 또는 티타늄 질화물을 포함하며, 상기 제2 금속은 텅스텐을 포함하는 반도체 구조물 제조 방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190013227A (ko) * 2017-08-01 2019-02-11 삼성전자주식회사 반도체 장치

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6524947B1 (en) * 2001-02-01 2003-02-25 Advanced Micro Devices, Inc. Slotted trench dual inlaid structure and method of forming thereof
JP4999234B2 (ja) * 2001-04-02 2012-08-15 ルネサスエレクトロニクス株式会社 フォトマスク及びそれを用いた半導体装置の製造方法
US6861347B2 (en) * 2001-05-17 2005-03-01 Samsung Electronics Co., Ltd. Method for forming metal wiring layer of semiconductor device
JP3780189B2 (ja) * 2001-09-25 2006-05-31 富士通株式会社 半導体装置の製造方法及び半導体装置
KR100532446B1 (ko) * 2003-07-10 2005-11-30 삼성전자주식회사 반도체 소자의 금속배선층 형성방법
JP3762732B2 (ja) * 2002-09-27 2006-04-05 三洋電機株式会社 半導体装置の製造方法
KR100487948B1 (ko) * 2003-03-06 2005-05-06 삼성전자주식회사 이중 다마신 기술을 사용하여 비아콘택 구조체를 형성하는방법
CN101593691B (zh) * 2008-05-26 2011-11-30 中芯国际集成电路制造(北京)有限公司 沟槽的刻蚀方法
CN102738063B (zh) * 2011-04-07 2015-01-21 上海微电子装备有限公司 一种线路互联结构制法
JP2020035977A (ja) 2018-08-31 2020-03-05 キオクシア株式会社 半導体記憶装置
US11164777B2 (en) 2020-01-15 2021-11-02 International Business Machines Corporation Top via with damascene line and via

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4789648A (en) * 1985-10-28 1988-12-06 International Business Machines Corporation Method for producing coplanar multi-level metal/insulator films on a substrate and for forming patterned conductive lines simultaneously with stud vias
US5635423A (en) * 1994-10-11 1997-06-03 Advanced Micro Devices, Inc. Simplified dual damascene process for multi-level metallization and interconnection structure
JPH09153545A (ja) * 1995-09-29 1997-06-10 Toshiba Corp 半導体装置及びその製造方法
US5741626A (en) * 1996-04-15 1998-04-21 Motorola, Inc. Method for forming a dielectric tantalum nitride layer as an anti-reflective coating (ARC)
JP2809200B2 (ja) * 1996-06-03 1998-10-08 日本電気株式会社 半導体装置の製造方法
US5818110A (en) * 1996-11-22 1998-10-06 International Business Machines Corporation Integrated circuit chip wiring structure with crossover capability and method of manufacturing the same
US5801094A (en) * 1997-02-28 1998-09-01 United Microelectronics Corporation Dual damascene process
US6143646A (en) * 1997-06-03 2000-11-07 Motorola Inc. Dual in-laid integrated circuit structure with selectively positioned low-K dielectric isolation and method of formation
US6025259A (en) * 1998-07-02 2000-02-15 Advanced Micro Devices, Inc. Dual damascene process using high selectivity boundary layers
TW374948B (en) * 1998-07-28 1999-11-21 United Microelectronics Corp Method of prevention of poisoning trenches in dual damascene process structures and dielectric layer windows
US6071809A (en) * 1998-09-25 2000-06-06 Rockwell Semiconductor Systems, Inc. Methods for forming high-performing dual-damascene interconnect structures
US6093632A (en) * 1998-12-07 2000-07-25 Industrial Technology Research Institute Modified dual damascene process
US6083822A (en) * 1999-08-12 2000-07-04 Industrial Technology Research Institute Fabrication process for copper structures

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190013227A (ko) * 2017-08-01 2019-02-11 삼성전자주식회사 반도체 장치

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