KR20190013227A - 반도체 장치 - Google Patents

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Abstract

본 발명의 일 실시예는, 제1 도전성 요소와, 제1 도전성 요소 상에 순차적으로 배치된 제1 절연층 및 제2 절연층과, 상기 제1 및 제2 절연층을 관통하며, 상기 제1 도전성 요소에 연결된 도전성 비아와, 상기 제2 절연층에서 상기 도전성 비아의 일 측면으로부터 상기 제1 절연층의 상면을 따라 연장된 비아 확장부와, 상기 제2 절연층 상에 배치되며 상기 비아 확장부에 연결된 제2 도전성 요소를 포함하는 반도체 장치를 제공한다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치에 관한 것이다.
로직 회로 및 메모리와 같은 다양한 반도체 장치에는, BEOL(Back End Of Line)의 도전성 라인이나 소스 및 드레인과 같은 활성 영역에 접속된 콘택 플러그와 같이 다른 레벨에 위치한 다양한 도전성 요소 간을 수직 방향인 상호 연결 구조가 사용될 수 있다.
최근에, 반도체 소자의 고집적화에 따라, 선폭 및/또는 피치가 감소하거나 경로가 복잡해지면서 이러한 상호 연결 구조에 의해 인접한 구성 요소의 원하지 않는 쇼트가 발생하거나, 상호 연결 면적(또는 콘택 면적)을 충분히 확보하지 못하여 콘택 저항이 증가할 수 있다.
본 발명의 기술적 사상이 해결하고자 하는 과제들 중 하나는, 인접한 다른 구성 요소의 설계 조건 변경 없이 충분한 상호 연결 면적을 보장할 수 있는 새로운 상호 연결 구조를 갖는 반도체 장치를 제공하는데 있다.
본 발명의 일 실시예는, 제1 도전성 요소와, 제1 도전성 요소 상에 순차적으로 배치된 제1 절연층 및 제2 절연층과, 상기 제1 및 제2 절연층을 관통하며, 상기 제1 도전성 요소에 연결된 도전성 비아와, 상기 제2 절연층에서 상기 도전성 비아의 일 측면으로부터 상기 제1 절연층의 상면을 따라 연장된 비아 확장부와, 상기 제2 절연층 상에 배치되며 상기 비아 확장부에 연결된 제2 도전성 요소를 포함하는 반도체 장치를 제공한다.
본 발명의 일 실시예는, 제1 도전성 요소와, 제1 도전성 요소 상에 배치된 제1 절연층과, 상기 제1 절연층에 배치되며 상기 제1 도전성 요소에 연결된 제1 서브 비아와, 상기 제1 절연층 상에 배치된 제2 절연층과, 상기 제1 및 제2 절연층 사이에 배치된 에칭 스톱층과, 상기 제2 절연층에 배치되며 상기 제1 서브 비아의 상면에 연결되고 상기 에칭 스톱층의 상면을 따라 확장된 부분을 갖는 제2 서브 비아와, 상기 제2 절연층 상에 배치되며, 상기 제2 서브 비아에 연결된 제2 도전성 요소를 포함하는 반도체 장치를 제공한다.
본 발명의 일 실시예는, 활성 영역을 정의하는 소자 분리 영역을 갖는 기판과, 상기 활성 영역 상에 배치된 층간 절연층과, 상기 층간 절연층에 배치되며 상기 활성 영역에 연결된 콘택 플러그와, 상기 층간 절연층 상에 순차적으로 배치된 제1 절연층 및 제2 절연층과, 상기 제1 및 제2 절연층 사이에 배치된 에칭 스톱층과, 상기 제1 및 제2 절연층을 관통하며 상기 콘택 플러그에 연결된 도전성 비아와, 상기 제2 절연층에서 상기 도전성 비아의 일 측면으로부터 상기 에칭 스톱층을 따라 연장된 비아 확장부와, 상기 제2 절연층 상에 배치되며, 상기 제2 서브 비아에 연결되는 도전성 라인을 포함하는 반도체 장치를 제공한다.
수직 상호 연결 구조를 구현함에 있어서, 비아의 하부 폭의 증가 없이도 비아의 상면과 도전성 요소(예, 메탈 라인)의 오버랩 영역을 충분히 확보할 수 있다. 콘택 저항을 낮출 뿐만 아니라, 인접한 다른 구성 요소와 쇼트 발생을 저감시킬 수 있다.
도1은 본 발명의 기술적 사상에 의한 일 실시예들 따른 반도체 장치의 주요 구성을 도시한 평면도이다.
도2는 도1에 도시된 반도체 장치의 Ⅰ-Ⅰ'선의 단면도이다.
도3 및 도4는 본 발명의 기술적 사상에 의한 다양한 실시예들에 따른 반도체 장치의 단면도이다.
도5a 내지 도5f는 도3에 도시된 반도체 장치의 제조방법을 설명하기 위한 단면도들이다.
도6a 내지 도6d는 도4에 도시된 반도체 장치의 제조방법을 설명하기 위한 단면도들이다.
도7은 도5f에 도시된 반도체 장치의 Ⅱ-Ⅱ'선의 단면도이다.
도8은 도6d에 도시된 반도체 장치의 Ⅱ-Ⅱ'선의 단면도이다.
도9a 및 도9b는 각각 본 발명의 기술적 사상에 의한 다양한 실시예들에 따른 반도체 장치의 제조방법에서 비아 확장부 형성과정을 나타내는 평면도이다.
도10a 및 도10b는 각각 도9a 및 도9b로부터 형성된 비아 구조체의 개략 사시도이다.
도11은 본 발명의 기술적 사상에 의한 실시예들 따른 반도체 장치의 주요 구성을 도시한 평면 레이아웃 다이어그램이다.
도12은 도1에 도시된 반도체 장치의 Ⅲ-Ⅲ'선의 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 구체적인 실시예를 상세히 설명하기로 한다.
도1은 본 발명의 기술적 사상에 의한 일 실시예들 따른 반도체 장치의 주요 구성을 도시한 평면도이며, 도2는 도1에 도시된 반도체 장치의 Ⅰ-Ⅰ'선의 단면도이다.
도1 및 도2를 참조하면, 본 실시예에 따른 반도체 장치(10)는, 서로 다른 레벨에 위치한 제1 도전성 요소(75) 및 제2 도전성 요소(95)와, 상기 제1 및 제2 도전성 요소(75,95)를 연결하는 비아 구조체(80)를 포함한다.
상기 제1 도전성 요소(75)는 상기 반도체 장치의 일 구성 요소로서, 예를 들어 활성 영역(예, 소스 또는 드레인 영역)에 연결된 콘택 플러그 또는 일 방향으로 연장된 도전성 라인(예, 메탈 라인)일 수 있다. 상기 제2 도전성 요소(95)는 BEOL(Back End Of Line)의 메탈 라인과 같은 도전성 라인일 수 있다.
도2에 도시된 바와 같이, 상기 반도체 장치(10)는 제1 및 제2 도전성 요소(75,95)가 위치한 하부 및 상부 절연층(51,62)과, 상기 하부 및 하부 절연층(51,62) 사이에 배치된 제1 및 제2 절연층(61a,61b)을 포함한다.
예를 들어, 하부 절연층(51)은 TEOS(Tetra Ethyl Ortho Silicate), USG(Undoped Silicate Glass), PSG(PhosphoSilicate Glass), BSG(Borosilicate Glass), BPSG(BoroPhosphoSilicate Glass), FSG(Fluoride Silicate Glass), SOG(Spin On Glass), TOSZ(Tonen SilaZene) 또는 그 조합일 수 있다. 제1 및 제2 절연층(61a,61b)은 저유전체층일 수 있다. 예를 들어, 상기 제1 및 제2 절연층(61a,61b)은 SiOC 막, SiCOH 막 또는 이들의 조합일 수 있다. 상기 상부 절연층(51)도 이와 유사한 저유전체층일 수 있다.
본 실시예에 채용된 비아 구조체(80)는 상기 제1 절연층(61a) 및 제2 절연층(61b)에 배치된다. 도2에 도시된 바와 같이, 상기 비아 구조체(80)는 상기 제1 및 제2 절연층(61a,61b)을 관통하며 상기 제1 도전성 요소(75)에 연결된 도전성 비아(85)와, 상기 제2 절연층(61b)에 위치하며 상기 도전성 비아(85)의 일 측면으로부터 연장된 비아 확장부(E)를 포함한다.
도1에 도시된 바와 같이, 상기 제2 도전성 요소(95)는 상기 도전성 비아(85)를 기준으로 하여 특정 방향에 위치하거나 특정 방향으로부터 연장된 형태를 가질 수 있다. 상기 비아 확장부(E)는 상기 제2 도전성 요소(95)에 인접하도록 그 방향을 향하는 도전성 비아(85)의 측면으로부터 연장된다.
상기 비아 확장부(E)는 상기 제1 절연층(61a)의 상면을 따라 연장되며 상기 도전성 비아(85)의 상면과 연결된 상면을 제공할 수 있다. 상기 비아 구조체(80)는 상기 도전성 비아(85)의 상면과 상기 비아 확장부(E)의 상면이 결합된 상면을 가지므로, 하면의 크기를 그대로 유지하면서 콘택 가능한 면적(즉, 상면 면적)이 확장될 수 있다.
상부 절연층(62)에 배치된 제2 도전성 요소(95)는 상기 비아 확장부(E)에 연결될 수 있다. 본 실시예에서, 상기 제2 도전성 요소(95)는 상기 비아 확장부(E)의 상면을 지나 상기 도전성 비아(85)의 상면으로 연장될 수 있다.
이와 같이, 상기 비아 구조체(80)와 상기 제2 도전성 요소(95)의 상호 연결 면적은 상기 비아 확장부(E)을 부가함으로써 크게 증가할 수 있으며, 그 결과 콘택 저항을 감소시킬 수 있다.
또한, 본 실시예에서는, 제2 도전성 요소(95)에 인접한 방향으로 연장된 비아 확장부(E)에 의해 충분한 콘택 면적이 확보되므로, 제2 도전성 요소(95)를 비아 구조체(80)(또는 도전성 비아(85))를 지나도록 길게 연장시키지 않을 수 있다. 도1 및 2에 도시된 바와 같이, 상기 제2 도전성 요소(95)의 팁(T)을 비아 구조체(80)(또는 도전성 비아(85)) 내에 위치하도록 구성할 수 있다. 따라서, 선폭 및/또는 피치 혹은 경로의 변경 없이도, 제2 도전성 요소(95)와 인접한 구성 요소의 원하지 않는 쇼트 발생 가능성을 저감시킬 수 있다.
도3 및 도4는 본 발명의 다양한 실시예로서, 에칭 스톱층을 채용한 반도체 장치를 나타내는 단면도이다. 비아 확장부는 제1 및 제2 절연층 사이에 배치된 에칭 스톱층을 이용하여 형성될 수 있다.
우선, 도3을 참조하면, 본 실시예에 따른 반도체 장치(10A)는, 서로 다른 레벨에 위치한 제1 도전성 요소(75) 및 제2 도전성 요소(95)와, 상기 제1 및 제2 도전성 요소(75,95)를 연결하는 비아 구조체(80')를 포함한다. 본 실시예에 따른 반도체 장치(10A)는 비아 구조체(80')를 제외하고 앞선 실시예(도2)와 유사한 구조로 이해할 수 있으며, 앞선 실시예에서의 설명은 반대되거나 다른 설명이 없는 한, 본 실시예에 대한 설명과 결합될 수 있다.
도3에 도시된 바와 같이, 상기 반도체 장치(10A)는 하부 절연층(51)과 제1 절연층(61a) 사이에 배치된 제1 에칭 스톱층(55)과, 제1 및 제2 절연층(61a,61b) 사이에 배치된 제2 에칭 스톱층(65)과, 제2 절연층(61b)과 상부 절연층(62) 사이에 배치된 제3 에칭 스톱층(67)을 포함한다.
상기 제1 에칭 스톱층(55)은 에칭 저지 역할뿐만 아니라, 비아 구조체 및 메탈 배선을 구성하는 금속(예, Cu 또는 W) 성분, 또는 비아 구조체 및 메탈 배선을 형성하는 공정에서 사용되는 공정 가스 성분이 하부로 확산되는 것을 방지할 수 있다. 상기 제1 에칭 스톱층(55)은 실리콘 질화물로 형성될 수 있으나, 이에 한정되지 않으며, 예를 들어 알루미늄 질화물(AlN)이 사용될 수 있다. 상기 제2 및 제3 에칭 스톱층(65,67)은 실리콘 질화물(SiNx) 또는 알루미늄 질화물일 수 있다. 필요에 따라, 상기 제3 에칭 스톱층(67)은 생략할 수 있다.
본 실시예에 채용된 비아 구조체(80')는 앞선 실시예와 유사하게, 제1 및 제2 절연층(61a,61b)을 관통하는 도전성 비아와, 그로부터 연장되어 제2 절연층(61b)에 위치한 비아 확장부 또는 확장된 부분(E')로 구분하여 설명될 수 있으나, 도3에 도시된 바와 같이, 제1 절연층(61a)에 위치한 제1 서브 비아(80A)와, 제2 절연층(61b)에 위치한 제2 서브 비아(80B)로 구분하여 설명될 수도 있다.
상기 제2 서브 비아(80B)는 상기 제1 서브 비아(80A)의 상면에 연결되며, 상기 제2 에칭 스톱층(65)의 상면을 따라 연장된 확장된 부분(E')을 갖는다. 상기 제2 에칭 스톱층(65)은 상기 확장된 부분(E')의 하면의 위치를 정의할 수 있다. 상기 확장된 부분(E')은 제2 도전성 요소(95)가 위치한(또는 연장되는) 방향을 향해 형성될 수 있다.
본 실시예에서, 상기 제2 서브 비아(80B)의 상면은 상기 확장된 부분(E')의 상면과 실질적으로 평탄한 공면일 수 있다. 상기 확장된 부분(E')에 의해 제2 서브 비아(80B)는 제1 서브 비아(80A)의 상면보다 넓어진 상면(즉, 콘택 면적)을 제공할 수 있다.
확장된 부분(E')을 갖는 제2 서브 비아(80B)는 제1 서브 비아(80A)와 함께 일체화된 구조체를 갖는다. 본 명세서에서 사용되는 '일체화된 구조체(integrated structure)'는 동일한 물질로 구성된 단일한 구조체를 의미하며, 예를 들어, 단일한 충전 공정에 의해 형성된 구조체일 수 있다.
이와 같이, 상기 일체화된 구조체인 비아 구조체(80)의 측면과 하면들은 하나의 도전성 배리어(82)에 의해 둘러싸일 수 있다. 이는 제1 서브 비아(80A)와 확장된 부분(E')을 갖는 제2 서브 비아(80B)가 단일한 충전 공정을 의해 형성되었다는 것으로 보여준다. 예를 들어, 상기 도전성 배리어(82)는 TiN, TaN 또는 WN 등과 같은 금속 질화물을 포함할 수 있다.
상부 절연층(62)에서 배치된 제2 도전성 요소(95)는 제2 서브 비아(80B)와 연결되며, 확장된 부분(E')을 접속될 수 있다. 상기 제2 도전성 요소(95)의 하면 및 측면에는 별도의 도전성 배리어(92)가 배치될 수 있다. 상기 제2 도전성 요소(95)의 팁(T)은 상기 제2 서브 비아(80B)의 상면 내에 위치할 수 있다. 이와 같이 상기 제2 서브 비아(80B)의 상면을 지나지 않도록 구성하여도, 확장된 부분(E1)에 의해 상기 제2 도전성 요소(95)와 상기 제2 서브 비아(80B)는 충분한 접속 면적을 가질 수 있다.
도4를 참조하면, 본 실시예에 따른 반도체 장치(10A)는, 비아 구조체(80")를 제외하고 도3에 도시된 실시예와 유사한 구조로 이해할 수 있으며, 앞선 실시예에서의 설명은 반대되거나 다른 설명이 없는 한, 본 실시예에 대한 설명과 결합될 수 있다.
상기 비아 구조체(80")는, 제1 및 제2 절연층(61a,61b)을 관통하는 도전성 비아(85')와, 상기 도전성 비아(85')의 일 측면으로부터 연장되어 제2 절연층(61b)에 위치한 비아 확장부(E")로 구분하여 설명될 수 있다.
본 실시예에 따른 반도체 장치(10B)는 상기 도전성 비아(85')의 하면 및 측면을 둘러싸는 제1 도전성 배리어(82')와, 상기 비아 확장부(E")의 하면 및 측면을 둘러싸는 제2 도전성 배리어(92')를 포함할 수 있다. 상기 비아 확장부(E")는 상기 제2 도전성 요소(95)에 인접하도록 상기 제2 도전성 요소(95)를 향하는 도전성 비아(85')의 측면으로부터 연장된다. 상기 비아 확장부(E")는 앞선 실시예와 유사하게, 제2 에칭 스톱층(65)의 상면을 따라 형성될 수 있다. 상기 비아 구조체(80")는 상기 도전성 비아(85')의 상면과 상기 비아 확장부(E")의 상면이 결합되어 확장된 상면을 가질 수 있다.
본 실시예에서, 상기 비아 확장부(E")와 상기 제2 도전성 요소(95)는 일체화된 구조체를 이룰 수 있다. 상기 제2 도전성 배리어(92')는 상기 제2 도전성 요소(95)의 측면과 상기 제2 절연층(61b)에 위치한 상기 제2 도전성 요소(95)의 하면을 따라 연장될 수 있다. 이러한 일체화된 구조체에서, 상기 제2 도전성 요소(95)는 상기 비아 확장부(E")의 상면에 접하도록 형성될 수 있다.
본 실시예에서, 상기 도전성 비아(85')와 상기 비아 확장부(E")는 제2 도전성 배리어(92')에 의해 구분될 수 있다. 도4에 도시된 바와 같이, 상기 제2 도전성 배리어(92')의 일부는 상기 도전성 비아(85')와 상기 비아 확장부(E")의 계면에 위치할 수 있다. 상기 도전성 비아(85')와 상기 비아 확장부(E")의 계면(IS)은 상부를 향해 경사진 면으로 이루어질 수 있다. 예를 들어, 상기 계면(IS)은 에칭에 의해 얻어진 불균일한 면일 수 있다(도7c 참조).
이와 같이, 본 실시예에서는, 상기 비아 구조체(80")와 상기 제2 도전성 요소(95)의 콘택 면적은 제2 도전성 요소(95)를 향해 연장된 비아 확장부(E")에 의해 충분히 확보될 수 있다.
본 실시예에 대한 상술된 설명에서, 상기 비아 구조체(80")는 도전성 비아(85')와 비아 확장부(E")로 구분하여 설명하였으나, 도3에서 설명된 바와 같이, 상기 비아 구조체(80")도 역시 제1 절연층(61a)에 위치한 부분(즉, 제1 서브 비아)와, 제2 절연층(61b)에 위치한 부분(즉, 제2 서브 비아)로 구분되어 설명할 수 있다. 이 경우에, 제2 서브 비아가 제2 도전성 요소(95)와의 콘택 면적이 증가하도록 확장된 부분(E")을 갖는 것으로 이해될 수 있을 수 있다.
이하, 도3 및 도4에 도시된 반도체 장치의 제조방법을 설명한다. 상기 반도체 장치의 제조방법을 설명하는 과정에서 반도체 장치의 구조적인 특징이 더욱 명확하게 이해될 수 있을 것이다.
도5a 내지 도5f는 도3에 도시된 반도체 장치의 제조방법을 설명하기 위한 단면도들이며,
도5a을 참조하면, 제1 도전성 요소(75)가 위치한 하부 절연층(51) 상에 제1 및 제2 절연층(61a,61b)을 순차적으로 형성한다. 추가적으로, 하부 절연층(51)과 제1 절연층(61a) 사이와 제1 및 제2 절연층(61a,61b) 사이에는 각각 제1 에칭 스톱층(55)과 제2 에칭 스톱층(65)이 형성될 수 있다.
상기 제1 도전성 요소(75)는 콘택 플러그 또는 도전성 라인일 수 있다. 상기 하부 절연층(51)은 예를 들어 TEOS, USG, PSG, BSG, BPSG, FSG, SOG, TOSZ 또는 그 조합일 수 있다. 상기 제1 및 제2 절연층은 저유전체층일 수 있으며, 예를 들어, SiOC 막, SiCOH 막 또는 이들의 조합일 수 있다. 또한, 상기 제1 및 제2 에칭 스톱층(55,65) 중 적어도 하나는 실리콘 질화물(SiNx) 또는 알루미늄 질화물(AlN)일 수 있다. 이러한 층들은 화학기상증착(CVD) 또는 스핀 코팅을 이용하여 형성될 수 있다.
이어, 도5b에 도시된 바와 같이, 제1 및 제2 절연층(61a,61b)을 관통하는 바아홀(V0)을 형성할 수 있다.
상기 비아홀(V0)은 제1 도전성 요소(75)의 콘택 영역를 정의하도록 형성될 수 있다. 도5b에 도시된 바와 같이, 제2 절연층(61b) 상에 비아홀(V1)의 영역을 정의하는 제1 개구(O1)를 갖는 제1 마스크(MS1)를 형성하고 상기 제1 마스크(MS1)를 이용한 선택적 에칭 공정을 적용함으로써, 원하는 비아홀(V0)을 형성할 수 있다.
다음으로, 상기 제2 절연층(61b)에 비아홀(V0)에 연결된 트렌치(VE)를 형성하기 위한 공정이 수행될 수 있다.
우선, 도5c에 도시된 바와 같이, 앞서 형성된 비아홀(V0) 내에 충전부(69)를 형성하고, 트렌치(VE)를 정의하는 제2 개구(O2)를 갖는 제2 마스크(MS2)을 형성한다. 상기 충전부(69)는 SOH와 같은 물질을 증착한 후에 화학 기계적 연마(Chemical Mechanical Polishing)와 같은 평탄화 공정 또는 에치백(etch-back)을 통해 형성될 수 있다.
이어, 제2 마스크(MS2)를 이용한 선택적 에칭 공정 후에 충전부(69)를 제거함으로써, 도5d에 도시된 바와 같이, 트렌치(VE)에 연결된 비아홀(V0)을 형성할 수 있다. 본 에칭 공정은 도5b에 사용된 에칭 공정과 달리, 제2 에칭 스톱층(65)을 이용하여 제2 절연층(61b) 부분을 선택적으로 제거함으로써 트렌치(VE)의 형성영역을 실질적으로 제2 절연층(61b)으로 한정할 수 있다.
일반적으로, 콘택 면적 증가를 위해서 비아를 확장시키고자 하는 영역은 그 하부에는 원하는 콘택 영역이 아니라 다른 구성요소(예, 게이트 구조체)가 위치할 수 있다. 따라서, 비아 확장을 위한 트렌치(VE) 형성과정에서 다른 구성요소의 손상이나 쇼트 불량이 야기될 수 있다. 이러한 불량을 안정적으로 방지하기 위해서 제2 에칭 스톱층(65)가 활용될 수 있다. 구체적으로, 도5d에 도시된 바와 같이, 트렌치(VE)를 제2 에칭 스톱층(65)의 상면을 따라 형성할 수 있다. 물론, 본 에칭 과정에서 얇은 제2 에칭 스톱층(65)이 부분적으로 제거될 수 있으며, 이 경우에 트렌치(VE)는 제1 절연층(61a)의 상면을 따라 형성되는 것으로 보일 수 있다.
다음으로, 도5e에 도시된 바와 같이, 비아홀(V0)과 그와 연결된 트렌치(VE)에 금속을 충전하여 비아 구조체(80)를 형성할 수 있다.
본 공정은 금속 충전 전에 비아홀(V0) 및 트렌치(VE)의 표면에 도전성 배리어(82)를 형성하는 공정을 포함할 수 있다. TiN, TaN 또는 WN 등과 같은 금속 질화물을 이용하여 도전성 배리어(82)를 형성하고, 비아홀(V0)과 트렌치(VE)가 충전되도록 Cu 또는 W과 같은 금속을 증착한 후에, 화학 기계적 연마(CMP)와 같은 평탄화 공정을 이용하여 비아홀(V0)과 트렌치(VE) 외부의 제2 절연층(61b)의 상면에 위치한 증착물을 제거함으로써 본 공정이 구현될 수 있다. 본 실시예에 따른 비아 구조체(80)의 표면은 상기 제2 절연층(61b)의 상면과 평탄한 공면을 가질 수 있다.
이와 같이, 비아홀(V0)과 트렌치(VE)는 단일 공정을 통해 충전되므로, 비아 구조체(80)는 하나의 구조체(일체화된 구조체)를 이룰 수 있다. 이러한 일체화된 구조체는 앞서 설명된 바와 같이, 제1 절연층(61a)에 위치한 제1 서브 비아(80A)와, 제2 절연층(61b)에 위치한 제2 서브 비아(80B)로 구분될 수 있으며, 상기 제2 서브 비아(80B)는 제2 도전성 요소(도5f의 95)와의 콘택 면적을 증가시키기 위한 확장된 부분(E')을 갖는다.
이어, 도5f에 도시된 바와 같이, 상기 비아 구조체(80)에 연결된 제2 도전성 요소(95)를 형성할 수 있다.
본 공정은 제2 절연층(61b) 상에 제3 에칭 스톱층(67)과 상부 절연(62)층을 순차적으로 형성하고, 상부 절연층(62)을 패터닝하여 원하는 제2 도전성 요소(95)를 형성할 수 있다. 제2 도전성 요소(95)를 형성하기 전에, 도전성 배리어(92)를 추가 형성할 수 있다.
상기 제2 도전성 요소(95)는 비아 구조체(80)의 확장된 부분(E')과 접촉하도록 형성된다. 상기 확장된 부분(E')은 제2 도전성 요소(95)가 연장되는 방향에 위치하므로, 상기 제2 도전성 요소(95)와 상기 비아 구조체(80)의 콘택 면적을 증가시킬 수 있다. 이러한 제2 도전성 요소(95)는 BEOL의 메탈 라인일 수 있으며, Cu 또는 W과 같은 금속으로 형성될 수 있다.
도6a 내지 도6d는 도4에 도시된 반도체 장치의 제조방법을 설명하기 위한 단면도들이다.
도6a를 참조하면, 제1 및 제2 절연층을 관통하면서 제1 도전성 요소에 연결된 도전성 비아가 도시되어 있다.
상기 도전성 비아(85)는 앞선 실시예에 따른 절연층 형성 공정 및 비아홀 형성 공정(도5a 및 도5b) 후에, 비아홀(V0)에 대한 금속 충전 공정을 적용한 후에 화학 기계적 연마(CMP)와 같은 평탄화 공정으로 통해 얻어진 구조로 이해할 수 있다. 금속 충전 공정 전에, 제1 도전성 배리어(82')를 형성할 수 있다. 상기 제1 도전성 배리어(82')는 도전성 비아(85)의 측면과 하면을 둘러싸도록 제공될 수 있다.
이어, 도6b에 도시된 바와 같이, 제2 절연층(61b) 상에 제3 에칭 스톱층(67)과 상부 절연(62)층을 순차적으로 형성한다.
다음으로, 도6c에 도시된 바와 같이, 듀얼 다마신(dual damascene)공정을 이용하여 비아 확장부를 위한 제1 트렌치(VE)와 제2 도전성 라인을 위한 제2 트렌치(MO)를 형성할 수 있다.
본 공정은, 먼저 상부 절연층(62)과 제2 절연층(61a)을 관통하도록 제1 트렌치(VE)를 포함하는 영역을 형성하고, 이어 제2 트렌치(VE)를 형성하는 과정으로 수행될 수 있으나, 이에 한정되지 않으며 반대의 순서로 수행될 수 있다.
상기 제1 트렌치(VE)를 형성하는 과정에서 미리 형성되어 있던 도전성 비아(85)의 일부 영역이 제거될 수 있다. 도전성 비아(85)의 제거된 표면은 상부를 향해 다소 경사진 표면(D)을 가질 수 있다. 일 예에서, 상기 경사진 표면(D)은 에칭 과정에서 얻어지므로, 불균일한 표면이 될 수 있다. 한편, 본 공정에서, 제1 트렌치(VE)와 제2 트렌치(MO)의 계면에서, 두 트렌치의 일 방향에 따른 폭이 실질적으로 동일할 수 있다. 이에 대해서는 도8을 참조하여 후술하기로 한다.
이어, 도6d에 도시된 바와 같이, 제1 트렌치(VE)와 제2 트렌치(MO)를 금속 충전하여 비아 확장부(E")와 제2 도전성 요소(95)를 함께 형성할 수 있다.
본 금속 충전 전에 제1 트렌치(VE)와 제2 트렌치(MO)의 표면에 제2 도전성 배리어(92')를 형성하는 공정을 포함할 수 있다. TiN, TaN 또는 WN 등과 같은 금속 질화물을 이용하여 도전성 배리어(82)를 형성할 수 있다.
이어, 제1 트렌치(VE)와 제2 트렌치(MO)가 충전되도록 Cu 또는 W과 같은 금속을 증착한 후에, CMP와 같은 평탄화 공정을 이용하여 제2 트렌치(MO) 외부의 상부 절연층(62)의 상면에 위치한 증착물을 제거함으로써 본 공정이 구현될 수 있다.
본 충전 공정은 단일한 공정으로 수행되므로, 상기 제2 도전성 요소(95)는 비아 구조체(80")의 확장된 부분(E")과 일체로 형성될 수 있다. 비아 확장부(E")와 제2 도전성 요소(95)는 하나의 구조체(일체화된 구조체)를 이룰 수 있다.
또한, 상기 제2 도전성 배리어(92')는 상기 도전성 비아(85')와 상기 비아 확장부(E")의 계면(BS)을 따라 연장될 수 있다. 즉, 본 실시예에서, 상기 제2 도전성 배리어(92')의 일부는 상기 도전성 비아(85')와 상기 비아 확장부(E") 사이에 존재할 수 있다.
본 실시예에서는, 비아 확장부(E")의 상면은 제1 트렌치(VE)의 상면 면적에 의해 결정되며, 제1 트렌치(VE)의 상면 면적이 비아 구조체(80")와 제2 도전성 요소(95)의 콘택 면적을 정의한다.
도7은 도5f에 도시된 반도체 장치의 Ⅱ-Ⅱ'선의 단면도이며, 도8은 도6d에 도시된 반도체 장치의 Ⅱ-Ⅱ'선의 단면도이다.
앞서 설명한 바와 같이, 도6c의 트렌치 형성 공정에서, 듀얼 다마신 공정의 조건에 따라 제1 트렌치(VE)와 제2 트렌치(MO)의 계면에서 두 트렌치의 일 방향에 따른 폭이 실질적으로 동일할 수 있다.
그 결과, 도8에 도시된 바와 같이, 상기 비아 확장부(E")와 상기 제2 도전성 요소(95)의 계면에서, 상기 비아 확장부(E")의 폭은 상기 제2 도전성 요소(95)의 폭과 실질적으로 동일할 수 있다. 반면에, 도7에 도시된 바와 같이, 앞선 실시예에서, 상기 제2 도전성 비아(95)는 비아 구조체(80')의 확장된 부분(E)와 다른 공정을 통해서 형성되며, 그 결과, 계면에서도 서로 다른 폭을 갖는다.
물론, 트렌치 형성 공정 중에 사용되는 마스크 등의 설계에 따라, 이러한 특징은 차이가 있을 수 있다. 다만, 도6a 내지 도6d에 도시된 공정과 같이, 제2 도전성 요소(95)와 비아 확장부(E")는 듀얼 다마신 공정으로 함께 형성할 경우에는 적어도 일 방향에 따른 계면에서의 폭을 서로 동일할 수 있다.
도9a 및 도9b는 각각 본 발명의 다양한 실시예들에 따른 반도체 장치의 제조방법 중 비아 확장부 형성과정을 나타내는 평면도이다. 도9a 및 도9b에 도시된 비아 확장부 형성공정은 도5c에 도시된 공정을 상부에 본 도면으로 이해될 수 있다.
도9a 및 도9b에는 도전성 비아(VA)의 콘택 영역을 확장하기 위한 비아 확장부를 정의하는 마스크(MA,MB)가 도시되어 있다.
우선, 도9a에 도시된 마스크(MA)의 개구(O2)는 도전성 비아(VA)와 대응되는 크기로 설정된 것으로 예시되어 있다. 이 경우에, 특정 방향(d1)으로 확장된 개구 영역을 제공할 수 있다.
구체적으로, 도10a에 도시된 바와 같이, 도9a에 도시된 마스크(MA)에 의해 제공되는 비아 확장부(E1)는 도전성 비아(VA)의 상면 면적(S2)에 비해 특정 방향(d1)으로 확장된 상면 면적(SE1)을 제공할 수 있다.
이와 달리, 도9b에 도시된 마스크(MB)의 개구(O2)가 도전성 비아(VA)보다 큰 크기로 재설정된 것으로 예시되어 있다. 이 경우에, 특정 방향(d1) 외에도 추가적으로 다른 인접한 방향(d2)으로 개구 영역을 제공할 수 있다.
구체적으로, 도10b에 도시된 바와 같이, 도9b에 도시된 마스크(MB)에 의해 제공되는 비아 확장부(2)는 도전성 비아(VA)의 상면 면적(S2)에 비해 일 방향(d1)뿐만 아니라 다른 방향(d2)으로 확장된 상면 면적(SE2)을 제공할 수 있다.
포토리소그래피 공정의 광근접 효과에 따른 오차가 발생할 수 있으므로, 레이아웃 패턴들에 일정한 편차가 발생할 수 있으며, 이는 제2 도전성 요소의 연장된 방향 외에도 발생될 수 있다. 이러한 바이어스를 고려하여 도9b 및 도10b와 같이 비아 확장부를 확장된 면적으로 형성할 수 있다.
도11은 본 발명의 기술적 사상에 의한 실시예들 따른 반도체 장치의 주요 구성을 도시한 평면 레이아웃 다이어그램이며, 도12은 도11에 도시된 반도체 장치의 Ⅲ-Ⅲ'선의 단면도이다.
도11 및 도12를 참조하면, 본 실시예에 따른 반도체 소자(100)는, 기판(101) 상에 배치된 제1 및 제2 활성 영역(AR1,AR2) 및 소자 분리 영역(107)을 포함할 수 있다.
일부 실시예에서, 상기 기판(101)은 Si 또는 Ge와 같은 반도체, 또는 SiGe, SiC, GaAs, InAs 또는 InP와 같 은 화합물 반도체를 포함할 수 있다. 다른 예에서는, 상기 기판(110)은 SOI (silicon on insulator) 구조를 가질 수 있다. 상기 제1 및 제2 활성 영역(AR1,AR2)은 불순물이 도핑된 웰(well) 또는 불순물이 도핑된 구조물과 같은 도전 영역일 수 있다. 본 실시예에서는, 이에 한정되지 않으나, 제1 활성 영역(AR1)은 PMOS 트랜지스터를 위한 n형 웰일 수 있으며 제2 활성 영역(AR2)은 NMOS 트랜지스터를 위한 p형 웰일 수 있다.
상기 제1 활성 영역(AR1) 상면에는 제1 활성 핀(105)이 배치되며, 상기 제2 활성 영역(AR2) 상면에는 제2 활성 핀(205)이 배치될 수 있다. 상기 제1 및 제2 활성 핀(105,205)은 각각 상기 제1 및 제2 활성 영역(AR1,AR2)의 상면으로부터 상부(z 방향)로 돌출된 구조를 갖는다. 본 실시예에서, 제1 및 제2 활성 핀(105,205)은 각각 3개씩 제공되나, 이에 한정되지 않으며, 다른 실시예에서는, 단수 또는 다른 개수로 구비될 수 있다.
도11에 도시된 바와 같이, 상기 제1 활성 핀(105)과 상기 제2 활성 핀(205)은 각각 상기 제1 활성 영역(AR1)과 상기 제2 활성 영역(AR2)에서 상기 제1 방향(x 방향)으로 나란히 연장될 수 있다. 상기 제1 활성 핀(105)과 상기 제2 활성 핀(205)은 각각의 트랜지스터의 활성 영역으로 제공될 수 있다.
소자 분리 영역(107)은 제1 및 제2 활성 영역(AR1,AR2)을 정의한다. 소자 분리 영역(107)은 실리콘 산화물 또는 실리콘 산화물 계열의 절연성 물질을 포함할 수 있다. 상기 소자 분리 영역(107)은 활성 영역을 정의하는 제1 아이솔레이션 영역(107a) 및 활성 핀(105,205)을 정의하는 제2 아이솔레이션 영역(107b)을 포함할 수 있다. 상기 제1 아이솔레이션 영역(107a)은 상기 제2 아이솔레이션 영역(107b)보다 깊은 바닥면을 갖는다.
상기 제1 아이솔레인 영역(107a)은 깊은 트렌치 아이솔레이션(deep trench isolation: DTI)이라고도 하며, 상기 제2 아이솔레이션 영역(107b)은 얕은 트렌치 아이솔레이션(shallow trench isolation: STI)이라고도 한다.
상기 제2 아이솔레이션 영역(107b)은 제1 및 제2 활성 영역(AR1,AR2) 상에 배치될 수 있다. 상기 제1 및 제2 활성 핀(105,205)은 상기 제2 아이솔레이션 영역(107b)을 관통하면서, 그 일부가 상기 제2 아이솔레이션 영역(107b) 상부로 돌출될 수 있다.
본 실시예에 따른 반도체 장치(100)는 제1 및 제2 게이트 구조체(GS1,GS2)를 포함할 수 있다. 도11에 도시된 바와 같이, 상기 제1 및 제2 게이트 구조체(GS1,GS2)는 상기 제1 방향(x 방향)에 교차하는 제2 방향(y 방향)으로 연장되는 라인 형상을 가질 수 있다. 상기 제1 게이트 구조체(GS1)는 상기 제1 활성 핀(105)의 일 영역과 중첩될 수 있으며, 상기 제2 게이트 구조체(GS2)는 상기 제2 활성 핀(205)의 일 영역과 중첩될 수 있다.
본 실시예에 따른 반도체 장치(100)는 제1 및 제2 소스/드레인 영역(110,210) 및 상기 제1 및 제2 소스/드레인 영역(110,210)에 접속된 제1 내지 제4 콘택 구조체(CS1,CS2,CS3,CS4)을 포함할 수 있다. 상기 제1 및 제2 소스/드레인 영역(110,210)은 상기 제1 및 제2 게이트 구조체(GS1,GS2)의 양측에 위치한 제1 및 제2 활성 핀(105,205)의 일부 영역에 각각 형성될 수 있다.
본 실시예에서, 상기 제1 및 제2 소스/드레인 영역(110,210)은 상기 제1 및 제2 활성 핀(105,205)의 일부 영역에 리세스를 형성하고, 리세스에 선택적 에피택셜 성장(selective epitaxial growth; SEG)하는 것을 포함할 수 있다. 상기 제1 및 제2 소스/드레인 영역(110,210)은 Si, SiGe 또는 Ge일 수 있으며, N형 또는 P형 중 어느 하나의 도전형을 가질 수 있다.
상기 제2 소스/드레인 영역(210)은 제1 소스/드레인 영역(110)과 다른 물질 및/또는 다른 형상을 가질 수 있다. 예를 들어, PMOS 트랜지스터인 경우, 제1 소스/드레인 영역(110)은 실리콘-게르마늄(SiGe)을 포함할 수 있으며, P형 불순물로 도핑될 수 있다. NMOS 트랜지스터인 경우, 제2 소스/드레인 영역(210)은 실리콘을 포함하며, N형 불순물로 도핑될 수 있다.
본 실시예에서, 상기 제1 소스/드레인 영역(110)은 SiGe으로 형성될 수 있으며, P형 불순물, 예를 들어 붕소(B), 인듐(In), 갈륨(Ga) 등으로 도핑될 수 있다. 상기 제2 소스/드레인 영역(210)은 실리콘(Si)으로 형성될 수 있으며, N형 불순물, 예를 들어 인(P), 질소(N), 비소(As), 안티몬(Sb) 등으로 도핑될 수 있다. 성장 과정에서 결정학적으로 안정적인 면을 따라 다른 형상을 가질 수 있다. 도12에 도시된 바와 같이, 상기 제1 소스/드레인 영역(110)의 단면(z방향)은 오각형상일 수 있으며, 상기 제2 소스/드레인 영역(210)의 단면(z방향)은 육각형상 또는 완만한 각을 갖는 다각형일 수 있다.
이와 같이, 상기 제1 활성 영역(AR1) 상에는 제1 활성 핀(105)과 함께 제1 게이트 구조체(GS1)와 상기 제1 소스/드레인 영역(110)을 포함하는 제1 FinFET(TR1)을 구성하고, 상기 제2 활성 영역(AR2) 상에는 제2 활성 핀(205)과 함께 제2 게이트 구조체(GS2)와 상기 제2 소스/드레인 영역(210)을 포함하는 제2 FinFET(TR2)을 구성할 수 있다.
본 실시예에 따른 반도체 장치(100)는 상기 소자 분리 영역(107) 상에 배치된 층간 절연층(151)이 배치될 수 있다. 상기 층간 절연층(151)은 제1 및 제2 게이트 구조체(GS1,GS2) 주위에 배치될 수 있다. 예를 들어, 상기 층간 절연층(151)은, TEOS, USG, PSG, BSG, BPSG, FSG, SOG, TOSZ 또는 그 조합일 수 있다. 상기 층간 절연층(151)은 화학 기상 증착(CVD) 또는 스핀 코팅 공정을 이용하여 형성될 수 있다.
본 실시예에서, 제1 내지 제4 콘택 구조체(CS1,CS2,CS3,CS4)는 층간 절연층(151)을 관통하여 형성되며, 제1 및 제2 소스/드레인 영역(110,210)에 각각 접속될 수 있다. 구체적으로, 제1 및 제3 콘택 구조체(CS1,CS3)는 제1 FinFET(TR1)의 제1 소스/드레인 영역(110)에 접속되며, 제2 및 제4 콘택 구조체(CS2,CS4)는 제2 FinFET(TR2)의 제2 소스/드레인 영역(210)에 접속될 수 있다.
도12에 도시된 바와 같이, 상기 제1 내지 제4 콘택 구조체(CS1,CS2,CS3,CS4)는 각각 금속-실리사이드층(172), 제1 도전성 배리어(171) 및 콘택 플러그(175A,175B,175C,175D)를 포함할 수 있다. 상기 제1 도전성 배리어(171)는 상기 제1 내지 제4 콘택 플러그(175A,175B,175C,175D)의 측면 및 하면을 덮을 수 있다. 상기 금속 실리사이드층(172)은 상기 제1 도전성 배리어(171)와 상기 제1 및 제2 소스/드레인 영역들(110,210) 사이에 배치될 수 있다. 예를 들어, 상기 제1 도전성 배리어(171)는 TiN, TaN 또는 WN 등과 같은 금속 질화물로 형성될 수 있다. 상기 금속 실리사이드층(172)은 CoSi, NiSi 또는 TiSi 등과 물질로 형성될 수 있다. 상기 제1 내지 제4 콘택 플러그(175A,175B,175C,175D)는 텅스텐(W), 코발트(Co), 티타늄(Ti), 이들의 합금 또는 이들의 조합으로 형성될 수 있다.
본 실시예에 따른 반도체 장치(100)는 도전성 라인과 콘택 플러그를 연결하는 상호 연결 구조를 포함한다. 상기 상호 연결 구조는 도전성 라인의 접점에 위치하는 메탈 비아와, 상기 메탈 비아와 상기 콘택 플러그를 연결하는 비아 연결층을 포함한다.
도11 및 도12를 참조하면, 제1 내지 제4 메탈 배선(M1,M2,M3,M4)은 제1 및 제2 FinFET(TR1,TR2) 상에서 제1 방향(x 방향)으로 연장된다. 제1 내지 제4 메탈 배선(M1,M2,M3,M4)은 각각 제1 내지 제4 콘택 플러그(CS1,CS2,CS3,CS4)에 제1 내지 제4 비아 구조체(V1,V2,V3,V4)에 의해 연결될 수 있다.
상기 제1 내지 제4 메탈 배선(M1,M2,M3,M4)은 저유전체층(165)에 형성될 수 있다. 본 실시예에 채용된 저유전체층(165)은 상기 층간 절연막(151) 상에 배치된 제1 및 제2 절연층(161a,161b)을 포함할 수 있다. 상기 저유전체층(165)에는 상기 제1 내지 제4 메탈 배선(M1,M2,M3,M4)이 형성될 수 있다.
상기 제1 및 제2 절연층(161a,161b)에는 상기 제1 내지 제4 비아 구조체(V1,V2,V3,V4)가 형성될 수 있다. 상기 제1 및 제2 절연층(161a,161b) 및 상기 저유전체층(165) 중 적어도 하나는 SiOC 막, SiCOH 막 또는 이들의 조합일 수 있다. 또한, 상기 제1 내지 제4 메탈 배선(M1,M2,M3,M4)과 제1 내지 제4 비아 구조체(V1,V2,V3,V4) 중 적어도 하나는 구리 또는 구리 함유 합금을 포함할 수 있다. 상기 제1 내지 제5 메탈 배선(M1,M2,M3,M4)과 제1 내지 제4 비아(V1,V2,V3,V4)는 싱글 다마신 공정으로 각각 형성되거나(도5a 내지 도5f), 듀얼 다마신 공정을 이용하여 동시에 형성될 수 있다(도6a 내지 도6d).
본 실시예와 같이, 층간 절연막(151)과 제1 절연층(161a) 사이에 배치된 제1 에칭 스톱층(155)을 더 포함할 수 있다. 상기 제1 에칭 스톱층(179)은 에칭 저지 역할뿐만 아니라, 상기 제1 내지 제4 메탈 배선(M1,M2,M3,M4)과 제1 내지 제4 비아(V1,V2,V3,V4)를 구성하는 금속(예, Cu 또는 W)이 하부 영역으로 확산되는 것을 방지할 수 있다. 예를 들어, 상기 제1 에칭 스톱층(155)은 이에 한정되지 않으나, 알루미늄 질화물(AlN)을 포함할 수 있다.
도12를 참조하면, 상기 제1 콘택 플러그(175A)는 제1 비아 구조체(V1)를 통해서 제2 메탈 배선(M2)에 연결될 수 있다. 상기 제1 비아 구조체(V1)는 제1 서브 비아(180A)와 제2 서브 비아(180B)를 포함한다. 상기 제1 서브 비아(180A)는 제1 콘택 플러그(175A)에 접속된다. 상기 제2 메탈 비아(M2)는 제1 서브 비아(180A)의 오버랩 영역이 원하는 콘택 저항에 비해 충분치 않을 수 있다.
본 실시예에서는, 상기 제1 서브 비아(180A) 상에 위치한 제2 서브 비아(180B)는 비아 확장부(E)를 가지므로, 상기 제2 메탈 배선(M2)과 충분한 콘택 면적을 가질 수 있다. 종래와 같이, 콘택 면적이 충분히 확보되는 제3 메탈 배선(M3)의 경우에는 비아 확장부가 요구되지 않을 수 있다.
도11에 도시된 바와 같이, 상기 제4 메탈 배선(M4)과 상기 제3 콘택(CS3)의 상호 연결구조도 상술된 제1 메탈 배선(M1)과 상기 제1 콘택(CS1)의 제1 비아 구조체(V1)와 유사한 구조를 가질 수 있다.
이상에서 설명한 본 발명이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
51: 하부 절연층
61a: 제1 절연층
61b: 제2 절연층
62: 상부 절연층
80A: 제1 서브 비아
80B: 제2 서브 비아
85: 도전성 비아
E, E', E": 비아 확장부 또는 확장된 부분
80: 비아 구조체

Claims (10)

  1. 제1 도전성 요소;
    상기 제1 도전성 요소 상에 순차적으로 배치된 제1 절연층 및 제2 절연층;
    상기 제1 및 제2 절연층을 관통하며, 상기 제1 도전성 요소에 연결된 도전성 비아;
    상기 제2 절연층에서 상기 도전성 비아의 일 측면으로부터 상기 제1 절연층의 상면을 따라 연장된 비아 확장부; 및
    상기 제2 절연층 상에 배치되며 상기 비아 확장부에 연결된 제2 도전성 요소;를 포함하는 반도체 장치.
  2. 제1항에 있어서,
    상기 제1 및 제2 절연층 사이에 배치되며 상기 비아 확장부의 하면에 접하는 에칭 스톱층을 더 포함하는 반도체 장치.
  3. 제1항에 있어서,
    상기 제2 도전성 요소는 상기 도전성 비아를 기준으로 하여 제1 방향에 위치하거나 상기 제1 방향으로부터 연장된 형태를 가지며,
    상기 비아 확장부는 상기 제2 도전성 요소에 인접하도록 상기 제1 방향으로 연장되는 것을 특징으로 하는 반도체 장치.
  4. 제1항에 있어서,
    상기 도전성 비아와 상기 비아 확장부는 일체화된 비아 구조체를 가지며,
    상기 일체화된 비아 구조체의 측면과 하면을 둘러싸는 도전성 배리어를 더 포함하는 반도체 장치.
  5. 제4항에 있어서,
    상기 도전성 비아의 상면은 상기 비아 확장부의 상면과 실질적으로 평탄한 공면을 갖는 것을 특징으로 하는 반도체 장치.
  6. 제1항에 있어서,
    상기 도전성 비아의 하면 및 측면을 둘러싸는 제1 도전성 배리어와, 상기 비아 확장부의 하면 및 측면을 둘러싸는 제2 도전성 배리어를 더 포함하는 반도체 장치.
  7. 제6항에 있어서,
    상기 비아 확장부와 상기 제2 도전성 요소는 일체화된 구조체를 가지며,
    상기 제2 도전성 배리어는 상기 제2 도전성 요소의 측면과 상기 제2 절연층에 위치한 상기 제2 도전성 요소의 하면을 따라 연장된 것을 특징으로 하는 반도체 장치.
  8. 제6항에 있어서,
    상기 제2 도전성 배리어는 상기 도전성 비아와 상기 비아 확장부의 계면을 따라 연장되며, 상기 계면은 상부를 향해 경사진 면으로 이루어진 것을 특징으로 하는 반도체 장치.
  9. 제1 도전성 요소;
    상기 제1 도전성 요소 상에 배치된 제1 절연층;
    상기 제1 절연층에 배치되며 상기 제1 도전성 요소에 연결된 제1 서브 비아;
    상기 제1 절연층 상에 배치된 제2 절연층;
    상기 제1 및 제2 절연층 사이에 배치된 에칭 스톱층;
    상기 제2 절연층에 배치되며 상기 제1 서브 비아의 상면에 연결되고 상기 에칭 스톱층의 상면을 따라 확장된 부분을 갖는 제2 서브 비아; 및
    상기 제2 절연층 상에 배치되며, 상기 제2 서브 비아에 연결된 제2 도전성 요소;를 포함하는 반도체 장치.
  10. 활성 영역을 정의하는 소자 분리 영역을 갖는 기판;
    상기 활성 영역 상에 배치된 층간 절연층;
    상기 층간 절연층에 배치되며 상기 활성 영역에 연결된 콘택 플러그;
    상기 층간 절연층 상에 순차적으로 배치된 제1 절연층 및 제2 절연층;
    상기 제1 및 제2 절연층 사이에 배치된 에칭 스톱층;
    상기 제1 및 제2 절연층을 관통하며 상기 콘택 플러그에 연결된 도전성 비아;
    상기 제2 절연층에서 상기 도전성 비아의 일 측면으로부터 상기 에칭 스톱층을 따라 연장된 비아 확장부; 및
    상기 제2 절연층 상에 배치되며, 상기 제2 서브 비아에 연결되는 도전성 라인;을 포함하는 반도체 장치.
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