KR20220127118A - 반도체 디바이스 및 그 형성 방법 - Google Patents

반도체 디바이스 및 그 형성 방법 Download PDF

Info

Publication number
KR20220127118A
KR20220127118A KR1020210090274A KR20210090274A KR20220127118A KR 20220127118 A KR20220127118 A KR 20220127118A KR 1020210090274 A KR1020210090274 A KR 1020210090274A KR 20210090274 A KR20210090274 A KR 20210090274A KR 20220127118 A KR20220127118 A KR 20220127118A
Authority
KR
South Korea
Prior art keywords
dielectric layer
conductive
esl
opening
layer
Prior art date
Application number
KR1020210090274A
Other languages
English (en)
Other versions
KR102661685B1 (ko
Inventor
옌-치 후앙
리-안 선
체-엔 차이
유-린 치앙
충 추안 후앙
치-하오 첸
Original Assignee
타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 filed Critical 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Publication of KR20220127118A publication Critical patent/KR20220127118A/ko
Application granted granted Critical
Publication of KR102661685B1 publication Critical patent/KR102661685B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H01L23/53295—Stacked insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76805—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics the opening being a via or contact hole penetrating the underlying conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H01L21/7681—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures involving one or more buried masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H01L21/76813—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures involving a partial via etch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76832—Multiple layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76834—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/535—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including internal interconnections, e.g. cross-under constructions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76804—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics by forming tapered via holes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Layout of the interconnection structure
    • H01L23/5283—Cross-sectional geometry

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Bipolar Transistors (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)

Abstract

방법은 전도성 피처 위에 제1 에칭 정지층(ESL)을 형성하는 단계, 상기 제1 ESL 상에 제1 유전체층을 형성하는 단계, 상기 제1 유전체층 상에 제2 ESL을 형성하는 단계, 상기 제2 ESL 상에 제2 유전체층을 형성하는 단계, 상기 제2 유전체층에 트렌치를 형성하는 단계, 상기 제2 유전체층을 통해 연장되는 상기 트렌치의 하단면에 제1 개구를 형성하는 단계, 및 상기 제1 개구의 하단면에 제2 개구를 형성하는 단계를 포함한다. 상기 제2 개구는 상기 제1 유전체층 및 상기 제1 ESL을 통해 연장된다. 상기 제2 개구는 상기 전도성 피처의 상단면을 노출한다. 상기 방법은 상기 제1 개구를 제2 폭으로 확장하는 단계, 전도성 라인을 형성하기 위해 상기 트렌치를 전도성 재료로 채우는 단계, 전도성 비아를 형성하기 위해 상기 전도성 재료로 상기 제2 개구 및 상기 제1 개구를 채우는 단계를 더 포함한다.

Description

반도체 디바이스 및 그 형성 방법{SEMICONDUCTOR DEVICE AND METHOD OF FORMING THEREOF}
우선권 주장 및 상호-참조
본 출원은 2021년 3월 10일에 출원된 미국 가출원 No. 63/159,004의 이익을 주장하며, 이 출원은 여기에 참조로 포함된다.
반도체 집적회로(IC) 산업은 기하급수적인 성장을 경험했다. IC 재료 및 설계에 있어서 기술적 진보는 각 세대가 이전 세대보다 더 작고 더 복잡한 회로를 가지는 IC 세대를 창출하였다. IC 진화 과정에서 기능적 밀도(예를 들어, 칩 면적당 상호 연결된 디바이스의 수)는 일반적으로 증가하는 반면 기하학적 구조의 크기(geometry size)(예를 들어, 제조 프로세스를 사용하여 생성될 수 있는 가장 작은 구성요소(또는 라인(line))는 작아졌다. 이러한 크기 축소(scaling down) 프로세스는 일반적으로 생산 효율성을 높이고 관련 비용을 낮춤으로써 이점을 제공한다.
디바이스의 크기 축소에 수반하여, 제조업체는 디바이스의 크기 축소를 용이하게 하기 위해 새롭고 다른 재료 및/또는 재료의 조합을 사용하기 시작했다. 단독으로 및 새롭고 다른 재료와 결합하여 크기를 축소하는 것은 더 큰 기하학적 구조들에서 이전 세대에 의해서는 제시되지 않았을 수 있는 문제를 초래했다.
본 개시의 측면들은 첨부 도면과 함께 다음의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준 실무에 따라 다양한 피처들(features)이 일정 비율로 도시된 것은 아님에 유의하여야 한다. 실제로 설명의 명확성을 위해 다양한 피처들의 크기가 임의로 확대되거나 축소되어 있을 수 있다.
도 1a는 일부 실시형태에 따른 집적회로의 반도체 기판 및 인터커넥트(interconnect) 구조체의 단면도를 도시한다.
도 1b는 일부 실시형태에 따른 제조의 중간 단계에서 인터커넥트 구조체의 사시도를 도시한다.
도 2a 내지 8c는 일부 실시형태에 따른 제조의 중간 단계에서 인터커넥트 구조체의 단면도를 도시한다.
도 9a 및 9b는 일부 실시형태에 따른 제조의 중간 단계에서 인터커넥트 구조체의 사시도를 도시한다.
도 9c 내지 9e는 일부 실시형태에 따른 제조의 중간 단계에서 인터커넥트 구조체의 단면도를 도시한다.
도 10 내지 12는 일부 실시형태에 따른 제조의 중간 단계에서 인터커넥트 구조체의 단면도를 도시한다.
다음의 개시는 발명의 다양한 피처들을 구현하기 위한, 많은 다양한 실시형태 또는 실시예를 제공한다. 본 개시를 단순하게 하기 위해 구성요소 및 배열의 특정 실시예가 아래에 설명된다. 물론 이들은 단지 예시일 뿐이며 발명을 제한하려는 의도가 아니다. 예를 들면, 뒤따르는 설명에서 제1 피처를 제2 피처 위에(over) 또는 상에(on) 형성하는 것은, 제1 및 제2 피처가 직접 접촉하여 형성되는 실시형태를 포함할 수 있고, 또한 상기 제1 및 제2 피처가 직접 접촉하지 않도록 추가적인 피처가 상기 제1 피처와 제2 피처 사이에 형성될 수 있는 실시형태를 포함할 수도 있다. 또한, 본 개시는 다양한 실시예들에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 단순성과 명료성을 위한 것이며 그 자체가 논의된 다양한 실시형태 및/또는 구성 간의 관계를 결정하는 것은 아니다.
또한, "밑에(beneath)", "아래에(below)", "하부의(lower)", "위에(above)", "상부의(upper)" 등과 같은 공간적으로 상대적인 용어들이, 도면에 도시된 바와 같은 한 구성요소 또는 피처의 다른 구성요소(들) 또는 피처(들)에 대한 관계를 기술하기 위한 설명의 편의를 위해 여기서 사용될 수 있다. 공간적으로 상대적인 용어들은 도면에 도시된 방향(orientation)에 부가하여, 사용 또는 동작 중인 디바이스의 다른 방향들을 포함하도록 의도된다. 장치는 달리 방향 배치(90도 회전되거나 다른 방향으로)될 수 있으며, 여기서 사용된 공간적으로 상대적인 설명어구(descriptors)는 그에 따라 유사하게 해석될 수 있다.
본 개시는 예를 들면 2단 구조(two step structures)를 갖는 전도성 비아를 구비한 인터커넥트 구조체 및 그 형성 방법의 실시형태를 포함한다. 고도의 기술 노드에서, 비아(via) 저항은 비아의 하단 폭(bottom widths)이, 예를 들면 20 nm 아래로, 더 작아질수록 증가할 수 있다. 상기 2단 비아 구조는 비아 부피를 증가시키는 증가된 폭을 갖는 비아 부분을 구비하여 비아 저항을 감소시킴과 동시에 접촉 면적은 작게 유지하여 브리징(bridging)을 감소시킨다. 또한, 상기 2단 비아 구조는 더 큰 비아 패시팅(faceting)을 가능하게 하고 이는 전도성 층들 사이의 더 양호한 연결을 위해 비아에 대한 금속 충전(filling)을 개선한다.
도 1a는 일부 실시형태에 따라 다양한 전자 디바이스가 형성될 수 있는 기판(50) 및 상기 기판(50) 위에 형성된 다중 레벨(multilevel) 인터커넥트 시스템의 일부분(예를 들어, 층(100A, 100B))을 포함하는 반도체 구조(100)의 단면도를 도시한다. 도 1b는 도 1a에 도시된 영역(101)의 사시도를 도시한다. 일반적으로, 아래에서 더 상세히 설명되는 바와 같이, 도 1a는 그 위에 다수의 인터커넥트 층이 형성되어 있는, 기판(50) 상에 형성된 FinFET 디바이스(60)를 도시한다.
일반적으로, 도 1a에 도시된 기판(50)은 벌크 반도체 기판 또는 실리콘-온-인슐레이터(SOI) 기판을 포함할 수 있다. SOI 기판은 SOI 기판의 활성층인 얇은 반도체층 아래에 절연체층을 포함한다. 활성층의 반도체 및 벌크 반도체는 일반적으로 결정질 반도체 재료 실리콘을 포함하지만, 게르마늄, 실리콘-게르마늄 합금, 화합물 반도체(예를 들어, GaAs, AlAs, InAs, GaN, AlN, 및 유사 물질), 또는 이들의 합금(예를 들어, GaxAl1-xAs, GaxAl1-xN, InxGa1-xAs, 및 유사 물질), 산화물 반도체(예를 들어, ZnO, SnO2, TiO2, Ga2O3, 및 유사 물질) 또는 이들의 조합과 같은 하나 이상의 다른 반도체 재료를 포함할 수 있다. 반도체 재료는 도핑되거나 도핑되지 않을 수 있다. 사용될 수 있는 기타 기판은 다층 기판, 그래디언트(gradient) 기판 또는 하이브리드 배향 기판을 포함한다.
도 1a에 도시된 FinFET 디바이스(60)는 핀으로 지칭되는 반도체 돌출부(58)의 핀형 스트립(fin-like strips)에 형성된 3차원 MOSFET 구조이다. 도 1a에 도시된 단면은 소스 및 드레인 영역(54) 사이의 전류 흐름 방향과 평행한 방향으로 핀의 길이방향 축을 따라 취해진다. 핀(58)은 포토리소그래피 및 에칭 기술을 사용하여 기판을 패터닝함으로써 형성될 수 있다. 예를 들어, 스페이서 이미지 전사(spacer image transfer, SIT) 패터닝 기술이 사용될 수 있다. 이 방법에서는 희생층(sacrificial layer)이 기판 위에 형성되고 적절한 포토리소그래피 및 에칭 프로세스를 사용하여 맨드릴(mandrels)을 형성하도록 패터닝된다. 스페이서는 자기-정렬(self-aligned) 프로세스를 사용하여 맨드릴과 나란히(alongside) 형성된다. 그다음 희생층은 적절한 선택적 에칭 프로세스에 의해 제거된다. 그다음 각각의 나머지 스페이서는, 예를 들면 반응성 이온 에칭(reactive ion etching, RIE)을 사용하여 기판(50)으로 트렌치를 에칭함으로써 각각의 핀(58)을 패터닝하기 위한 하드 마스크(hard mask)로서 사용될 수 있다. 도 1a는 단일의 핀(58)을 도시하지만, 기판(50)은 임의의 수의 핀을 포함할 수 있다.
핀(58)의 양 측벽(opposing sidewalls)을 따라 형성된 얕은 트렌치 격리(Shallow trench isolation, STI) 영역(62)이 도 1a에 도시되어 있다. STI 영역(62)은 하나 이상의 유전체 재료(예를 들어, 실리콘 옥사이드(silicon oxide))를 퇴적(deposit)하여 핀 주변의 트렌치를 완전히 채운 다음 상기 유전체 재료의 상단면(top surface)을 리세싱(recessing)함으로써 형성될 수 있다. STI 영역(62)의 유전체 재료는 고밀도 플라즈마(high density plasma) 화학 기상 퇴적(HDP-CVD), 저압(low-pressure) CVD(LPCVD), 부기압(sub-atmospheric) CVD(SACVD), 유동성(flowable) CVD(FCVD), 스핀-온(spin-on), 및/또는 유사 공정, 또는 이들의 조합을 사용하여 퇴적될 수 있다. 퇴적 후에, 어닐링(anneal) 프로세스 또는 경화(curing) 프로세스가 수행될 수 있다. 일부의 경우에, STI 영역(62)은 예를 들면 실리콘 표면을 산화시킴으로써 성장된 열 산화물(thermal oxide) 라이너(liner)와 같은 라이너(미도시)를 포함할 수 있다. 리세싱 프로세스는 예를 들면 평탄화 프로세스(예를 들어, 화학적 기계적 연마(chemical mechanical polish, CMP))에 이어, 핀(58)의 상부가 주위의 절연 STI 영역(62)으로부터 돌출되도록 STI 영역(62)의 유전체 재료의 상단면을 리세싱할 수 있는 선택적 에칭 프로세스(예를 들어, 습식 에칭 또는 건식 에칭, 또는 이들의 조합)를 사용할 수 있다. 일부의 경우에, 핀(58)을 형성하기 위해 사용된 패턴화된 하드 마스크는 또한 평탄화 프로세스에 의해 제거될 수 있다.
일부 실시형태에서, 도 1a에 도시된 FinFET 디바이스(60)의 게이트 구조체(68)는 게이트-라스트(gate-last) 프로세스 플로우(때때로 대체 게이트(replacement gate) 프로세스 플로우라고도 함)를 사용하여 형성될 수 있는 고-유전상수 금속 게이트(high-k metal gate, HKMG) 게이트 구조체이다. 게이트-라스트 프로세스 플로우에서는, 희생 더미(dummy) 게이트 구조체(미도시)가 STI 영역(62)을 형성한 후에 형성된다. 더미 게이트 구조체는 더미 게이트 유전체, 더미 게이트 전극 및 하드 마스크를 포함할 수 있다. 먼저, 더미 게이트 유전체 재료(예를 들어, 실리콘 옥사이드, 실리콘 나이트라이드(silicon nitride), 또는 유사 물질)가 퇴적될 수 있다. 다음으로 더미 게이트 재료(예를 들어, 비정질 실리콘, 다결정 실리콘, 또는 유사 물질)가 더미 게이트 유전체 위에 퇴적된 다음 (예를 들어, CMP에 의해) 평탄화될 수 있다. 하드 마스크 층(예를 들어, 실리콘 나이트라이드, 실리콘 카바이드(silicon carbide), 또는 유사 물질)은 더미 게이트 재료 위에 형성될 수 있다. 그다음, 적절한 포토리소그래피 및 에칭 기술을 사용하여 하드 마스크를 패터닝하고 그 패턴을 더미 게이트 유전체 및 더미 게이트 재료에 전사함으로써 더미 게이트 구조체를 형성한다. 더미 게이트 구조체는 돌출 핀의 다수 측면을 따라 연장될 수 있고, STI 영역(62)의 표면 위로 핀들 사이에서 연장될 수 있다. 아래에서 더 상세히 설명되는 바와 같이, 더미 게이트 구조체는 도 1a에 도시된 바와 같이 고-유전상수 금속 게이트(HKMG)로 대체될 수 있다. 도 1a의 우측에 도시된 HKMG 게이트 구조체(68)(핀(58)의 상부에서 보여짐)는 예를 들면 STI 영역(62) 위로 돌출된 핀(58) 부분의 측벽을 따라 그리고 그 위로 연장되는 활성(active) HKMG 게이트 구조체의 실시예이고, 도 1a의 좌측에 있는 HKMG 게이트 구조체(68)는 인접한 핀들 사이에서와 같이 STI 영역(62) 위로 연장되는 예시적인 게이트 구조체이다. 더미 게이트 구조체 및 하드 마스크를 형성하는 데 사용되는 재료는 CVD, 플라즈마-강화(plasma-enhanced) CVD(PECVD), 원자층 퇴적(ALD), 플라즈마-강화 ALD(PEALD) 등을 사용하여, 또는 반도체 표면의 열 산화(thermal oxidation), 또는 이들의 조합에 의해 퇴적될 수 있다.
도 1a에 도시된 FinFET(60)의 소스 및 드레인 영역(54) 및 스페이서(72)는 예를 들면 더미 게이트 구조체에 자기-정렬되어 형성된다. 스페이서(72)는 더미 게이트 패터닝이 완료된 후에 수행되는 스페이서 유전체층의 퇴적 및 이방성(anisotropic) 에칭에 의해 형성될 수 있다. 스페이서 유전체층은 실리콘 옥사이드, 실리콘 나이트라이드, 실리콘 옥시나이트라이드(silicon oxynitride), 실리콘 카바이드, 실리콘 카보나이트라이드(silicon carbonitride), 유사 물질, 또는 이들의 조합과 같은 하나 이상의 유전체를 포함할 수 있다. 이방성 에칭 프로세스는 더미 게이트 구조체의 상부 위로부터 스페이서 유전체층을 제거하고, 스페이서(72)를 (도 1a의 우측에 도시된 바와 같이) 핀 표면 또는 (도 1a의 좌측에 도시된 바와 같이) STI 유전체 표면의 일부분 상에(onto), 측방향으로(laterally) 연장되는 더미 게이트 구조체의 측벽을 따라 남긴다.
소스 및 드레인 영역(54)은 반도체 핀(58)과 접촉하는 반도체 영역이다. 일부 실시형태에서, 소스 및 드레인 영역(54)은 고농도로 도핑된(heavily-doped) 영역 및 상대적으로 저농도로 도핑된 드레인(lightly-doped drain) 연장부, 또는 LDD 영역을 포함할 수 있다. 일반적으로, 고농도로 도핑된 영역은 스페이서(72)를 사용하여 더미 게이트 구조체로부터 이격되는 반면, LDD 영역은 스페이서(72)를 형성하기 전에 형성될 수 있고, 따라서 스페이서(72) 아래로 연장되고, 일부 실시형태에서는 더미 게이트 구조체 아래에 있는 반도체의 일부분으로 더 연장된다. LDD 영역은 예를 들면 이온 주입 프로세스를 사용하여 도펀트(예를 들어, As, P, B, In, 또는 유사 물질)를 주입함으로써 형성될 수 있다.
소스 및 드레인 영역(54)은 에피택셜 성장 영역을 포함할 수 있다. 예를 들어, LDD 영역을 형성한 후, 스페이서(72)가 형성될 수 있고, 이후에 고농도로 도핑된 소스 및 드레인 영역이, 먼저 핀을 에칭하여 리세스를 형성하고, 그다음 상기 리세스에 결정질 반도체 재료를, 상기 리세스를 채울 수 있고 전형적으로 상기 핀의 원래 표면을 넘어 연장되어 도 1a에 도시된 바와 같이 상승된 소스-드레인 구조를 형성할 수 있는 선택적인 에피택셜 성장(selective epitaxial growth, SEG) 프로세스에 의해 퇴적함으로써, 상기 스페이서(72)에 자기-정렬되어 형성될 수 있다. 결정질 반도체 재료는 원소(예를 들어, Si 또는 Ge, 또는 유사 물질) 또는 합금(예를 들어, Si1-xCx 또는 Si1-xGex, 또는 유사 물질)일 수 있다. SEG 프로세스는 예를 들면, 증기/고체/액체 상(phase) 에피택시(VPE, SPE, LPE), 또는 유기금속(metal-organic) CVD(MOCVD), 또는 분자빔(molecular beam) 에피택시(MBE), 또는 유사 공정과 같은 임의의 적절한 에피택셜 성장 방법을 사용할 수 있다. 높은 도즈(high dose)(예를 들어, 약 1014 cm-2 내지 1016 cm-2)의 도펀트는 SEG 동안 인 사이튜(in situ)로 또는 SEG 후에 수행되는 이온 주입 프로세스에 의해, 또는 이들의 조합에 의해 고농도로 도핑된 소스 및 드레인 영역(54)으로 도입될 수 있다.
층간 유전체(ILD)층(76)(도 1a에서 보여짐)이 상기 구조 위에 퇴적된다. 일부 실시형태에서, ILD 재료를 퇴적하기 전에 적절한 유전체(예를 들어, 실리콘 나이트라이드, 실리콘 카바이드, 유사 물질, 또는 이들의 조합)의 콘택트 에칭 정지층(contact etch stop layer, CESL)(미도시)이 퇴적될 수 있다. 평탄화 프로세스(예를 들어, CMP)가 더미 게이트 위로부터 과잉 ILD 재료 및 임의의 남아있는 하드 마스크 재료를 제거하기 위해 수행되어, 더미 게이트 재료의 상단면이 노출되고 ILD층(76)의 상단면과 실질적으로 동일 평면에 있을 수 있는 상단면을 형성한다. 그다음, 도 1a에 도시된 HKMG 게이트 구조체(68)가 먼저 하나 이상의 에칭 기술을 사용하여 더미 게이트 구조체를 제거하고, 이에 의해 각각의 스페이서(72) 사이에 리세스를 생성함으로써 형성될 수 있다.
다음으로, 하나 이상의 유전체를 포함하는 대체 게이트 유전체층(66)에 이어 하나 이상의 전도성 재료를 포함하는 대체 전도성 게이트층(64)이 리세스를 완전히 채우기 위해 퇴적된다. 게이트 유전체층(66)은 예를 들면, 금속의 산화물 및/또는 실리케이트(silicates)(예를 들어, Hf, Al, Zr, La, Mg, Ba, Ti 및 기타 금속의 산화물 및/또는 실리케이트), 실리콘 나이트라이드, 실리콘 옥사이드, 및 유사 물질, 또는 이들의 조합, 또는 이들의 다층(multilayer)과 같은 고-유전상수(high-k) 유전체 재료을 포함한다. 일부 실시형태에서, 전도성 게이트층(64)은 게이트 유전체층(66)의 상면에 연속적으로 형성된 배리어(barrier)층, 일함수(work function)층 및 게이트-필(gate-fill) 층을 포함하는 다층 금속 게이트 스택일 수 있다. 배리어층을 위한 예시적인 재료는 TiN, TaN, Ti, Ta, 또는 유사 물질, 또는 이들의 다층 조합을 포함한다. 일함수층은 p-타입 FET의 경우 TiN, TaN, Ru, Mo, Al, n-타입 FET의 경우 Ti, Ag, TaAl, TaAlC, TiAlN, TaC, TaCN, TaSiN, Mn, Zr을 포함할 수 있다. 다른 적절한 일함수 재료, 또는 이들의 조합, 또는 이들의 다층이 사용될 수 있다. 리세스의 나머지 부분을 채우는 게이트-필 층은 Cu, Al, W, Co, Ru, 또는 유사 물질, 또는 이들의 조합, 또는 이들의 다층과 같은 금속을 포함할 수 있다. 게이트 구조체를 형성하는 데 사용되는 재료는 예를 들면, CVD, PECVD, PVD, ALD, PEALD, 전기화학 도금(ECP), 무전해 도금(electroless plating) 및/또는 유사 공정과 같은 임의의 적절한 방법에 의해 퇴적될 수 있다. 게이트 구조체층(64, 66)의 과잉 부분은 예를 들면 CMP 프로세스를 사용하여 ILD층(76)의 상단면 위로부터 제거될 수 있다. 도 1a에 도시된 바와 같이, 결과적인 구조는 ILD층(76)의 노출된 상단면, 스페이서(72), 및 각 스페이서(72) 사이에 인레이된(inlaid) HKMG 게이트층(66, 64)의 나머지 부분을 포함하는 실질적으로 동일 평면상의(coplanar) 표면일 수 있다.
도 1a에 도시된 바와 같이, ILD층(78)이 ILD층(76) 위에 퇴적될 수 있다. 일부 실시형태에서, ILD층(76) 및 ILD층(78)을 형성하기 위한 절연 재료는 실리콘 옥사이드, 포스포실리케이트(phosphosilicate) 유리(PSG), 보로실리케이트(borosilicate) 유리(BSG), 붕소-도핑된(boron-doped) 포스포실리케이트 유리(BPSG), 도핑되지 않은 실리케이트 유리(USG), 플루오로실리케이트(fluorosilicate) 유리(FSG), 실리콘 옥시카바이드(SiOCH), 탄소-도핑된 산화물(CDO), 유동성 산화물 또는 다공성 산화물(예를 들어, 크세로겔(xerogels)/에어로겔(aerogels)), 또는 유사 물질, 또는 이들의 조합과 같은 다공성(porous) 또는 고밀도(dense) 저-유전상수(low-k) 유전체를 포함할 수 있다. ILD층(76) 및 ILD층(78)을 형성하는 데 사용되는 유전체 재료는 CVD, 물리 기상 퇴적(PVD), ALD, PEALD, PECVD, SACVD, FCVD, 스핀-온 및/또는 유사 공정, 또는 이들의 조합과 같은 임의의 적절한 방법을 사용하여 퇴적될 수 있다.
도 1a에 도시된 바와 같이, 기판(50) 내에 또는 그 위에 형성된 전자 디바이스의 전극은 개재 유전체층을 통해 형성된 전도성 커넥터(예를 들어, 콘택트(74))를 사용하여 제1 인터커넥트 레벨(100A)의 전도성 피처에 전기적으로 연결될 수 있다. 도 1a에 도시된 실시예에서, 콘택트(74)는 FinFET(60)의 소스 및 드레인 영역(54)에 전기적 연결을 만든다. 게이트 전극에 대한 콘택트(74)는 일반적으로 STI 영역(62) 위에 형성된다. 분리된 게이트 전극(64)(도 1a의 좌측에 도시됨)이 그러한 콘택트를 예시한다. 콘택트는 포토리소그래피 기술을 사용하여 형성될 수 있다. 예를 들어, 패턴화된 마스크가 ILD층(78) 위에 형성되어 STI 영역(62) 위의 게이트 전극의 일부분을 노출시키기 위해 ILD층(78)을 통해 연장되는 개구를 에칭하는 데 사용될 뿐만 아니라, 소스 및 드레인 영역(54)의 부분들을 노출시키기 위해 ILD층(76) 및 상기 ILD층(76) 아래의 CESL(미도시) 라이너를 통해 더 연장되는 핀(58) 위의 개구를 에칭하는 데 사용될 수 있다. 일부 실시형태에서, 이방성 건식 에칭 프로세스가 사용될 수 있으며, 여기서 상기 에칭은 2회 연속한 단계로 수행된다. 에칭 프로세스의 제1 단계에 사용되는 에칭제는 게이트 전극(64) 및 소스 및 드레인 영역(54)의 고농도로 도핑된 영역의 상단면을 라이닝(lining)하고 있을 수 있는 CESL에 사용된 재료에 대한 에칭 속도(etch rate)에 비해 ILD층(76, 78)의 재료에 대해 더 높은 에칭 속도를 가진다. 일단 에칭 프로세스의 제1 단계가 CESL을 노출시키면, 에칭 프로세스의 제2 단계가 수행될 수 있고, 여기서 에칭제는 CESL을 선택적으로 제거하도록 전환될 수 있다.
일부 실시형태에서, 전도성 라이너가 ILD층(76) 및 ILD층(78)의 개구에 형성될 수 있다. 이어서, 개구는 전도성 충전(fill) 재료로 채워진다. 라이너는 콘택트(74)로부터 주변 유전체 재료로의 전도성 재료의 외확산(out-diffusion)을 감소시키는 데 사용되는 배리어(barrier) 금속을 포함한다. 일부 실시형태에서, 라이너는 2개의 배리어 금속층을 포함할 수 있다. 제1 배리어 금속은 소스 및 드레인 영역(54)에서 반도체 재료와 접촉하고, 이후에 소스 및 드레인 영역(54)의 고농도로 도핑된 반도체와 화학적으로 반응하여 저저항(low resistance) 오믹 접촉(ohmic contact)을 형성하고, 그후 반응되지 않은 금속은 제거될 수 있다. 예를 들어, 소스 및 드레인 영역(54)의 고농도로 도핑된 반도체가 실리콘 또는 실리콘-게르마늄 합금 반도체인 경우, 제1 배리어 금속은 Ti, Ni, Pt, Co, 기타 적절한 금속, 또는 이들의 합금을 포함할 수 있다. 전도성 라이너의 제2 배리어 금속층은 추가로 다른 금속(예를 들어, TiN, TaN, Ta, 또는 기타 적절한 금속, 또는 이들의 합금)을 포함할 수 있다. 임의의 허용 가능한 퇴적 기술(예를 들어, CVD, ALD, PEALD, PECVD, PVD, ECP, 무전해 도금, 또는 유사 공정, 또는 이들의 임의의 조합)을 사용하여, 전도성 충전 재료(예를 들어, W, Al, Cu, Ru, Ni, Co, 이들의 합금, 이들의 조합 등)가 콘택트 개구를 채우기 위해 상기 전도성 라이너층 위에 퇴적될 수 있다. 다음으로, 평탄화 프로세스(예를 들어, CMP)가 ILD층(78)의 표면 위로부터 모든 전도성 재료의 과잉 부분을 제거하기 위해 사용될 수 있다. 결과적인 전도성 플러그(plugs)는 ILD층(76, 78)으로 연장되고, 도 1a에 도시된 트라이-게이트(tri-gate) FinFET(60)와 같은 전자 디바이스의 전극에 물리적 및 전기적 연결을 만드는 콘택트(74)를 구성한다. 이 실시예에서, STI 영역(62) 위의 전극 및 핀(58) 위의 전극에 대한 콘택트는 동일한 처리 단계를 사용하여 동시에 형성된다. 그러나, 다른 실시형태에서는 이러한 두 가지 유형의 콘택트가 별도로 형성될 수 있다.
개시된 FinFET 실시형태는 또한 나노구조(예를 들어, 나노시트, 나노와이어, 게이트-올-어라운드 등) 전계효과 트랜지스터(NSFET)와 같은 나노구조 디바이스에 적용될 수 있다. NSFET 실시형태에서, 상기 핀은 채널층과 희생층의 교번하는(alternating) 층들의 스택을 패터닝함으로써 형성된 나노구조로 대체된다. 더미 게이트 스택 및 소스/드레인 영역은 전술한 실시형태와 유사한 방식으로 형성된다. 더미 게이트 스택이 제거된 후, 희생층은 채널 영역에서 부분적으로 또는 완전히 제거될 수 있다. 대체 게이트 구조체는 전술한 실시형태와 유사한 방식으로 형성되며, 대체 게이트 구조체는 희생층을 제거하여 남은 개구를 부분적으로 또는 완전히 채울 수 있으며, 상기 대체 게이트 구조체는 NSFET 디바이스의 채널 영역에서 채널층을 부분적으로 또는 완전히 둘러쌀 수 있다. 대체 게이트 구조체 및 소스/드레인 영역에 대한 ILD 및 콘택트는 전술한 실시형태와 유사한 방식으로 형성될 수 있다. 나노구조 디바이스는 미국 특허 출원공개 No. 2016/0365414에 개시된 바와 같이 형성될 수 있으며, 이는 그 전체가 여기에 참조로 포함된다.
도 1a에 도시된 바와 같이, 집적회로 설계를 위해 채택된 백 엔드 오브 라인(back end of line, BEOL) 스킴(scheme)에 따라, ILD층(76, 78)에 형성된 콘택트(74) 위에 수직으로 적층되어, 다수의 인터커넥트 레벨이 형성될 수 있다. 도 1a에 도시된 BEOL 스킴에서, 다양한 인터커넥트 레벨은 유사한 피처를 가지고 있다. 그러나, 다른 실시형태에서는 다양한 인터커넥트 레벨이 상이한 피처를 사용할 수 있는 대안적인 집적(integration) 스킴을 사용할 수 있다는 것이 이해될 것이다. 예를 들어, 수직 커넥터로 도시된 콘택트(74)는 전류를 측방향으로(laterally) 전달하는 전도성 라인을 형성하도록 연장될 수 있다.
인터커넥트 레벨(예를 들어, 인터커넥트 레벨(100A-100N))은 금속간 유전체(intermetal dielectric, IMD)층에 내장된 전도성 비아(vias) 및 라인(lines)을 포함한다. 다양한 전도성 요소들 사이의 절연을 제공하는 것에 부가하여, IMD층은 상기 IMD층에 개구를 형성하는 에칭 프로세스를 제어하기 위한 하나 이상의 유전체 에칭 정지층을 포함할 수 있다. 일반적으로, 비아는 수직으로 전류를 전도(conduct)하고 수직으로 인접한 레벨에 위치되는 두 개의 전도성 피처를 전기적으로 연결하는 데 사용되는 반면, 라인은 측방향으로 전류를 전도하고 한 레벨 내에서 전기 신호와 전력을 분배하는 데 사용된다. 도 1a에 도시된 BEOL 스킴에서, 전도성 비아(104A)는 콘택트(74)를 전도성 라인(108A)에 연결하고, 후속 레벨에서 비아는 상기 비아 아래 레벨상의 라인을 상기 비아 위의 라인에 연결한다(예를 들어, 한 쌍의 라인(108A, 108B)이 비아(104B)를 통해 연결될 수 있음). 다른 실시형태에서는 다른 스킴을 채택할 수 있다. 예를 들어, 비아(104A)는 100A 레벨에서 생략될 수 있고 콘택트(74)가 전도성 라인(108A)에 직접 연결되도록 구성될 수 있다.
계속 도 1a를 참조하면, 제1 인터커넥트 레벨(100A)은 예를 들면 이중 다마신(dual damascene) 프로세스 플로우를 사용하여 형성될 수 있다. 먼저, IMD층(110A)을 형성하는 데 사용되는 유전체 스택은 제1 및 ILD층(76, 78)의 설명에서 나열된 유전체 재료의 하나 이상의 층을 사용하여 퇴적될 수 있다. 일부 실시형태에서, IMD층(110A)은 유전체 스택의 하단에 위치된 에칭 정지층(미도시)을 포함한다. 에칭 정지층은 위에 놓인 재료의 에칭 속도와 상이한 에칭 속도를 갖는 하나 이상의 절연체층(예를 들어, SiO, SiOC, SiCN, SiON, SiN, CN, AlOx, AlN, AlYOx, ZrOx, YOx, 이들의 조합, 또는 유사 물질)을 포함한다. IMD를 위한 유전체 스택을 퇴적하는 데 사용되는 기술은 ILD층(76, 78)을 형성하는 데 사용되는 기술과 동일할 수 있다.
적절한 포토리소그래피 및 에칭 기술(예를 들어, 플루오로카본(fluorocarbon) 화학 물질을 사용하는 이방성 RIE)이 IMD층(110A)을 패터닝하여 비아 및 라인을 위한 개구를 형성하는 데 사용될 수 있다. 비아를 위한 개구는 콘택트(74)의 상부 전도성 표면을 노출시키기 위해 IMD층(110A)을 통해 연장되는 수직 홀(vertical holes)일 수 있고, 라인을 위한 개구는 IMD층의 상부에 형성된 길이방향 트렌치(longitudinal trenches)일 수 있다. 일부 실시형태에서, IMD층(110A)의 홀 및 트렌치를 패터닝하는 데 사용되는 방법은 비아-퍼스트(via-first) 스킴을 사용하며, 여기서 제1 포토리소그래피 및 에칭 프로세스는 비아를 위한 홀을 형성하고, 제2 포토리소그래피 및 에칭 프로세스는 라인을 위한 트렌치를 형성한다. 다른 실시형태는 다른 방법, 예를 들면 트렌치-퍼스트(trench-first) 스킴, 불완전한 비아-퍼스트 스킴, 또는 매립(buried) 에칭 정지층 스킴을 사용할 수 있다. 에칭 기술은 다수의 단계를 이용할 수 있다. 예를 들어, 제1 메인 에칭 단계는 IMD층(110A)의 유전체 재료의 일부분을 제거하고 에칭 정지 유전체층 상에서 정지할 수 있다. 그 후, 에칭제는 에칭 정지층 유전체 재료를 제거하기 위해 전환될 수 있다. 다양한 에칭 단계의 파라미터(예를 들어, 화학적 조성, 유량(flow rate) 및 가스의 압력, 반응기 전력 등)가 원하는 내부 테이퍼 각도(taper angle)를 갖는 테이퍼진 측벽 프로파일을 생성하도록 조정될 수 있다.
제1 인터커넥트 레벨(100A)의 전도성 비아(104A) 및 라인(108A)을 형성하는 홀 및 트렌치를 채우기 위해 여러 전도성 재료가 퇴적될 수 있다. 개구는 먼저 전도성 확산 배리어 재료로 라이닝된 다음 상기 전도성 확산 배리어 라이너 위에 퇴적되는 전도성 충전 재료로 완전히 채워질 수 있다. 일부 실시형태에서, 전도성 충전 재료로 상기 개구를 완전히 채우는 ECP 퇴적 단계를 개시(initiate)하는 것을 도모하기 위해 얇은 전도성 시드(seed)층이 전도성 확산 배리어 라이너 위에 퇴적될 수 있다.
비아(104A) 및 라인(108A)의 전도성 확산 배리어 라이너는 TaN, Ta, TiN, Ti, Co, 또는 유사 물질, 또는 이들의 조합의 하나 이상의 층을 포함할 수 있다. 비아(104A) 및 라인(108A)의 전도성 충전층은 W, Cu, Co, Ru, CuMn, Mo, Al, 또는 유사 물질, 또는 이들의 조합, 또는 이들의 다층과 같은 금속을 포함할 수 있다. 전도성 비아(104A) 및 라인(108A)을 형성하는 데 사용되는 전도성 재료는 임의의 적절한 방법, 예를 들어 CVD, PECVD, PVD, ALD, PEALD, 전기화학 도금(ECP), 무전해 도금 및 유사 공정에 의해 퇴적될 수 있다. 일부 실시형태에서, 전도성 시드층은 전도성 충전층과 동일한 전도성 재료로 이루어질 수 있고 적절한 퇴적 기술(예를 들어, CVD, PECVD, ALD, PEALD, 또는 PVD, 또는 유사 공정)을 사용하여 퇴적될 수 있다.
상기 개구 외부의 IMD층(110A) 위의 임의의 과잉 전도성 재료는 평탄화 프로세스(예를 들어, CMP)에 의해 제거될 수 있으며, 이에 의해 라인(108A)의 전도성 영역과 실질적으로 동일 평면인 IMD층(110A)의 유전체 영역을 포함하는 상단면(top surface)을 형성할 수 있다. 도 1a에 도시된 바와 같이, 평탄화 단계는 IMD층(110A)에 내장된(embedded) 전도성 비아(104A) 및 전도성 라인(108A)을 포함하는 제1 인터커넥트 레벨(100A)의 제조를 완성한다.
도 1a에서 제1 인터커넥트 레벨(100A) 위에 수직으로 위치된 인터커넥트 레벨은 제2 인터커넥트 레벨(100B)이다. 일부 실시형태에서, 다양한 인터커넥트 레벨(예를 들어, 제1 인터커넥트 레벨(100A) 및 제2 인터커넥트 레벨(100B))의 구조는 유사할 수 있다. 도 1a에 도시된 실시예에서, 제2 인터커넥트 레벨(100B)은 평면의(planar) 상단면을 갖는 절연필름 IMD(110B)에 내장된 전도성 비아(104B) 및 전도성 라인(108B)을 포함한다. 제1 인터커넥트 레벨(100A)과 관련하여 전술한 재료 및 처리 기술은 제2 인터커넥트 레벨(100B) 및 후속적인 인터커넥트 레벨을 형성하는 데 사용될 수 있다.
후속적인 인터커넥트 레벨이 제1 및 제2 인터커넥트 레벨(100A, 100B) 위에 제N 인터커넥트 레벨(100N)까지 형성될 수 있다. 이 실시예에서, 상기 제N 인터커넥트 레벨(100N)은 제1 및 제2 인터커넥트 레벨(100A, 100B)을 형성하는 데 사용되는 동일한 재료 및 방법을 사용하여 형성될 수 있다. 도 1a에서 생략 부호는 제2 인터커넥트 레벨(100B)과 제N 인터커넥트 레벨(100N) 사이를 전기적으로 연결하는 데 사용될 수 있는 하나 이상의 추가적인 인터커넥트 레벨을 나타낸다.
예시적인 전자 디바이스(FinFET(60))는 개시된 실시형태의 응용을 더 설명하기 위해 예시적인 목적으로만 제공되며, 개시된 실시형태를 어떤 방식으로든 제한하고자 하는 것이 아니다.
도 1b는 상기 제N 인터커넥트 레벨(100N)의 상단 부분(top portion)을 보여주는 도 1a의 영역(101)의 사시도를 도시한다. 도 1b에서는, 일부 실시형태에 따라, 제N 인터커넥트 레벨(100N)은 아래에서 더 상세히 설명되는 바와 같이 비아(104N+1)(아래의 내용 및 도 9b-9d 참조)가 그 위에 형성되는 인터커넥트 레벨로서 예시되었다. 전도성 라인(108N) 및 IMD(110N)는 예시 목적으로만 도시되어 있으며, 전도성 라인(108N) 및 IMD(110N)는 예를 들면, 제1 금속화층, 제2 금속화층, 및/또는 제5 금속화층과 같이, 특정 설계에 적합한 임의의 금속화(metallization)층에 배치될 수 있다는 것이 이해될 것이다. 추가적으로, 후속적으로 형성되는 제(N+1) 인터커넥트 레벨(100N+1)(아래의 내용 및 도 9a-9e 참조)의 구조체들은 특정 설계에 적합한 임의의 금속화층 또는 층들에 배치될 수 있다. 일부 실시형태에서, 제(N+1) 인터커넥트 레벨(100N+1)은 제1 인터커넥트 레벨이고, 전도성 라인(108N) 및 IMD(110N) 대신에 콘택트(74) 및 ILD(78) 상에 각각 직접(directly) 형성될 수 있다.
도 1b는 이후 도면에서 사용되는 참조 단면을 추가로 예시한다. 단면 A-A'는 전도성 라인(108N)의 길이방향 축에 수직이고, 단면 B-B'는 단면 A-A'에 수직이며 전도성 라인(108N)의 길이방향 축을 따라 있고, 단면 C-C'는 단면 B-B'에 평행하고 전도성 라인(108N)과 평행하고 그 외부에 있다.
도 2a 내지 12는 일부 실시형태에 따른 인터커넥트 구조체(interconnect structures)의 제조에서 중간 단계의 단면도 및 사시도이다. 도 2a, 2c, 2d, 3a, 4a, 5a, 6a, 6d, 7a, 8a, 9c, 10, 11 및 12는 도 1b에 도시된 단면 A-A'를 따라 도시되어 있다. 도 2b, 3b, 4b, 5b, 6b, 7b, 8b 및 9d는 도 1b에 도시된 단면 B-B'를 따라 도시된다. 도 3c, 4c, 5c, 6c, 7c, 8c 및 9e는 도 1b에 도시된 단면 C-C'를 따라 도시된다. 도 9a 및 9b는 인터커넥트 구조체의 제조에서 중간 단계의 사시도를 도시한다.
도 2a 및 2b는 제N 인터커넥트 레벨(100N) 위에 에칭 정지층(ESL; etch stoo layer) 및 유전체층을 포함하는 유전체 스택(112)의 형성을 도시한다. 유전체 스택(112)은 제N 인터커넥트 레벨(100N) 상에 형성된 인터커넥트 레벨에서 전도성 비아 및 전도성 라인의 후속 형성을 위해 사용된다. 도 2a 및 2b에 따른 일부 실시형태에서, 유전체 스택(112)은 제N 인터커넥트 레벨(100N) 상의 ESL(120), ESL(120) 상의 유전체층(130), 유전체층(130)상의 ESL(140), ESL(140) 상의 유전체층(150) 및 유전체층(150)상의 또 다른 유전체층(160)을 포함한다.
도 2a 및 2b를 참조하면, ESL(120)은 제N 인터커넥트 레벨(100N) 상에 형성된다. 일부 실시형태에서, ESL(120)은 비아를 위한 개구를 형성하기 위한 후속 에칭 프로세스를 제어하기 위해 사용된다(아래의 내용 및 도 5a-6b 참조). ESL(120)은 아래에 놓인 IMD(110N) 및 후속적으로 형성되는 위에 놓이는 재료의 에칭 속도와 다른 에칭 속도를 가지는, 예를 들면, AlOx, AlN, AlYOx, ZrOx, YOx, 이들의 조합, 또는 유사 물질과 같은 하나 이상의 절연체층을 포함한다. ESL(120)은 PECVD, ALD, CVD 등을 사용하여 형성될 수 있다.
일부 실시형태에서, ESL(120)은 5 옹스트롬 내지 25 옹스트롬 범위의 두께(T1)를 갖는다. ESL(120)의 두께(T1)가 5 옹스트롬보다 작은 것은 후속 에칭을 제어하기에 충분히 두껍지 않을 수 있기 때문에 불리할 수 있다. ESL(120)의 두께(T1)가 25 옹스트롬보다 큰 것은 인접한 유전체층을 오버-에칭(over-etching)함이 없이 제거되기에는 너무 두꺼울 수 있기 때문에 불리할 수 있다.
다음으로, 유전체층(130)이 ESL(120) 상에 형성된다. 유전체층(130)은 비아를 위한 개구(아래의 내용 및 도 5a 및 5b 참조)를 형성하기 위한 후속 에칭 프로세스를 제어하고 및/또는 상기 층 내의 또는 근처의 전도성 구조체의 구조적 또는 전기적 격리를 제공하는 데 사용될 수 있다. 유전체층(130)은 예를 들어, SiO, SiOC, SiCN, SiON, SiN, 또는 유사 물질과 같은 하나 이상의 절연체층을 포함한다. 일부 실시형태에 따르면, 유전체층(130)은 PECVD, FCVD, 스핀-온 코팅, 또는 유사 공정을 사용하여 형성된다.
일부 실시형태에서, 유전체층(130)은 20 옹스트롬 내지 100 옹스트롬 범위의 두께(T2)를 갖는다. 유전체층(130)의 두께(T2)가 20 옹스트롬보다 작은 것은 비아 저항을 증가시키고 디바이스 성능을 저하시킬 수 있는 바람직하지 않게 작은 부피를 가지는 비아를 초래할 수 있으므로 불리할 수 있다. 유전체층(130)의 두께(T2)가 100 옹스트롬보다 큰 것은 비아 저항을 증가시키고 디바이스 성능을 저하시키고, 및/또는 전체 디바이스 크기를 증가시킬 수 있는 바람직하지 않게 큰 높이를 가지는 비아를 초래할 수 있으므로 불리할 수 있다.
이어서 ESL(140)이 유전체층(130) 상에 형성된다. 일부 실시형태에서, ESL(140)은 비아를 위한 개구를 형성하기 위한 후속 에칭 프로세스를 제어하기 위해 사용된다(아래의 내용 및 도 3a-6b 참조). ESL(140)은 ESL(120)에 대해 전술한 것과 유사한 방법 및 재료를 사용하여 형성될 수 있다. ESL(140)은 하부에 놓인 유전체층(130) 및 후속적으로 형성되는 상부에 놓이는 재료의 에칭 속도와 상이한 에칭 속도를 가질 수 있다.
일부 실시형태에서, ESL(140)은 5 옹스트롬 내지 30 옹스트롬 범위의 두께(T3)를 갖는다. 5 옹스트롬보다 작은 ESL(140)의 두께(T3)는 후속 에칭을 제어하기에 충분히 두껍지 않을 수 있기 때문에 불리할 수 있다. 30 옹스트롬보다 큰 ESL(140)의 두께(T3)는 인접한 유전체층을 오버-에칭함이 없이 제거되기에는 너무 두꺼울 수 있기 때문에 불리할 수 있다.
도 2a 및 2b를 계속 참조하면, 유전체층(150)이 ESL(140) 상에 형성될 수 있다. 유전체층(150)은 비아(아래의 내용 및 도 3a 내지 5b 참조)를 위한 개구를 형성하기 위한 후속 에칭 프로세스를 제어하고 및/또는 상기 층 내의 또는 근처의 전도성 구조체의 구조적 및 전기적 격리를 제공하는 데 사용될 수 있다. 유전체층(150)은 유전체층(130)에 대해 전술한 것과 유사한 방법 및 재료를 사용하여 형성될 수 있다.
일부 실시형태에서, 유전체층(150)은 20 옹스트롬 내지 100 옹스트롬 범위의 두께(T4)를 갖는다. 유전체층(150)의 두께(T4)가 20 옹스트롬보다 작은 것은 비아 저항을 증가시키고 디바이스 성능을 저하시킬 수 있는 바람직하지 않게 작은 부피를 가지는 비아를 초래할 수 있으므로 불리할 수 있다. 유전체층(150)의 두께(T4)가 100 옹스트롬보다 큰 것은 비아 저항을 증가시키고 디바이스 성능을 저하시킬 수 있는 바람직하지 않게 큰 높이를 갖는 비아를 초래할 수 있으므로 불리할 수 있다.
다음으로, 유전체층(160)이 유전체층(150) 상에 형성된다. 유전체층(160)은 제N 인터커넥트 레벨(100N)(아래의 내용 및 도 9a-9c 참조) 상에 후속적으로 형성되는 인터커넥트 레벨의 전도성 비아 및 전도성 라인을 둘러싸는 금속간 유전체(inter metal dielectric, IMD)의 벌크(bulk)를 형성하는 데 사용될 수 있다. 일부 실시형태에서, 유전체층(160)을 형성하기 위한 절연 재료는 예를 들어, 실리콘 옥시카바이드(SiOCH), 플루오로실리케이트 유리(FSG), 탄소-도핑된 산화물(CDO), 유동성 산화물, 또는 다공성 산화물(예를 들어, 크세로겔/에어로겔), 실리콘 옥사이드, 포스포실리케이트 유리(PSG), 보로실리케이트 유리(BSG), 붕소-도핑된 포스포실리케이트 유리(BPSG), 도핑되지 않은 실리케이트 유리(USG), 또는 유사 물질, 또는 이들의 조합과 같은 다공성 또는 고밀도 저-유전상수(low-k) 유전체를 포함할 수 있다. ILD층(76) 및 ILD층(78)을 형성하는 데 사용되는 유전체 재료는 CVD, 물리 기상 퇴적(PVD), ALD, PEALD, PECVD, SACVD, FCVD, 스핀-온 및/또는 유사 공정, 또는 이들의 조합과 같은 임의의 적절한 방법을 사용하여 퇴적될 수 있다.
도 2a 및 2b를 더 참조하면, 마스크층(170)이 유전체층(160) 상에 형성될 수 있다. 마스크층(170)은 비아를 위한 개구를 형성하기 위해 후속 에칭 프로세스를 제어하기 위해 사용될 수 있다(아래의 내용 및 도 3a 내지 6b 참조). 마스크층(170)은 예를 들어, 실리콘 나이트라이드, 실리콘 카바이드, 또는 유사 물질을 포함할 수 있다. 마스크층(170)은 CVD, 플라즈마-강화 CVD(PECVD), 원자층 퇴적(ALD), 플라즈마-강화 ALD(PEALD) 또는 유사 공정과 같은 임의의 적절한 방법을 사용하거나 반도체 표면의 열 산화(thermal oxidation), 또는 이들의 조합에 의해 퇴적될 수 있다.
도 2c 및 2d는 일부 실시형태에 따른 유전체 스택(112', 112'')을 도시한다. 유전체 스택(112')은 도 2a 및 2b와 관련하여 설명된 유전체 스택(112)과 유사한 방법 및 재료를 사용하여 형성될 수 있지만, 유전체층(160)이 ESL(140) 상에 직접 형성되어 있다.
유전체 스택(112'')은 도 2a 및 도 2b와 관련하여 설명된 유전체 스택(112)과 유사한 방법 및 재료를 사용하여 형성될 수 있지만, 추가 유전체층(124)이 ESL(120)과 유전체층(130) 사이에 형성되어 있다. 유전체층(124)은 비아(아래의 내용 및 도 3a 내지 5b 참조)를 위한 개구를 형성하기 위한 후속 에칭 프로세스를 제어하고 및/또는 상기 층 내의 또는 근처의 전도성 구조체의 구조적 및 전기적 격리를 제공하는 데 사용될 수 있다. 유전체층(124)은 유전체층(130)에 대해 전술한 것과 유사한 방법 및 재료를 사용하여 형성될 수 있다. 일부 실시형태에서, 유전체층(124)은 유전체층(130) 재료의 에칭 속도와 상이한 에칭 속도를 갖는 재료를 포함한다.
도 3a, 3b 및 3c에서는, 도 2a 및 2b에 이어, 후속적으로 형성되는 전도성 라인(아래의 내용 및 도 9a-9c 참조)을 위한 개구(200) 및 후속적으로 형성되는 전도성 비아(아래의 내용 및 도 9a-9c 참조)를 위한 개구(201)가 마스크층(170), 유전체층(160) 및 유전체층(150)을 통해 형성된다. 도 3a는 개구(200)를 통한 단면 A-A'(위의 도 1b 참조)를 도시하고, 도 3b는 개구(200, 201)를 통한 단면 A-A’에 수직인 단면 B-B'(위의 도 1b 참조)을 도시하고, 도 3c는 개구(201)와 교차하지 않는 개구(200)의 일부분을 통한 단면 B-B'에 평행한 단면 C-C'(위의 도 1b 참조)을 도시한다. 적절한 포토리소그래피 및 에칭 기술이 하드 마스크층(170)을 패터닝하고 그 패턴을 유전체층(160), 및 유전체층(150)으로 전사하는 데 사용될 수 있다. 전도성 비아를 위한 개구(201)는 ESL(140)의 상단면을 노출시키기 위해 유전체층(160) 및 유전체층(150)을 통해 연장되는 수직 홀일 수 있으며, 전도성 라인을 위한 개구(200)는 유전체층(160)의 상부에 형성된 길이방향 트렌치일 수 있다.
일부 실시형태에서, 하드 마스크층(170), 유전체층(160) 및 유전체층(150)을 통해 개구(200, 201)를 패터닝하는 데 사용되는 방법은 비아-퍼스트 스킴을 이용하며, 여기서 제1 포토리소그래피 및 에칭 프로세스는 비아를 위한 개구(201)를 형성하고, 제2 포토리소그래피 및 에칭 프로세스는 라인을 위한 개구(200)를 형성한다. 다른 실시형태는 다른 방법, 예를 들어 트렌치-퍼스트 스킴, 또는 불완전한 비아-퍼스트 스킴, 또는 매립 에칭 정지층 스킴을 사용할 수 있다. 다양한 에칭 단계의 파라미터(예를 들어, 화학적 조성, 유량, 및 가스의 압력, 반응기 전력 등)가 원하는 내부 테이퍼 각도를 갖는 테이퍼진 측벽 프로파일을 생성하도록 조정될 수 있다. 일부 실시형태에서, 에칭 프로세스는 예를 들면, Ar, C4F8, CF4, C4F6, CH2F2, CH4, N2, O2, CO, CO2, H2, 유사 물질, 또는 이들의 조합을 에칭 가스로 사용하는 RIE와 같은 건식 에칭이다. 에칭은 60 ℃ 내지 200 ℃ 범위의 온도에서 5 초 내지 1200 초 범위의 지속 시간 동안 수행될 수 있다. 그러나, 임의의 적절한 프로세스가 개구(200, 201)를 형성하는 데 사용될 수 있다.
도 4a, 4b 및 4c에서, ESL(140)의 일부분이 유전체층(130)의 상단면을 노출시키는 개구(201) 아래에 추가 개구(210)를 형성하기 위해 제거된다. ESL(140)의 상기 부분을 제거하는 것은 후속적으로 형성되는 전도성 비아를 위한 개구(201)의 후속적인 확장(widening)에 유리하다(아래의 내용 및 도 5a-6c 참조). ESL(140)의 상기 부분은 습식 세정 프로세스로 제거될 수 있다. 습식 세정 프로세스는 유전체층(130, 150, 160)의 상당한 에칭없이 ESL(140)의 상기 부분이 제거될 수 있도록, 유전체층(130, 150, 160) 재료에 대한 에칭 선택비(etch selectivity)보다 ESL(140) 재료에 대해 더 높은 에칭 선택비를 가질 수 있다. 일부 실시형태에서, 습식 세정은 예를 들면, H2SO4, HCl, H2O2, 또는 유사 물질과 같은 용매, 또는 예를 들면, NaOH, KOH, NH4OH, 또는 유사 물질을 포함하는 7.0보다 큰 pH를 갖는 수용액, 또는 이들의 조합을 포함한다. 습식 세정은 30 ℃ 내지 100 ℃ 범위의 온도에서 5 초 내지 1200 초 범위의 지속 시간 동안 수행될 수 있다. 그러나, 임의의 적절한 프로세스가 개구(210)를 형성하는 데 사용될 수 있다.
도 5a, 5b 및 5c에서, 개구(202)는 개구(201)를 유전체층(150, 160)의 측벽으로 확장함으로써 형성되고, 개구(212)는 개구(210)를 ESL(120)의 상단면을 노출시키도록 유전체층(130)을 통해 연장함으로써 형성된다. 개구(202, 212)를 형성하는 것은 후속적으로 형성되는 전도성 비아(아래의 내용 및 도 9a-9c 참조)의 부피를 증가시키는 데 유리할 수 있으며, 이는 비아 저항을 감소시키고 디바이스 성능을 증가시킬 수 있다.
개구(202, 212)는 유전체층(160)의 상단면보다 유전체층(150, 160)의 측벽을 에칭하는 원자층 에칭(atomic layer etch, ALE)과 같은 선형 제거 방법(linear removal method, LRM)으로 형성될 수 있다. ALE는 2 사이클 내지 25 사이클을 포함하는 순환 에칭일 수 있다. ALE의 각각의 사이클은 유전체층(160)의 상단면 상에 폴리머와 같은 유전체 재료의 선택적 퇴적을 포함하고, 등방성 에칭과 같은 에칭 프로세스가 뒤따른다. ALE의 각 사이클은, 유전체층(160)의 상단면에 퇴적된 폴리머가 유전체층(160)의 상단면의 에칭 속도를 완화시킬 수 있기 때문에, 유전체층(160)의 상단면보다 유전체층(150, 160)의 측벽으로부터 더 많은 재료를 제거할 수 있다. 이로 인해, 유전체층(150, 160)의 측벽의 측방향 에칭 속도는 유전체층(160)의 상단면의 에칭 속도보다 크다.
일부 실시형태에서, LRM은 예를 들면, Ar, C4F8, CF4, C4F6, CH2F2, CH4, N2, O2, CO, CO2, H2, 유사 물질, 또는 이들의 조합을 에칭 가스로 사용하는 RIE와 같은 건식 에칭이다. 에칭은 60 ℃ 내지 200 ℃ 범위의 온도에서 수행될 수 있다. 각각의 에칭 사이클은 5 초 내지 1200 초 범위의 지속 시간 동안 수행될 수 있다. 그러나, 임의의 적절한 프로세스가 개구(202, 212)를 형성하는 데 사용될 수 있다.
증가된 폭을 갖는 개구(202)를 형성하는 것은 전도성 비아에 대한 이후의 금속 충전을 개선할 수 있는 더 큰 비아 패시팅(faceting)을 제공하는 데 유리할 수 있다(아래의 내용 및 도 8a-8c 참조). 개구(202)의 증가된 폭은 후속적으로 형성되는 전도성 비아를 위한 2단 구조(two step structure)를 달성할 수 있으며, 이는 인접한 전도성 비아와의 사이에 브리징을 감소시키기 위해 접촉 면적을 작게 유지하면서 비아 저항을 감소시키기 위해 비아 부피를 증가시키는 데 유리할 수 있다. 일부 실시형태에서, 개구(202)는 다수의 인접한 전도성 라인(108N) 위로 연장될 수 있다(아래의 내용 및 도 6d 참조).
도 6a, 6b 및 6c에서, ESL(140)의 일부분이 제거되어 개구(202)를 유전체층(130)의 상단면을 노출시키는 개구(204)로 확장하고, ESL(120)의 일부분이 제거되어 개구(212)를 전도성 라인(108N)의 상단면을 노출시키는 개구(214)로 확장시킨다. ESL(120, 140)의 상기 각 부분은 습식 세정 프로세스로 제거될 수 있다. 습식 세정 프로세스는, 유전체층(130, 150, 160)의 상당한 에칭없이 ESL(120, 140)의 상기 부분이 제거되도록, 유전체층(130, 150, 160)의 재료에 대한 에칭 선택비보다 ESL(120, 140)의 재료에 대해 더 높은 에칭 선택비를 가질 수 있다. 일부 실시형태에서, 습식 세정은 도 4a-4c와 관련하여 전술한 습식 세정과 유사한 프로세스 및 화학 물질을 사용하여 수행된다. 그러나, 임의의 적절한 프로세스가 개구(204, 214)를 형성하는 데 사용될 수 있다.
개구(214)는 8 nm 내지 20 nm 범위의 하단 폭(W1)을 가질 수 있고, 이는 이후에 형성되는 비아의 부피를 증가시키는 데 유리할 수 있으며(아래의 내용 및 도 9a-9c 참조), 이는 비아 저항을 감소시키고 디바이스 성능을 향상시킬 수 있다. 하단 폭(W1)이 8 nm보다 작은 것은, 위에서 볼 때 너무 좁은 비아 프로파일을 초래할 수 있고, 이는 비아의 금속 충전에 악영향을 미치고 층 간의 연결을 악화시킬 수 있기 때문에 불리할 수 있다. 하단 폭(W1)이 20 nm보다 큰 것은, 위에서 볼 때 너무 넓은 비아 프로파일을 초래할 수 있고, 이는 인접한 전도성 비아 또는 라인과의 브리징으로 이어질 수 있기 때문에 불리할 수 있다.
개구(214)는 10 nm 내지 25 nm 범위의 상단 폭(W2)를 가질 수 있으며, 이는 이후에 형성되는 비아의 부피를 증가시키는 데 유리할 수 있고(아래의 내용 및 도 9a-9c 참조), 이는 비아 저항을 감소시키고 디바이스의 성능을 향상시킬 수 있다. 상단 폭(W2)이 10 nm보다 작은 것은, 위에서 볼 때 너무 좁은 비아 프로파일을 초래할 수 있고, 이는 비아의 금속 충전에 악영향을 미치고 층 간의 연결을 악화시킬 수 있기 때문에 불리할 수 있다. 상단 폭(W2)이 25 nm보다 큰 것은, 위에서 볼 때 너무 넓은 비아 프로파일을 초래할 수 있고, 이는 인접한 전도성 비아 또는 라인과의 브리징으로 이어질 수 있기 때문에 불리할 수 있다.
개구(204)는 14 nm 내지 40 nm 범위의 하단 폭(W3)을 가질 수 있으며, 이는 이후에 형성되는 비아의 부피를 증가시키는 데 유리할 수 있고(아래의 내용 및 도 9a-9c 참조), 이는 비아 저항을 감소시키고 디바이스의 성능을 향상시킬 수 있다. 하단 폭(W3)이 14 nm보다 작은 것은, 위에서 볼 때 너무 좁은 비아 프로파일을 초래할 수 있고, 이는 비아의 금속 충전에 악영향을 미치고 층 간의 연결을 악화시킬 수 있기 때문에 불리할 수 있다. 하단 폭(W3)이 40 nm보다 큰 것은, 위에서 볼 때 너무 넓은 비아 프로파일을 초래할 수 있고, 이는 인접한 전도성 비아 또는 라인과의 브리징으로 이어질 수 있기 때문에 불리할 수 있다.
개구(204)는 25 nm 내지 80 nm 범위의 상단 폭(W4)을 가질 수 있으며, 이는 이후에 형성되는 비아의 부피를 증가시키는 데 유리할 수 있고(아래의 내용 및 도 9a-9c 참조), 이는 비아 저항을 감소시키고 디바이스의 성능을 향상시킬 수 있다. 상단 폭(W4)이 25 nm보다 작은 것은, 비아의 금속 충전에 악영향을 미치고 층 간의 연결을 악화시킬 수 있기 때문에 불리할 수 있다. 상단 폭(W4)이 80 nm보다 큰 것은, 위에서 볼 때 너무 넓은 비아 프로파일을 초래할 수 있고, 이는 인접한 전도성 비아 또는 라인과의 브리징으로 이어질 수 있기 때문에 불리할 수 있다.
하단 폭(W3)은, 하단 폭(W1)이 약 20 nm 미만일 때 하단 폭(W1)의 약 1.2 배 이상일 수 있다. 상단 폭(W4)은 하단 폭(W3)의 약 1.8 배 이상일 수 있다. 하단 폭(W3)은 상단 폭(W2)의 약 1.4 배 이상일 수 있다. 상단 폭(W2)은 하단 폭(W1)의 약 1.25 배 이상일 수 있다.
일부 실시형태에서, 개구(204)에 인접한 단면 A-A'에서 유전체층(160)의 일부분은 개구(204)가 형성된 후 250 옹스트롬 내지 500 옹스트롬 범위의 두께(T5)를 가지며, 이는 더 큰 부피를 달성하기 위해 이후에 형성되는 비아의 높이를 제어하기에 유리할 수 있다(아래의 내용 및 도 9a-9c 참조). 유전체층(160)의 두께(T5)가 250 옹스트롬보다 작은 것은, 비아 저항을 증가시키고 디바이스 성능을 저하시킬 수 있는 바람직하지 않게 작은 부피를 가지는 비아를 초래할 수 있기 때문에 불리할 수 있다. 유전체층(160)의 두께(T5)가 500 옹스트롬보다 큰 것은 비아 저항을 증가시키고 디바이스 성능을 저하시킬 수 있는 바람직하지 않게 큰 높이를 가지는 비아를 초래할 수 있기 때문에 불리할 수 있다.
도 6d는 일부 실시형태에 따라 개구(214)에 의해 노출된 전도성 라인(108N)에 인접한 하나 이상의 전도성 라인(108N) 위로(over) 연장되는 개구(204)를 도시한다. 다수의 전도성 라인(108N) 위로 연장되는 개구(204)는 후속적으로 형성되는 비아의 부피를 증가시키고, 이에 의해 비아 저항을 감소시키고 개구(214)의 금속 충전을 개선하는데 유리할 수 있다.
도 7a, 7b 및 7c에서, 전도성 확산 배리어 라이너(220)가 구조체 위에 형성되어 개구(200, 204, 214)의 측벽 및 하단면(bottom surface)을 라이닝한다. 전도성 확산 배리어 라이너(220)는 개구(200, 204, 214)에 후속적으로 형성되는 전도성 재료의 주변 유전체 재료로의 외확산을 감소시킬 수 있다(아래의 내용 및 도 8a-8c 참조). 전도성 확산 배리어 라이너(220)는 TaN, Ta, TiN, Ti, Co, 또는 유사 물질, 또는 이들의 조합의 하나 이상의 층을 포함할 수 있다. 전도성 확산 배리어 라이너(220)는 임의의 적절한 방법, 예를 들어 CVD, PECVD, PVD, ALD, PEALD, 전기화학 도금(ECP), 무전해 도금 및 유사 공정에 의해 퇴적될 수 있다.
도 8a, 8b 및 8c에서, 전도성 충전(fill) 재료(250)가 전도성 확산 배리어 라이너(220) 위에 형성되어 개구(200, 204, 214)를 완전히 채운다. 일부 실시형태에서, 얇은 전도성 시드(seed)층이 전도성 충전 재료(250)가 개구를 완전히 채우는 ECP 퇴적 단계를 개시하는 것을 도모하기 위해 전도성 확산 배리어 라이너(220) 위에 퇴적될 수 있다. 전도성 충전 재료(250)는 W, Cu, Co, Ru, CuMn, Mo, Al, 또는 유사 물질, 또는 이들의 조합, 또는 이들의 다층과 같은 금속을 포함할 수 있다. 전도성 충전 재료(250)는 임의의 적절한 방법, 예를 들어 CVD, PECVD, PVD, ALD, PEALD, 전기화학 도금(ECP), 무전해 도금 및 유사 공정에 의해 퇴적될 수 있다. 일부 실시형태에서, 전도성 시드층은 전도성 충전 재료(250)와 동일한 전도성 재료로 이루어질 수 있고 적절한 퇴적 기술(예를 들어, CVD, PECVD, ALD, PEALD, 또는 PVD, 또는 유사 공정)을 사용하여 퇴적될 수 있다.
개구(204, 214)의 증가된 폭은 전도성 충전 재료(250)를 사용하는 충전(filling) 프로세스를 개선하는 데 유리할 수 있다. 이것은 인터커넥트 층들 간에 더 양호한 연결을 제공함으로써 유리할 수 있다.
도 9a 내지 9e는 IMD층(110N+1)에서 전도성 비아(104N+1) 및 전도성 라인(108N+1)을 포함하는 제(N+1) 인터커넥트 레벨(100N+1)을 도시한다. 도 9a는 영역(101)의 사시도를 도시하고, 도 9b는 단면 A-A'를 따라 절단된 영역(101)의 또 다른 사시도를 도시하고, 도 9c는 도 9a에 도시된 단면 A-A'를 따라 도시되고, 도 9d는 도 9a에 도시된 단면 B-B'를 따라 도시되고, 도 9e는 도 9a에 도시된 단면 C-C'를 따라 도시된다. IMD층(110N+1)은 예를 들면 ESL(120, 140) 및 유전체층(130, 150, 160)을 포함한다. 전도성 라인(108N+1)은 전도성 확산 배리어 라이너(220) 및 개구(200)를 채우는 전도성 충전 재료(250)의 부분들을 포함하고, 전도성 비아(104N+1)는 전도성 확산 배리어 라이너(220) 및 개구(204, 214)를 채우는 전도성 충전 재료(250)를 포함한다(위의 내용 및 도 6a-6c 참조).
평탄화 프로세스(예를 들어, CMP)가 IMD층(110N+1) 위의 하드 마스크층(170)(위의 내용 및 도 8b-8c 참조)의 나머지 부분뿐만 아니라 임의의 과잉 전도성 재료를 제거하기 위해 수행되고, 이에 의해 전도성 라인(108N+1)의 전도성 영역과 실질적으로 동일 평면에 있는 IMD층(110N+1)의 유전체 영역을 포함하는 상단면을 형성한다. 평탄화 단계는 IMD층(110N+1)에 내장된 전도성 비아(104N+1) 및 전도성 라인(108N+1)을 포함하는 제(N+1) 인터커넥트 레벨(100N)의 제조를 완성한다.
전도성 비아(104N+1)의 2단 구조는 증가된 비아 부피를 제공하며, 이는 비아 저항을 감소시키면서 또한 아래에 놓인 전도성 라인(108N)과의 접촉 면적을 작게 유지하여 인접한 전도성 비아와의 사이에 브리징 결함을 감소시킬 수 있다. 더 큰 비아 패시팅, 예를 들면 증가된 폭(W1, W2, W3, W4)은 전도성 비아(104N+1)의 금속 충전을 향상시킴으로써 유익할 수 있으며, 이는 인터커넥트 층들 사이에 더 양호한 연결을 제공할 수 있다.
도 10은 일부 실시형태에 따라, 도 6d로부터 이어지는 실시형태를 도시하고, 전도성 비아(104N+1)의 하단면에 접촉하는 전도성 라인(108N)에 인접한 하나 이상의 전도성 라인(108N) 위로 연장되는 전도성 비아(104N+1)를 도시한다. 다수의 전도성 라인(108N) 위로 연장되는 전도성 비아(104N+1)는 전도성 비아(104N+1)의 부피를 증가시키는 데 유리할 수 있으며, 이는 비아 저항을 낮추고 전도성 비아(104N+1)의 금속 충전을 향상시킬 수 있다.
도 11 및 12는 각각 도 2c 및 2d로부터 이어지는 실시형태를 도시한다. 도 11은 ESL(120, 140) 및 유전체층(130, 160)을 포함하는 IMD층(110N+1')을 도시하고, 도 12는 ESL(120, 140) 및 유전체층(124, 130, 150, 160)을 포함하는 IMD층(110N+1'')을 도시한다. IMD층(110N+1')은 도 3a 내지 9e와 관련하여 설명된 IMD층(110N+1)과 유사한 방법을 사용하여 형성될 수 있지만, 유전체층(160)이 ESL(140)의 바로 위에 있다. IMD층(110N+1'')은 도 3a 내지 9e와 관련하여 설명된 IMD 층(110N+1)과 유사한 방법을 사용하여 형성될 수 있지만, 유전체층(124)이 ESL(120)과 유전체층(130) 사이에 있다.
실시형태는 이점을 제공할 수 있다. 위에 개시된 비아 구조는 브리징(bridging)을 감소시키기 위해 작은 접촉 면적을 제공할 수 있다. 비아 구조의 증가된 폭은 더 큰 비아 부피를 제공할 수 있으며, 이는 비아 저항을 감소시키고 더 작은 비아 하단 폭으로 고도의 기술 노드를 위한 디바이스 성능을 향상시킬 수 있다. 더 큰 비아 패시팅(faceting)에 의해 비아에 대한 금속 충전이 개선되어 층 간 더 양호한 연결을 제공할 수 있다.
일 실시형태에 따르면, 방법은 전도성 피처(feature) 위에 제1 에칭 정지층(ESL)을 형성하는 단계; 상기 제1 ESL 상에 제1 유전체층을 형성하는 단계; 상기 제1 유전체층 상에 제2 ESL을 형성하는 단계; 상기 제2 ESL 상에 제2 유전체층을 형성하는 단계; 상기 제2 유전체층에 트렌치를 형성하는 단계; 상기 제2 유전체층을 통해 연장되는 상기 트렌치의 하단면(bottom surface)에 제1 개구를 형성하는 단계; 상기 제1 개구의 하단면에 제2 개구를 형성하는 단계 - 상기 제2 개구는 상기 제1 유전체층 및 상기 제1 ESL을 통해 연장되고, 상기 전도성 피처의 상단면(top surface)을 노출시키고, 제1 폭을 가짐 -; 상기 제1 개구를 제2 폭으로 확장하는 단계 - 상기 제2 폭은 상기 제1 폭보다 큼 -; 및 전도성 라인을 형성하기 위해 상기 트렌치를 전도성 재료로 채우고, 전도성 비아를 형성하기 위해 상기 제2 개구 및 상기 제1 개구를 상기 전도성 재료로 채우는 단계를 포함한다. 일 실시형태에서, 상기 제1 개구를 확장하는 단계는 상기 제2 유전체층을 추가로 에칭하는 단계를 포함하고, 상기 제2 유전체층의 측벽 부분은 상기 제2 유전체층의 상단 부분(top protions)보다 더 빠른 속도로 제거된다. 일 실시형태에서, 상기 제2 개구를 형성하는 단계는, 상기 제2 유전체층을 추가로 에칭하는 동안, 상기 제1 ESL의 일 부분을 노출시키기 위해 상기 제1 유전체층을 통하여 에칭하는 단계; 및 상기 제1 ESL의 상기 부분을 제거하는 단계를 포함한다. 일 실시형태에서, 상기 제2 유전체층을 퇴적하는 단계는, 상기 제2 ESL 상에 제1 유전체 재료를 퇴적하는 단계 및 상기 제1 유전체 재료 상에 제2 유전체 재료를 퇴적하는 단계를 포함하고, 상기 제2 유전체 재료는 상기 제1 유전체 재료와 상이하다. 일 실시형태에서, 상기 제1 유전체 재료는 20 옹스트롬 내지 100 옹스트롬 범위의 두께로 퇴적된다. 일 실시형태에서, 상기 방법은, 상기 제2 유전체 재료에 트렌치를 형성하는 단계 - 상기 제1 개구는 상기 트렌치의 하단면으로 연장됨 -; 및 상기 트렌치를 상기 전도성 재료로 채우는 단계를 더 포함한다. 일 실시형태에서, 상기 제2 유전체 재료는 250 옹스트롬 내지 500 옹스트롬 범위의, 상기 제1 유전체 재료의 상단면과 상기 트렌치의 하단면 사이에서 측정된 두께를 가진다.
다른 실시형태에 따르면, 방법은 제1 유전체층을 통해 제1 개구를 형성하는 단계 - 상기 제1 유전체층은 제1 에칭 정지층(ESL) 상에 있고, 상기 제1 ESL은 제2 유전체층 상에 있고, 상기 제2 유전체층은 제2 ESL 상에 있고, 상기 제2 ESL은 제1 전도성 피처 상에 있음 -; 상기 제1 ESL을 통해 제2 개구를 형성하는 단계 - 상기 제2 개구는 상기 제1 개구의 하단으로부터 연장됨 -; 상기 제1 유전체층의 측벽을 에칭함으로써 상기 제1 개구를 확장하는 단계; 상기 제2 유전체층을 통해 상기 제2 개구를 연장하는 단계; 상기 제1 ESL을 통해 상기 제1 개구를 연장하는 단계; 상기 제2 ESL을 통해 상기 제2 개구를 연장하는 단계; 및 전도성 비아를 형성하기 위해 상기 제1 개구 및 제2 개구를 전도성 재료로 채우는 단계 - 상기 전도성 비아는 상기 제1 전도성 피처에 결합되어 있음 - 를 포함한다. 일 실시형태에서, 상기 제1 개구를 확장하는 단계는 상기 제1 개구를 제2 전도성 피처 위로 연장하고, 상기 제2 전도성 피처는 상기 제1 전도성 피처에 인접한 상기 제2 ESL 아래에 있다. 일 실시형태에서, 상기 제1 ESL은 5 옹스트롬 내지 30 옹스트롬 범위의 두께로 형성된다. 일 실시형태에서, 상기 제2 유전체층은 20 옹스트롬 내지 100 옹스트롬 범위의 두께로 형성된다. 일 실시형태에서, 상기 제2 ESL은 5 옹스트롬 내지 25 옹스트롬 범위의 두께로 형성된다.
또 다른 실시형태에 따르면. 구조체는 제1 유전체층 내의 제1 전도성 피처; 상기 제1 유전체층 위의 제2 유전체층; 상기 제2 유전체층 상의 제1 에칭 정지층(ESL); 상기 제1 ESL 상의 제3 유전체층; 전도성 비아로서, 상기 제3 유전체층 및 상기 제1 ESL을 통해 연장되는 상단 부분 - 상기 상단 부분의 하단면은 상기 제2 유전체층의 상단면을 덮고, 상기 상단 부분은 상기 상단 부분의 상기 하단면을 가로질러 측정된 제1 폭을 가짐 -; 및 상기 제2 유전체층을 통해 연장되는 하단 부분(bottom portion) - 상기 하단 부분의 하단면은 상기 제1 전도성 피처의 상단면에 닿고(landing), 상기 하단 부분은 상기 하단 부분의 상단면을 가로질러 측정된 제2 폭을 가지며, 상기 제2 폭은 상기 제1 폭보다 작음 - 을 포함하는 전도성 비아; 및 상기 전도성 비아 상의 전도성 라인 - 상기 전도성 라인의 측벽은 상기 제3 유전체층에 의해 덮여져 있음 - 을 포함한다. 일 실시형태에서, 상기 구조체는 상기 제1 유전체층에 제2 전도성 피처를 더 포함하고, 상기 전도성 비아는 상기 제2 전도성 피처 위로 연장된다. 일 실시형태에서, 상기 구조체는 상기 제1 유전체층과 상기 제2 유전체층 사이에 제2 ESL을 더 포함한다. 일 실시형태에서, 상기 구조체는 상기 제2 ESL과 상기 제2 유전체층 사이에 제4 유전체층을 더 포함하고, 상기 제2 유전체층은 제1 유전체 재료이고, 상기 제4 유전체층은 제2 유전체 재료이고, 상기 제1 유전체 재료는 상기 제2 유전체 재료와 상이하다. 일 실시형태에서, 상기 제1 폭은 상기 제2 폭의 1.4 배 이상이다. 일 실시형태에서, 상기 상단 부분은 상기 상단 부분의 상단면을 가로질러 측정된 제3 폭을 가지며, 상기 제3 폭은 상기 제1 폭의 1.8 배 이상이다. 일 실시형태에서, 상기 하단 부분은 상기 하단 부분의 하단면을 가로질러 측정된 제4 폭을 가지며, 상기 제1 폭은 상기 제4 폭의 1.2 배 이상이다. 일 실시형태에서, 상기 하단 부분은 상기 하단 부분의 하단면을 가로질러 측정된 제4 폭을 가지며, 상기 제2 폭은 상기 제4 폭의 1.25 배 이상이다.
이상의 내용은 이 분야의 통상의 기술자가 본 발명의 측면을 더 잘 이해할 수 있도록 여러 실시형태의 특징의 개요를 설명한다. 이 분야의 통상의 기술자는 본 발명과 동일한 목적을 수행하고/수행하거나 여기에 소개된 실시형태와 동일한 이점을 달성하기 위해, 다른 프로세스 및 구조를 설계 또는 수정하기 위한 기초로서 본 개시를 쉽게 이용할 수 있다는 것을 이해하여야 한다. 이 분야의 통상의 기술자는 그러한 균등한 구성은 본 발명의 사상 및 범위를 벗어나지 않으며, 본 발명의 사상 및 범위를 벗어나지 않고 다양한 변경, 치환 및 개조가 만들어질 수 있음을 인식해야 한다.
<부기>
1. 방법으로서,
전도성 피처(feature) 위에 제1 에칭 정지층(ESL; etch stop layer)을 형성하는 단계;
상기 제1 ESL 상에 제1 유전체층을 형성하는 단계;
상기 제1 유전체층 상에 제2 ESL을 형성하는 단계;
상기 제2 ESL 상에 제2 유전체층을 형성하는 단계;
상기 제2 유전체층에 트렌치를 형성하는 단계;
상기 제2 유전체층을 통해 연장되는 상기 트렌치의 하단면에 제1 개구를 형성하는 단계;
상기 제1 개구의 하단면에 제2 개구를 형성하는 단계 - 상기 제2 개구는, 상기 제1 유전체층 및 상기 제1 ESL을 통해 연장되고, 상기 전도성 피처의 상단면을 노출시키고, 제1 폭을 가짐 -;
상기 제1 개구를 제2 폭으로 확장시키는 단계 - 상기 제2 폭은 상기 제1 폭보다 큼 -; 및
전도성 라인을 형성하기 위해 상기 트렌치를 전도성 재료로 채우고, 전도성 비아를 형성하기 위해 상기 제2 개구 및 상기 제1 개구를 상기 전도성 재료로 채우는 단계
를 포함하는, 방법.
2. 제1 항에 있어서,
상기 제1 개구를 확장시키는 단계는 상기 제2 유전체층을 추가로 에칭하는 단계를 포함하고, 상기 제2 유전체층의 측벽 부분들은 상기 제2 유전체층의 상단 부분보다 더 빠른 속도로 제거되는, 방법.
3. 제2 항에 있어서,
상기 제2 개구를 형성하는 단계는,
상기 제2 유전체층을 추가로 에칭하는 단계 동안, 상기 제1 ESL의 부분을 노출시키기 위해 상기 제1 유전체층을 통하여 에칭하는 단계; 및
상기 제1 ESL의 상기 부분을 제거하는 단계
를 포함하는, 방법.
4. 제1 항에 있어서,
상기 제2 유전체층을 형성하는 단계는,
상기 제2 ESL 상에 제1 유전체 재료를 퇴적(deposit)하는 단계; 및
상기 제1 유전체 재료 상에 제2 유전체 재료를 퇴적하는 단계 - 상기 제2 유전체 재료는 상기 제1 유전체 재료와는 상이함 - 를 포함하는, 방법.
5. 제4 항에 있어서,
상기 제1 유전체 재료는 20 옹스트롬 내지 100 옹스트롬 범위의 두께로 퇴적되는, 방법.
6. 제5 항에 있어서,
상기 제2 유전체 재료에 트렌치를 형성하는 단계 - 상기 제1 개구는 상기 트렌치의 하단면으로 연장됨 -; 및
상기 트렌치를 상기 전도성 재료로 채우는 단계
를 더 포함하는, 방법.
7. 제6 항에 있어서,
상기 제2 유전체 재료는 250 옹스트롬 내지 500 옹스트롬 범위의, 상기 제1 유전체 재료의 상단면과 상기 트렌치의 하단면 사이에서 측정된 두께를 가지는, 방법.
8. 방법으로서,
제1 유전체층을 통해 제1 개구를 형성하는 단계 - 상기 제1 유전체층은 제1 에칭 정지층(ESL) 상에 있고, 상기 제1 ESL은 제2 유전체층 상에 있고, 상기 제2 유전체층은 제2 ESL 상에 있고, 상기 제2 ESL은 제1 전도성 피처 상에 있음 -;
상기 제1 ESL을 통해 제2 개구를 형성하는 단계 - 상기 제2 개구는 상기 제1 개구의 하단으로부터 연장됨 -;
상기 제1 유전체층의 측벽들을 에칭함으로써 상기 제1 개구를 확장하는 단계;
상기 제2 유전체층을 통해 상기 제2 개구를 연장하는 단계;
상기 제1 ESL을 통해 상기 제1 개구를 연장하는 단계;
상기 제2 ESL을 통해 상기 제2 개구를 연장하는 단계; 및
전도성 비아를 형성하기 위해 상기 제1 개구 및 제2 개구를 전도성 재료로 채우는 단계 - 상기 전도성 비아는 상기 제1 전도성 피처에 결합되어 있음 -
를 포함하는, 방법.
9. 제8 항에 있어서,
상기 제1 개구를 확장하는 단계는 상기 제1 개구를 제2 전도성 피처 위로 연장하고, 상기 제2 전도성 피처는 상기 제1 전도성 피처에 인접하여 상기 제2 ESL 아래에 있는, 방법.
10. 제8 항에 있어서,
상기 제1 ESL은 5 옹스트롬 내지 30 옹스트롬 범위의 두께로 형성되는, 방법.
11. 제8 항에 있어서,
상기 제2 유전체층은 20 옹스트롬 내지 100 옹스트롬 범위의 두께로 형성되는, 방법.
12. 제8 항에 있어서,
상기 제2 ESL은 5 옹스트롬 내지 25 옹스트롬 범위의 두께로 형성되는, 방법.
13. 구조체로서,
제1 유전체층 내의 제1 전도성 피처;
상기 제1 유전체층 위의 제2 유전체층;
상기 제2 유전체층 상의 제1 에칭 정지층(ESL);
상기 제1 ESL 상의 제3 유전체층;
전도성 비아로서,
상기 제3 유전체층 및 상기 제1 ESL을 통해 연장되는 상단 부분 - 상기 상단 부분의 하단면은 상기 제2 유전체층의 상단면을 덮고, 상기 상단 부분은 상기 상단 부분의 상기 하단면을 가로질러 측정된 제1 폭을 가짐 -; 및
상기 제2 유전체층을 통해 연장되는 하단 부분 - 상기 하단 부분의 하단면은 상기 제1 전도성 피처의 상단면에 닿고(landing), 상기 하단 부분은 상기 하단 부분의 상단면을 가로질러 측정된 제2 폭을 가지며, 상기 제2 폭은 상기 제1 폭보다 작음 -
을 포함하는 상기 전도성 비아; 및
상기 전도성 비아 상의 전도성 라인 - 상기 전도성 라인의 측벽들은 상기 제3 유전체층에 의해 덮여져 있음 -
을 포함하는, 구조체.
14. 제13 항에 있어서,
상기 제1 유전체층에 제2 전도성 피처를 더 포함하고, 상기 전도성 비아는 상기 제2 전도성 피처 위로 연장되는, 구조체.
15. 제13 항에 있어서,
상기 제1 유전체층과 상기 제2 유전체층 사이에 제2 ESL을 더 포함하는, 구조체.
16. 제15 항에 있어서,
상기 제2 ESL과 상기 제2 유전체층 사이에 제4 유전체층을 더 포함하고, 상기 제2 유전체층은 제1 유전체 재료이고, 상기 제4 유전체층은 제2 유전체 재료이고, 상기 제1 유전체 재료는 상기 제2 유전체 재료와는 상이한, 구조체.
17. 제13 항에 있어서,
상기 제1 폭은 상기 제2 폭의 1.4 배 이상인, 구조체.
18. 제13 항에 있어서,
상기 상단 부분은 상기 상단 부분의 상단면을 가로질러 측정된 제3 폭을 가지며, 상기 제3 폭은 상기 제1 폭의 1.8 배 이상인, 구조체.
19. 제13 항에 있어서,
상기 하단 부분은 상기 하단 부분의 하단면을 가로질러 측정된 제4 폭을 가지며, 상기 제1 폭은 상기 제4 폭의 1.2 배 이상인, 구조체.
20. 제13 항에 있어서,
상기 하단 부분은 상기 하단 부분의 하단면을 가로질러 측정된 제4 폭을 가지며, 상기 제2 폭은 상기 제4 폭의 1.25 배 이상인, 구조체.

Claims (10)

  1. 방법으로서,
    전도성 피처(feature) 위에 제1 에칭 정지층(ESL; etch stop layer)을 형성하는 단계;
    상기 제1 ESL 상에 제1 유전체층을 형성하는 단계;
    상기 제1 유전체층 상에 제2 ESL을 형성하는 단계;
    상기 제2 ESL 상에 제2 유전체층을 형성하는 단계;
    상기 제2 유전체층에 트렌치를 형성하는 단계;
    상기 제2 유전체층을 통해 연장되는 상기 트렌치의 하단면에 제1 개구를 형성하는 단계;
    상기 제1 개구의 하단면에 제2 개구를 형성하는 단계 - 상기 제2 개구는, 상기 제1 유전체층 및 상기 제1 ESL을 통해 연장되고, 상기 전도성 피처의 상단면을 노출시키고, 제1 폭을 가짐 -;
    상기 제1 개구를 제2 폭으로 확장시키는 단계 - 상기 제2 폭은 상기 제1 폭보다 큼 -; 및
    전도성 라인을 형성하기 위해 상기 트렌치를 전도성 재료로 채우고, 전도성 비아를 형성하기 위해 상기 제2 개구 및 상기 제1 개구를 상기 전도성 재료로 채우는 단계
    를 포함하는, 방법.
  2. 제1 항에 있어서,
    상기 제1 개구를 확장시키는 단계는 상기 제2 유전체층을 추가로 에칭하는 단계를 포함하고, 상기 제2 유전체층의 측벽 부분들은 상기 제2 유전체층의 상단 부분보다 더 빠른 속도로 제거되는, 방법.
  3. 제2 항에 있어서,
    상기 제2 개구를 형성하는 단계는,
    상기 제2 유전체층을 추가로 에칭하는 단계 동안, 상기 제1 ESL의 부분을 노출시키기 위해 상기 제1 유전체층을 통하여 에칭하는 단계; 및
    상기 제1 ESL의 상기 부분을 제거하는 단계
    를 포함하는, 방법.
  4. 제1 항에 있어서,
    상기 제2 유전체층을 형성하는 단계는,
    상기 제2 ESL 상에 제1 유전체 재료를 퇴적(deposit)하는 단계; 및
    상기 제1 유전체 재료 상에 제2 유전체 재료를 퇴적하는 단계 - 상기 제2 유전체 재료는 상기 제1 유전체 재료와는 상이함 - 를 포함하는, 방법.
  5. 방법으로서,
    제1 유전체층을 통해 제1 개구를 형성하는 단계 - 상기 제1 유전체층은 제1 에칭 정지층(ESL) 상에 있고, 상기 제1 ESL은 제2 유전체층 상에 있고, 상기 제2 유전체층은 제2 ESL 상에 있고, 상기 제2 ESL은 제1 전도성 피처 상에 있음 -;
    상기 제1 ESL을 통해 제2 개구를 형성하는 단계 - 상기 제2 개구는 상기 제1 개구의 하단으로부터 연장됨 -;
    상기 제1 유전체층의 측벽들을 에칭함으로써 상기 제1 개구를 확장시키는 단계;
    상기 제2 유전체층을 통해 상기 제2 개구를 연장하는 단계;
    상기 제1 ESL을 통해 상기 제1 개구를 연장하는 단계;
    상기 제2 ESL을 통해 상기 제2 개구를 연장하는 단계; 및
    전도성 비아를 형성하기 위해 상기 제1 개구 및 상기 제2 개구를 전도성 재료로 채우는 단계 - 상기 전도성 비아는 상기 제1 전도성 피처에 결합되어 있음 -
    를 포함하는, 방법.
  6. 제5 항에 있어서,
    상기 제1 개구를 확장시키는 단계는 상기 제1 개구를 제2 전도성 피처 위로 연장하고, 상기 제2 전도성 피처는 상기 제1 전도성 피처에 인접하여 상기 제2 ESL 아래에 있는, 방법.
  7. 구조체로서,
    제1 유전체층 내의 제1 전도성 피처;
    상기 제1 유전체층 위의 제2 유전체층;
    상기 제2 유전체층 상의 제1 에칭 정지층(ESL);
    상기 제1 ESL 상의 제3 유전체층;
    전도성 비아로서,
    상기 제3 유전체층 및 상기 제1 ESL을 통해 연장되는 상단 부분 - 상기 상단 부분의 하단면은 상기 제2 유전체층의 상단면을 덮고, 상기 상단 부분은 상기 상단 부분의 상기 하단면을 가로질러 측정된 제1 폭을 가짐 -; 및
    상기 제2 유전체층을 통해 연장되는 하단 부분 - 상기 하단 부분의 하단면은 상기 제1 전도성 피처의 상단면에 닿고(landing), 상기 하단 부분은 상기 하단 부분의 상단면을 가로질러 측정된 제2 폭을 가지며, 상기 제2 폭은 상기 제1 폭보다 작음 -
    을 포함하는 상기 전도성 비아; 및
    상기 전도성 비아 상의 전도성 라인 - 상기 전도성 라인의 측벽들은 상기 제3 유전체층에 의해 덮여져 있음 -
    을 포함하는, 구조체.
  8. 제7 항에 있어서,
    상기 제1 유전체층에 제2 전도성 피처를 더 포함하고, 상기 전도성 비아는 상기 제2 전도성 피처 위로 연장되는, 구조체.
  9. 제7 항에 있어서,
    상기 제1 유전체층과 상기 제2 유전체층 사이에 제2 ESL을 더 포함하는, 구조체.
  10. 제9 항에 있어서,
    상기 제2 ESL과 상기 제2 유전체층 사이에 제4 유전체층을 더 포함하고, 상기 제2 유전체층은 제1 유전체 재료이고, 상기 제4 유전체층은 제2 유전체 재료이고, 상기 제1 유전체 재료는 상기 제2 유전체 재료와는 상이한, 구조체.
KR1020210090274A 2021-03-10 2021-07-09 반도체 디바이스 및 그 형성 방법 KR102661685B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US202163159004P 2021-03-10 2021-03-10
US63/159,004 2021-03-10
US17/318,327 US11652049B2 (en) 2021-03-10 2021-05-12 Semiconductor device and method of forming thereof
US17/318,327 2021-05-12

Publications (2)

Publication Number Publication Date
KR20220127118A true KR20220127118A (ko) 2022-09-19
KR102661685B1 KR102661685B1 (ko) 2024-04-26

Family

ID=83005154

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020210090274A KR102661685B1 (ko) 2021-03-10 2021-07-09 반도체 디바이스 및 그 형성 방법

Country Status (5)

Country Link
US (3) US11652049B2 (ko)
KR (1) KR102661685B1 (ko)
CN (1) CN115084006A (ko)
DE (1) DE102021112927A1 (ko)
TW (1) TWI793711B (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI847884B (zh) * 2023-09-27 2024-07-01 鴻海精密工業股份有限公司 內連線結構的形成方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030023299A (ko) * 2001-09-13 2003-03-19 주성엔지니어링(주) ＳｉＬＫ 이중 다마신 공정
KR20190013413A (ko) * 2017-07-31 2019-02-11 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 상호접속 구조체 및 방법
KR20190013227A (ko) * 2017-08-01 2019-02-11 삼성전자주식회사 반도체 장치
KR20190064376A (ko) * 2017-11-30 2019-06-10 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 컨택 형성 방법 및 관련 구조
KR20200016472A (ko) * 2018-08-07 2020-02-17 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR20200029835A (ko) * 2018-09-11 2020-03-19 삼성전자주식회사 반도체 소자의 배선 형성 방법 및 이에 의한 반도체 소자의 배선

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6368967B1 (en) * 2000-05-04 2002-04-09 Advanced Micro Devices, Inc. Method to control mechanical stress of copper interconnect line using post-plating copper anneal
JP4858895B2 (ja) 2000-07-21 2012-01-18 富士通セミコンダクター株式会社 半導体装置の製造方法
US6768204B1 (en) 2001-04-05 2004-07-27 Advanced Micro Devices, Inc. Self-aligned conductive plugs in a semiconductor device
KR100672816B1 (ko) 2004-03-16 2007-01-22 삼성전자주식회사 반도체 메모리 장치의 캐패시터 형성방법
KR100613390B1 (ko) * 2004-12-16 2006-08-17 동부일렉트로닉스 주식회사 금속 배선된 반도체 소자 및 반도체 소자 금속 배선 형성방법
US8264086B2 (en) 2005-12-05 2012-09-11 Taiwan Semiconductor Manufacturing Company, Ltd. Via structure with improved reliability
DE102008063430B4 (de) 2008-12-31 2016-11-24 Advanced Micro Devices, Inc. Verfahren zur Herstellung eines Metallisierungssystem eines Halbleiterbauelements mit zusätzlich verjüngten Übergangskontakten
JP5498808B2 (ja) 2010-01-28 2014-05-21 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
WO2013101204A1 (en) 2011-12-30 2013-07-04 Intel Corporation Self-enclosed asymmetric interconnect structures
US9406589B2 (en) * 2014-03-14 2016-08-02 Taiwan Semiconductor Manufacturing Company, Ltd. Via corner engineering in trench-first dual damascene process
US9543257B2 (en) * 2014-05-29 2017-01-10 Taiwan Semiconductor Manufacturing Company, Ltd. 3DIC interconnect devices and methods of forming same
US9647071B2 (en) 2015-06-15 2017-05-09 Taiwan Semiconductor Manufacturing Company, Ltd. FINFET structures and methods of forming the same
US10332790B2 (en) 2015-06-15 2019-06-25 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field effect transistor (FinFET) device structure with interconnect structure
US11348828B2 (en) * 2017-11-23 2022-05-31 Taiwan Semiconductor Manufacturing Co., Ltd. Interconnect structure and method of forming the same
US10784151B2 (en) 2018-09-11 2020-09-22 Taiwan Semiconductor Manufacturing Company Ltd. Interconnect structure and manufacturing method for the same
US11094626B2 (en) 2018-09-24 2021-08-17 Taiwan Semiconductor Manufacturing Co., Ltd. Methods of forming interconnect structures in semiconductor fabrication
US11063111B2 (en) 2018-09-27 2021-07-13 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and manufacturing method for the same
US11335596B2 (en) 2018-10-30 2022-05-17 Taiwan Semiconductor Manufacturing Co., Ltd. Selective deposition for integrated circuit interconnect structures

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030023299A (ko) * 2001-09-13 2003-03-19 주성엔지니어링(주) ＳｉＬＫ 이중 다마신 공정
KR20190013413A (ko) * 2017-07-31 2019-02-11 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 상호접속 구조체 및 방법
KR20190013227A (ko) * 2017-08-01 2019-02-11 삼성전자주식회사 반도체 장치
KR20190064376A (ko) * 2017-11-30 2019-06-10 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 컨택 형성 방법 및 관련 구조
KR20200016472A (ko) * 2018-08-07 2020-02-17 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR20200029835A (ko) * 2018-09-11 2020-03-19 삼성전자주식회사 반도체 소자의 배선 형성 방법 및 이에 의한 반도체 소자의 배선

Also Published As

Publication number Publication date
KR102661685B1 (ko) 2024-04-26
US20220293520A1 (en) 2022-09-15
US11652049B2 (en) 2023-05-16
CN115084006A (zh) 2022-09-20
DE102021112927A1 (de) 2022-09-15
TW202236429A (zh) 2022-09-16
US20240387372A1 (en) 2024-11-21
US20230253321A1 (en) 2023-08-10
TWI793711B (zh) 2023-02-21

Similar Documents

Publication Publication Date Title
TW202018832A (zh) 半導體結構的製造方法
US20240170397A1 (en) Interconnect level with high resistance layer and method of forming the same
US20240397730A1 (en) Ferroelectric Device and Methods of Fabrication Thereof
KR102545432B1 (ko) 인터커넥트 구조 및 방법
US20240413087A1 (en) Interconnect Structure and Method of Forming Thereof
US20240387372A1 (en) Semiconductor device and method of forming thereof
KR20210086471A (ko) 금속화를 위한 이중층 라이너
US20240363402A1 (en) Interconnect structure and method
KR20190003327A (ko) 구성된 프로파일을 갖는 라이너층을 구비한 반도체 디바이스 및 그 제조방법
US20230377966A1 (en) Self-aligned scheme for semiconductor device and method of forming the same
US20240395699A1 (en) Integrated circuit structure and method for forming the same
TWI868712B (zh) 半導體裝置及其形成方法

Legal Events

Date Code Title Description
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20210709

PA0201 Request for examination
PG1501 Laying open of application
E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20230428

Patent event code: PE09021S01D

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20240131

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20240424

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20240424

End annual number: 3

Start annual number: 1

PG1601 Publication of registration