KR20200016472A - 반도체 장치 및 그 제조 방법 - Google Patents
반도체 장치 및 그 제조 방법 Download PDFInfo
- Publication number
- KR20200016472A KR20200016472A KR1020180091638A KR20180091638A KR20200016472A KR 20200016472 A KR20200016472 A KR 20200016472A KR 1020180091638 A KR1020180091638 A KR 1020180091638A KR 20180091638 A KR20180091638 A KR 20180091638A KR 20200016472 A KR20200016472 A KR 20200016472A
- Authority
- KR
- South Korea
- Prior art keywords
- interlayer insulating
- insulating film
- insulating layer
- wiring
- density
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 36
- 238000000034 method Methods 0.000 title claims description 17
- 239000011229 interlayer Substances 0.000 claims abstract description 139
- 239000000463 material Substances 0.000 claims abstract description 23
- 239000010410 layer Substances 0.000 claims description 185
- 238000005530 etching Methods 0.000 claims description 10
- 238000004519 manufacturing process Methods 0.000 claims description 8
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 7
- 238000011065 in-situ storage Methods 0.000 claims description 7
- 239000001301 oxygen Substances 0.000 claims description 7
- 229910052760 oxygen Inorganic materials 0.000 claims description 7
- HMMGMWAXVFQUOA-UHFFFAOYSA-N octamethylcyclotetrasiloxane Chemical compound C[Si]1(C)O[Si](C)(C)O[Si](C)(C)O[Si](C)(C)O1 HMMGMWAXVFQUOA-UHFFFAOYSA-N 0.000 claims description 5
- 230000004888 barrier function Effects 0.000 description 56
- 239000000758 substrate Substances 0.000 description 49
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 12
- 239000004020 conductor Substances 0.000 description 9
- 239000010941 cobalt Substances 0.000 description 8
- 229910017052 cobalt Inorganic materials 0.000 description 8
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 8
- 239000010949 copper Substances 0.000 description 8
- 239000010936 titanium Substances 0.000 description 8
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 7
- 229910052710 silicon Inorganic materials 0.000 description 7
- 239000010703 silicon Substances 0.000 description 7
- 238000009792 diffusion process Methods 0.000 description 6
- 229910052782 aluminium Inorganic materials 0.000 description 5
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 5
- 239000002356 single layer Substances 0.000 description 5
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 4
- KJTLSVCANCCWHF-UHFFFAOYSA-N Ruthenium Chemical compound [Ru] KJTLSVCANCCWHF-UHFFFAOYSA-N 0.000 description 4
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 4
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 4
- IVHJCRXBQPGLOV-UHFFFAOYSA-N azanylidynetungsten Chemical compound [W]#N IVHJCRXBQPGLOV-UHFFFAOYSA-N 0.000 description 4
- QDWJUBJKEHXSMT-UHFFFAOYSA-N boranylidynenickel Chemical compound [Ni]#B QDWJUBJKEHXSMT-UHFFFAOYSA-N 0.000 description 4
- 229910052802 copper Inorganic materials 0.000 description 4
- 229910052759 nickel Inorganic materials 0.000 description 4
- 229910052707 ruthenium Inorganic materials 0.000 description 4
- 229910052715 tantalum Inorganic materials 0.000 description 4
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 4
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 4
- 229910052719 titanium Inorganic materials 0.000 description 4
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 4
- 229910052721 tungsten Inorganic materials 0.000 description 4
- 239000010937 tungsten Substances 0.000 description 4
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- 239000011148 porous material Substances 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 239000007789 gas Substances 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- PIGFYZPCRLYGLF-UHFFFAOYSA-N Aluminum nitride Chemical compound [Al]#N PIGFYZPCRLYGLF-UHFFFAOYSA-N 0.000 description 1
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 229910052799 carbon Inorganic materials 0.000 description 1
- 239000000919 ceramic Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 230000002250 progressing effect Effects 0.000 description 1
- 239000010453 quartz Substances 0.000 description 1
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76804—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics by forming tapered via holes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
- H01L21/76834—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31144—Etching the insulating layers by chemical or physical means using masks
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76805—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics the opening being a via or contact hole penetrating the underlying conductor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
- H01L21/76811—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures involving multiple stacked pre-patterned masks
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/7682—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing the dielectric comprising air gaps
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76835—Combinations of two or more different dielectric layers having a low dielectric constant
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76841—Barrier, adhesion or liner layers
- H01L21/7685—Barrier, adhesion or liner layers the layer covering a conductive structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/5226—Via connections in a multilevel interconnection structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/528—Geometry or layout of the interconnection structure
- H01L23/5283—Cross-sectional geometry
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
- H01L23/53204—Conductive materials
- H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
- H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
- H01L23/53238—Additional layers associated with copper layers, e.g. adhesion, barrier, cladding layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
- H01L23/5329—Insulating materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
- H01L2221/10—Applying interconnections to be used for carrying current between separate components within a device
- H01L2221/1005—Formation and after-treatment of dielectrics
- H01L2221/101—Forming openings in dielectrics
- H01L2221/1015—Forming openings in dielectrics for dual damascene structures
- H01L2221/1036—Dual damascene with different via-level and trench-level dielectrics
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Geometry (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
반도체 장치가 제공된다. 상기 반도체 장치는 하부 배선, 하부 배선 상에, 제1 밀도를 갖는 제1 부분과, 제1 부분 상에 제1 밀도보다 작은 제2 밀도를 갖는 제2 부분을 포함하는 층간 절연막으로, 제1 부분 및 제2 부분은 동일한 물질을 포함하는 층간 절연막, 층간 절연막의 제2 부분 내에 배치되는 상부 배선, 및 층간 절연막의 제1 부분 내에 배치되고, 상부 배선 및 하부 배선을 연결하는 비아를 포함한다.
Description
본 발명은 반도체 장치 및 그 제조 방법에 관한 것이다.
전자기술의 발달로 인해, 최근 반도체 소자의 다운-스케일링(down-scaling)이 급속도로 진행됨에 따라, 반도체 칩의 고집적화 및 저전력화가 요구되고 있다. 이에 따라, 배선 등 회로 구성요소들 사이의 간격은 점차 감소되어, 누설 문제 등이 발생될 수 있다. 또한, 반도체 칩의 고집적화 및 저전력화를 위해, 배선층의 종횡비(aspect ratio)는 증가하게 된다. 종횡비가 증가한 배선층이 결함을 포함하지 않도록 형성하는 다양한 연구가 진행되고 있다.
본 발명이 해결하고자 하는 기술적 과제는 하부 배선과 비아 간의 누설 현상을 감소시킬 수 있는 반도체 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 기술적 과제는 하부 배선과 비아 간의 누설 현상을 감소시킬 수 있는 반도체 장치의 제조 방법을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 반도체 장치는 하부 배선, 하부 배선 상에, 제1 밀도를 갖는 제1 부분과, 제1 부분 상에 제1 밀도보다 작은 제2 밀도를 갖는 제2 부분을 포함하는 층간 절연막으로, 제1 부분 및 제2 부분은 동일한 물질을 포함하는 층간 절연막, 층간 절연막의 제2 부분 내에 배치되는 상부 배선, 및 층간 절연막의 제1 부분 내에 배치되고, 상부 배선 및 하부 배선을 연결하는 비아를 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 반도체 장치는 제1 거리로 이격되어 배치되는 제1 및 제2 하부 배선, 제1 하부 배선 상에 배치되는 제1 상부 배선, 및 제1 하부 배선과 제1 상부 배선을 연결하고, 제1 기울기의 측벽을 포함하는 비아를 포함하고, 제1 기울기로 측정된 제2 하부 배선과 비아 사이의 제2 거리는 제1 거리보다 크다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법은 하부 배선을 형성하고, 하부 배선 상에, 제1 밀도를 갖는 제1 부분과, 제1 부분 상에 제1 밀도보다 작은 제2 밀도를 갖는 제2 부분을 포함하는 층간 절연막으로, 제1 부분 및 제2 부분은 동일한 물질을 포함하는 층간 절연막을 형성하고, 층간 절연막 상에 제1 마스크 패턴을 형성하고, 제1 마스크 패턴을 식각 마스크로 이용하여, 층간 절연막의 제1 부분의 적어도 일부와 층간 절연막의 제2 부분의 적어도 일부를 제거하고, 하부 배선을 노출하는 트렌치를 형성하고, 트렌치를 채우는 비아를 형성하는 것을 포함하고, 층간 절연막의 제1 부분의 적어도 일부와 층간 절연막의 제2 부분의 적어도 일부가 제거될 때, 층간 절연막의 제1 부분의 제1 식각 속도는 층간 절연막의 제2 부분의 제2 식각 속도보다 작다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃 도이다.
도 2는 몇몇 실시예에 따른 반도체 장치를 설명하기 위해, 도 1의 I-I' 선을 따라 절단한 단면도이다.
도 3은 도 2의 R 부분을 확대하여 도시한 확대도이다.
도 4는 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위해, 도 1의 I-I' 선을 따라 절단한 단면도이다.
도 5는 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위해, 도 1의 I-I' 선을 따라 절단한 단면도이다.
도 6은 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위해, 도 1의 I-I' 선을 따라 절단한 단면도이다.
도 7 내지 도 12는 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 예시적인 단면도이다.
도 2는 몇몇 실시예에 따른 반도체 장치를 설명하기 위해, 도 1의 I-I' 선을 따라 절단한 단면도이다.
도 3은 도 2의 R 부분을 확대하여 도시한 확대도이다.
도 4는 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위해, 도 1의 I-I' 선을 따라 절단한 단면도이다.
도 5는 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위해, 도 1의 I-I' 선을 따라 절단한 단면도이다.
도 6은 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위해, 도 1의 I-I' 선을 따라 절단한 단면도이다.
도 7 내지 도 12는 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 예시적인 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 표시된 구성요소의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다.
도 1은 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃 도이다. 도 2는 몇몇 실시예에 따른 반도체 장치를 설명하기 위해, 도 1의 I-I' 선을 따라 절단한 단면도이다. 도 3은 도 2의 R 부분을 확대하여 도시한 확대도이다. 도 1은 설명의 편의상 식각 정지막, 층간 절연막 등 몇몇 구성요소를 생략하여 도시한다.
도 1 및 도 2를 참조하면, 몇몇 실시예에 따른 반도체 장치(10)는 기판(100), 제1 하부 배선(110), 제2 하부 배선(120), 식각 정지막(130), 층간 절연막(140), 비아(150) 및 상부 배선(160)을 포함할 수 있다.
몇몇 실시예에 따르면, 제1 하부 배선(110)과 제2 하부 배선(120)은 각각 제2 방향(Y)으로 연장될 수 있다. 제1 하부 배선(110)과 제2 하부 배선(120)은 제1 방향(X)으로 제1 거리(D1)만큼 이격될 수 있다. 다시 말해서, 제1 하부 배선(110)과 제2 하부 배선(120)은 나란히 배치되어, 서로 교차하지 않을 수 있다.
몇몇 실시예에 따르면, 상부 배선(160)은 제1 방향(X)으로 연장될 수 있다. 상부 배선(160)은 제1 하부 배선(110)과 제2 하부 배선(120) 상에 배치될 수 있다. 상부 배선(160)은 제1 하부 배선(110)과 제3 방향(Z)으로 적어도 일부 중첩될 수 있다. 또한, 상부 배선(160)은 제2 하부 배선(120)과 제3 방향(Z)으로 적어도 일부 중첩될 수 있다. 다시 말해서, 상부 배선(160)은 제1 하부 배선(110)과 제2 하부 배선(120)과 교차될 수 있다.
몇몇 실시예에 따른 기판(100)은, 예를 들어 실리콘 기판, 갈륨 비소 기판, 실리콘 게르마늄 기판, 세라믹 기판, 석영 기판, 또는 디스플레이용 유리 기판 등을 포함할 수 있고, SOI(Semiconductor On Insulator) 기판을 포함할 수 있으나, 실시예들이 이에 제한되는 것은 아니다. 또한, 베이스 기판은 실리콘 기판 상에 절연막이 형성된 형태일 수도 있으나, 실시예들이 이에 제한되는 것은 아니다.
또한 예를 들어, 기판(100)은 도전성 패턴을 포함할 수 있다. 도전성 패턴은 금속 배선 또는 컨택 등일 수도 있고, 트랜지스터의 게이트 전극, 트랜지스터의 소오스/드레인, 또는 다이오드 등일 수도 있지만, 실시예들이 이에 제한되는 것은 아니다. 다시 말해서, 기판(100)은 반도체 장치의 베이스 기판과, 에피층을 포함할 수 있다. 즉, 기판(100)은 반도체 장치의 FEOL(Front End Of Line) 영역을 포함할 수 있다.
몇몇 실시예에 따르면, 기판(100)은 제1 하부 배선(110)과 제2 하부 배선(120)을 포함할 수 있다. 제1 하부 배선(110)과 제2 하부 배선(120)은 도전성 물질을 포함할 수 있다. 제1 하부 배선(110)과 제2 하부 배선(120)은 기판(100)에 포함된 트랜지스터의 게이트 전극, 소스 전극, 드레인 전극, 다이오드 등일 수 있으나, 실시예들이 이에 제한되지는 않는다.
제1 하부 배선(110)은 제1 하부 배리어막(111)과 제1 하부 도전 패턴(112)을 포함할 수 있다. 제1 하부 배리어막(111)은 제1 하부 도전 패턴(112)의 측벽과, 제1 하부 도전 패턴(112)의 바닥면을 따라 형성될 수 있다. 다시 말해서, 제1 하부 배리어막(111)은 제1 하부 배선 트렌치(110T)의 측벽 및 바닥면을 따라 형성될 수 있다. 즉, 제1 하부 배리어막(111)은 기판(100)과 제1 하부 도전 패턴(112) 사이에 배치될 수 있다. 제1 하부 배리어막(111)은 예를 들어, 탄탈륨(Ta), 탄탈륨 질화물(TaN), 티타늄(Ti), 티타늄 질화물(TiN), 루테늄(Ru), 코발트(Co), 니켈(Ni), 니켈 보론(NiB), 텅스텐 질화물(WN) 중 적어도 하나를 포함할 수 있으나, 실시예들이 이에 제한되는 것은 아니다.
제2 하부 배선(120)은 제2 하부 배리어막(121)과 제2 하부 도전 패턴(122)을 포함할 수 있다. 제2 하부 배리어막(121)은 제2 하부 도전 패턴(122)의 측벽과, 제2 하부 도전 패턴(122)의 바닥면을 따라 형성될 수 있다. 다시 말해서, 제2 하부 배리어막(121)은 제2 하부 배선 트렌치(120T)의 측벽 및 바닥면을 따라 형성될 수 있다. 즉, 제2 하부 배리어막(121)은 기판(100)과 제2 하부 도전 패턴(122) 사이에 배치될 수 있다. 제2 하부 배리어막(121)은 예를 들어, 탄탈륨(Ta), 탄탈륨 질화물(TaN), 티타늄(Ti), 티타늄 질화물(TiN), 루테늄(Ru), 코발트(Co), 니켈(Ni), 니켈 보론(NiB), 텅스텐 질화물(WN) 중 적어도 하나를 포함할 수 있으나, 실시예들이 이에 제한되는 것은 아니다.
비록 제1 하부 배리어막(111)과 제2 하부 배리어막(121)은 단층 구조를 갖는 것으로 도시되었으나, 실시예들이 이에 제한되지는 않는다. 예를 들어, 제1 하부 배리어막(111)과 제2 하부 배리어막(121)은 각각 복수개의 층을 포함할 수 있다. 다른 예를 들어, 제1 하부 배리어막(111)은 단층 구조를 가지고, 제2 하부 배리어막(121)은 복수개의 층을 포함할 수 있다. 또 다른 예를 들어, 제1 하부 배리어막(111)은 복수개의 층을 포함하고, 제2 하부 배리어막(121)은 단층 구조를 가질 수 있다.
몇몇 실시예에서, 제1 하부 도전 패턴(112)은 제1 하부 배리어막(111) 상에 형성될 수 있다. 예를 들어, 제1 하부 도전 패턴(112)은 제1 하부 배선 트렌치(110T)에서 제1 하부 배리어막(111)을 제외한 나머지 부분을 채워 형성될 수 있다. 제1 하부 도전 패턴(112)은 예를 들어, 알루미늄(Al), 구리(Cu), 텅스텐(W), 코발트(Co) 및 이들의 조합 중 적어도 하나를 포함할 수 있으나, 실시예들이 이에 제한되는 것은 아니다.
몇몇 실시예에서, 제2 하부 도전 패턴(122)은 제2 하부 배리어막(121) 상에 형성될 수 있다. 예를 들어, 제2 하부 도전 패턴(122)은 제2 하부 배선 트렌치(120T)에서 제2 하부 배리어막(121)을 제외한 나머지 부분을 채워 형성될 수 있다. 하부 도전 패턴(122)은 예를 들어, 알루미늄(Al), 구리(Cu), 텅스텐(W), 코발트(Co) 및 이들의 조합 중 적어도 하나를 포함할 수 있으나, 실시예들이 이에 제한되는 것은 아니다.
기판(100)의 적어도 일부 상에 식각 정지막(130)이 배치될 수 있다. 식각 정지막(130)은 제1 비아 트렌치(150T)를 형성할 때, 제1 하부 배선(110)과 제2 하부 배선(120)의 손상을 방지할 수 있다. 식각 정지막(130)은 실리콘(Si), 탄소(C), 질소(N), 산소(O), 및 알루미늄(Al)의 조합을 포함할 수 있다. 예를 들어, 식각 정지막(130)은 실리콘 탄질화물(SiCN), 실리콘 질화물(SiN), 실리콘 탄화물(SiC), 알루미늄 질화물(AlN), 알루미늄 산화물(AlO), 및 실리콘 산탄화물(SiCO) 중 하나를 포함할 수 있다. 식각 정지막(130)은 단층 구조를 갖는 것으로 도시되었으나, 실시예들이 이에 제한되지는 않는다. 예를 들어, 식각 정지막(130)은 복수개의 층을 포함할 수 있다.
식각 정지막(130) 상에 층간 절연막(140)이 배치될 수 있다. 층간 절연막(140)은 제1 물질을 포함할 수 있다. 제1 물질은 저유전율(low-K) 물질일 수 있다. 몇몇 실시예에서, 제1 물질은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 실리콘 산탄화물 중 하나일 수 있다. 예를 들어, 제1 물질은 옥타메틸사이클로테트라실록세인(OMCTS: Octamethylcyclotetrasiloxane)일 수 있다. 이하에서는, 설명의 편의상 식각 정지막(130)이 옥타메틸사이클로테트라실록세인을 포함하는 것으로 설명하나, 실시예들이 이에 제한되지 않는다.
층간 절연막(140)은 제1 부분(141)과 제2 부분(142)을 포함할 수 있다. 층간 절연막(140)의 제2 부분(142)은 층간 절연막(140)의 제1 부분(141) 상에 배치될 수 있다. 층간 절연막(140)의 제1 부분(141)과 층간 절연막(140)의 제2 부분(142)은 서로 동일한 제1 물질을 포함할 수 있다. 몇몇 실시예에서, 층간 절연막(140)의 제1 부분(141)과 층간 절연막(140)의 제2 부분(142)은 인-시츄(in-situ)로 형성될 수 있다.
몇몇 실시예에 따르면, 층간 절연막(140)의 제1 부분(141)은 제1 밀도를 갖는 제1 물질을 포함할 수 있다. 또한, 층간 절연막(140)의 제2 부분(142)은 제2 밀도를 갖는 제1 물질을 포함할 수 있다. 이때, 제1 밀도는 제2 밀도보다 클 수 있다.
몇몇 실시예에 따르면, 층간 절연막(140)의 제1 부분(141)의 유전율은 층간 절연막(140)의 제2 부분(142)의 유전율보다 클 수 있다.
몇몇 실시예에 따르면, 층간 절연막(140)의 제1 부분(141)의 산소 함량은 층간 절연막(140)의 제2 부분(142)의 산소 함량보다 클 수 있다.
몇몇 실시예에 따르면, 층간 절연막(140)의 제1 부분(141)의 식각 속도(etch rate)는 층간 절연막(140)의 제2 부분(142)의 식각 속도보다 작을 수 있다.
몇몇 실시예에 따르면, 층간 절연막(140)의 제1 부분(141)의 계면 접착성(adhesion)은 층간 절연막(140)의 제2 부분(142)의 계면 접착성보다 높을 수 있다.
몇몇 실시예에 따르면, 층간 절연막(140)의 제1 부분(141)의 탄성 계수(elastic modulus) 및 경도(hardness)는 층간 절연막(140)의 제2 부분(142)의 탄성 계수 및 경도보다 클 수 있다. 다시 말해서, 층간 절연막(140)의 제1 부분(141)은 층간 절연막(140)의 제2 부분(142) 보다 내구성이 높을 수 있다.
상부 배선(160)은 기판(100) 상에 형성될 수 있다. 상부 배선(160)은 제1 하부 배선(110)과 제2 하부 배선(120)의 적어도 일부 상에 형성될 수 있다. 다시 말해서, 상부 배선(160)은 제1 하부 배선(110)과 제2 하부 배선(120)의 적어도 일부와 제3 방향(Z)으로 중첩될 수 있다. 몇몇 실시예에서, 상부 배선(160)은 층간 절연막(140) 내에 배치될 수 있다. 예를 들어, 상부 배선(160)은 층간 절연막(140)의 제2 부분(142) 내에 배치될 수 있다. 상부 배선(160)은 제2 상부 배리어막(161)과 상부 도전 패턴(162)을 포함할 수 있다. 제2 상부 배리어막(161)은 상부 도전 패턴(162)의 측벽과, 상부 도전 패턴(162)의 바닥면의 일부를 따라 형성될 수 있다. 다시 말해서, 제2 상부 배리어막(161)은 상부 배선 트렌치(160T)의 측벽 및 바닥면의 일부를 따라 형성될 수 있다. 즉, 제2 상부 배리어막(161)은 층간 절연막(140)과 상부 도전 패턴(162) 사이에 배치될 수 있다. 제2 상부 배리어막(161)은 예를 들어, 탄탈륨(Ta), 탄탈륨 질화물(TaN), 티타늄(Ti), 티타늄 질화물(TiN), 루테늄(Ru), 코발트(Co), 니켈(Ni), 니켈 보론(NiB), 텅스텐 질화물(WN) 중 적어도 하나를 포함할 수 있으나, 실시예들이 이에 제한되는 것은 아니다.
몇몇 실시예에서, 상부 도전 패턴(162)은 제2 상부 배리어막(161) 상에 형성될 수 있다. 예를 들어, 상부 도전 패턴(162)은 상부 배선 트렌치(160T)에서 제2 상부 배리어막(161)을 제외한 나머지 부분을 채워 형성될 수 있다. 상부 도전 패턴(162)은 예를 들어, 알루미늄(Al), 구리(Cu), 텅스텐(W), 코발트(Co) 및 이들의 조합 중 적어도 하나를 포함할 수 있으나, 실시예들이 이에 제한되는 것은 아니다.
비아(150)는 기판(100) 상에 형성될 수 있다. 비아(150)는 제1 하부 배선(110)의 적어도 일부 상에 형성될 수 있다. 다시 말해서, 비아(150)는 제1 하부 배선(110)의 적어도 일부와 제3 방향(Y)으로 중첩될 수 있다. 비아(150)는 제1 하부 배선(110)과 상부 배선(160)을 전기적으로 연결할 수 있다.
몇몇 실시예에서, 비아(150)는 층간 절연막(140) 내에 형성될 수 있다. 비아(150)는 제1 상부 배리어막(151)과 비아 도전 패턴(152)을 포함할 수 있다. 제1 상부 배리어막(151)은 비아 도전 패턴(152)의 측벽과, 비아 도전 패턴(152)의 바닥면을 따라 형성될 수 있다. 다시 말해서, 제1 상부 배리어막(151)은 비아 트렌치(150T)의 측벽 및 바닥면을 따라 형성될 수 있다. 즉, 제1 상부 배리어막(151)은 층간 절연막(140)과 비아 도전 패턴(152) 사이에 배치될 수 있다. 제1 상부 배리어막(151)은 예를 들어, 탄탈륨(Ta), 탄탈륨 질화물(TaN), 티타늄(Ti), 티타늄 질화물(TiN), 루테늄(Ru), 코발트(Co), 니켈(Ni), 니켈 보론(NiB), 텅스텐 질화물(WN) 중 적어도 하나를 포함할 수 있으나, 실시예들이 이에 제한되는 것은 아니다.
몇몇 실시예에서, 비아 도전 패턴(152)은 제1 상부 배리어막(151) 상에 형성될 수 있다. 예를 들어, 비아 도전 패턴(152)은 비아 트렌치(150T)에서 제1 상부 배리어막(151)을 제외한 나머지 부분을 채워 형성될 수 있다. 비아 도전 패턴(152)은 예를 들어, 알루미늄(Al), 구리(Cu), 텅스텐(W), 코발트(Co) 및 이들의 조합 중 적어도 하나를 포함할 수 있으나, 실시예들이 이에 제한되는 것은 아니다.
비록 제1 상부 배리어막(151)과 제2 상부 배리어막(161)은 단층 구조를 갖는 것으로 도시되었으나, 실시예들이 이에 제한되지는 않는다. 예를 들어, 제1 상부 배리어막(151)과 제2 상부 배리어막(161)은 복수개의 층을 포함할 수 있다.
제1 상부 배리어막(151)은 제2 상부 배리어막(161)과 연결될 수 있다. 비아 도전 패턴(152)은 상부 도전 패턴(162)과 연결될 수 있다. 몇몇 실시예에서, 제1 상부 배리어막(151)과 제2 상부 배리어막(161)은 동일한 공정을 통해 형성될 수 있다. 또한, 비아 도전 패턴(152)과 상부 도전 패턴(162)은 동일한 공정을 통해 형성될 수 있다. 제1 상부 배리어막(151), 제2 상부 배리어막(161), 비아 도전 패턴(152) 및 상부 도전 패턴(162)은 인-시츄(in-situ)로 형성될 수 있으나, 실시예들이 이에 제한되는 것은 아니다. 본 발명의 기술 분야에서 통상의 지식을 가진 자는 다양한 공정을 통해 제1 상부 배리어막(151), 제2 상부 배리어막(161), 비아 도전 패턴(152) 및 상부 도전 패턴(162)을 형성할 수 있다.
몇몇 실시예에 따르면, 기판(100)의 상면에서 층간 절연막(140)의 제1 부분(141)의 상면까지의 제1 높이(H1)는 기판(100)의 상면에서 비아(150)의 상면까지의 제2 높이(H2) 보다 작을 수 있다. 이때, 비아(150)는 층간 절연막(140)의 제1 부분(141) 및 제2 부분(142) 내에 형성될 수 있다.
설명의 편의상 층간 절연막(140)의 제1 부분(141) 내에 형성된 비아(150)의 측벽을 제1 측벽(150S1)으로 정의하고, 층간 절연막(140)의 제2 부분(142) 내에 형성된 비아(150)의 측벽을 제2 측벽(150S2)으로 정의한다.
비아(150)의 제2 측벽(150S2)의 표면은 비아(150)의 제1 측벽(150S1)의 표면보다 거칠 수 있다. 다시 말해서, 비아(150)의 제1 측벽(150S1)의 조도(roughness)는 비아(150)의 제2 측벽(150S2)의 조도보다 작을 수 있다. 이러한 특징은 층간 절연막(140)의 제1 부분(141)이 층간 절연막(140)의 제2 부분(142)보다 내구성이 높음에 기인할 수 있다. 따라서, 제1 측벽(150S1) 상의 제1 상부 배리어막(151)의 조도가 개선될 수 있다.
비아(150)의 제1 측벽(150S1)은 기판(100)과 제1 각도(θ1)를 형성할 수 있다. 다시 말해서, 비아(150)의 제1 측벽(150S1)은 제1 기울기(S1)를 가질 수 있다. 제1 각도(θ1)는 60° 보다 크고, 90° 보다 작거나 같을 수 있다. 비아(150)의 제2 측벽(150S2)은 기판(100)과 제2 각도(θ2)를 형성할 수 있다. 다시 말해서, 비아(150)의 제2 측벽(150S2)은 제2 기울기(S2)를 가질 수 있다. 제2 각도(θ2)는 0° 보다 크고, 90° 보다 작거나 같을 수 있다. 몇몇 실시예에서, 제1 각도(θ1)는 제2 각도(θ2)보다 클 수 있다. 다시 말해서, 제1 기울기(S1)는 제2 기울기(S2)보다 클 수 있다. 그러나, 실시예들이 이에 제한되지 않는다. 예를 들어, 다른 몇몇 실시예에서, 제2 기울기(S2)는 제1 기울기(S1) 보다 클 수 있다.
도 3을 참조하여, 제2 하부 배선(120)과 비아(150) 사이의 제2 거리(D2)를 정의한다.
도 3을 참조하면, 제2 거리(D2)는 제1 기울기(S1)로 측정된 비아(150)와 제2 하부 배선(120) 사이의 거리 중 가장 짧은 거리를 의미한다. 다시 말해서, 제1 기울기(S1)를 갖는 가상 선(L1)을 제2 하부 배선(120)과 비아(150)를 지나도록 그렸을 때, 제2 하부 배선(120)과 가상 선(L1)이 교차하는 점과 비아(150)와 가상 선(L1)이 교차하는 점 사이의 거리 중 가장 짧은 거리를 제2 거리(D2)로 정의한다.
다시 도 1 및 도 2를 참조하면, 몇몇 실시예에서, 제1 하부 배선(110)과 제2 하부 배선(120)이 이격된 제1 거리(D1)는, 제2 하부 배선(120)과 비아(150) 사이의 제2 거리(D2)보다 작을 수 있다. 또한, 기판(100)의 상면에서 비아(150)의 상면까지의 제2 높이(H2)는 제2 하부 배선(120)과 비아(150) 사이의 제2 거리(D2)보다 크거나 같을 수 있다. 몇몇 실시예에서, 제2 거리(D2)는 제1 거리(D1) 보다 크기 때문에, 비아(150)에서 제2 하부 배선(120)으로 도전 물질이 확산되는 것이 감소될 수 있다. 또한, 제2 높이(H2)는 제1 거리(D1) 보다 크기 때문에, 상부 배선(160)에서 제2 하부 배선(120)으로 도전 물질이 확산되는 것이 감소될 수 있다. 다시 말해서, 비아(150)와 상부 배선(160)에서 제2 하부 배선(120)으로의 누설이 감소될 수 있다.
도 4는 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위해, 도 1의 I-I' 선을 따라 절단한 단면도이다. 설명의 편의를 위해, 앞서 설명한 내용과 동일하거나 유사한 내용은 생략하거나 간단히 설명한다.
도 4를 참조하면, 몇몇 실시예에 따른 반도체 장치(11)는 기판(100), 제1 하부 배선(110), 제2 하부 배선(120), 식각 정지막(130), 층간 절연막(140), 비아(150) 및 상부 배선(160)을 포함할 수 있다.
층간 절연막(140)은 제1 부분(141)과 제2 부분(142)을 포함할 수 있다. 층간 절연막(140)의 제2 부분(142)은 층간 절연막(140)의 제1 부분(141) 상에 배치될 수 있다. 층간 절연막(140)의 제1 부분(141)과 층간 절연막(140)의 제2 부분(142)은 서로 동일한 제1 물질을 포함할 수 있다. 다시 말해서, 층간 절연막(140)의 제1 부분(141)과 층간 절연막(140)의 제2 부분(142)은 인-시츄(in-situ)로 형성될 수 있다.
몇몇 실시예에 따르면, 기판(100)의 상면에서 층간 절연막(140)의 제1 부분(141)의 상면까지의 제1 높이(H1)는 기판(100)의 상면에서 비아(150)의 상면까지의 제2 높이(H2)와 실질적으로 동일할 수 있다. 달리 설명하면, 비아(150)는 층간 절연막(140)의 제1 부분(141) 내에만 형성되고, 상부 배선(160)은 층간 절연막(140)의 제2 부분(142) 내에만 형성될 수 있다. 본 명세서에서, "실질적으로 동일"하다는 것은 공정 오차 등의 미세한 차이를 포함하는 의미이다.
비아(150)의 제1 측벽(150S1)은 기판(100)과 제1 각도(θ1)를 형성할 수 있다. 다시 말해서, 비아(150)의 제1 측벽(150S1)은 제1 기울기(S1)를 가질 수 있다. 제1 각도(θ1)는 60° 보다 크고, 90° 보다 작거나 같을 수 있다.
몇몇 실시예에서, 제1 하부 배선(110)과 제2 하부 배선(120)이 이격된 제1 거리(D1)는, 제2 하부 배선(120)과 비아(150) 사이의 제2 거리(D2)보다 작을 수 있다. 또한, 기판(100)의 상면에서 비아(150)의 상면까지의 제2 높이(H2)는 제2 하부 배선(120)과 비아(150) 사이의 제2 거리(D2)보다 크거나 같을 수 있다. 몇몇 실시예에서, 제2 거리(D2)는 제1 거리(D1) 보다 크기 때문에, 비아(150)에서 제2 하부 배선(120)으로 도전 물질이 확산되는 것이 감소될 수 있다. 또한, 제2 높이(H2)는 제1 거리(D1) 보다 크기 때문에, 상부 배선(160)에서 제2 하부 배선(120)으로 도전 물질이 확산되는 것이 감소될 수 있다. 다시 말해서, 비아(150)와 상부 배선(160)에서 제2 하부 배선(120)으로의 누설이 감소될 수 있다.
도 5는 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위해, 도 1의 I-I' 선을 따라 절단한 단면도이다. 설명의 편의를 위해, 앞서 설명한 내용과 동일하거나 유사한 내용은 생략하거나 간단히 설명한다.
도 5를 참조하면, 몇몇 실시예에 따른 반도체 장치(12)는 기판(100), 제1 하부 배선(110), 제2 하부 배선(120), 식각 정지막(130), 층간 절연막(140), 비아(150) 및 상부 배선(160)을 포함할 수 있다.
층간 절연막(140)은 제1 부분(141), 제2 부분(142), 및 제3 부분(143)을 포함할 수 있다. 층간 절연막(140)의 제2 부분(142)은 층간 절연막(140)의 제1 부분(141) 상에 배치될 수 있다. 층간 절연막(140)의 제3 부분(143)은 층간 절연막(140)의 제2 부분(142) 상에 배치될 수 있다. 층간 절연막(140)의 제1 부분(141), 제2 부분(142), 제3 부분(143)은 서로 동일한 제1 물질을 포함할 수 있다. 몇몇 실시예에서, 층간 절연막(140)의 제1 부분(141), 제2 부분(142), 및 제3 부분(143)은 인-시츄(in-situ)로 형성될 수 있다.
몇몇 실시예에 따르면, 층간 절연막(140)의 제1 부분(141)은 제1 밀도를 갖는 제1 물질을 포함할 수 있다. 또한, 층간 절연막(140)의 제2 부분(142)은 제2 밀도를 갖는 제1 물질을 포함할 수 있다. 또한, 층간 절연막(140)의 제3 부분(143)은 제3 밀도를 갖는 제1 물질을 포함할 수 있다. 이때, 제1 밀도는 제2 밀도보다 클 수 있다. 제3 밀도는 제1 밀도 및 제2 밀도와 동일하거나 다를 수 있다. 몇몇 실시예에서, 제3 밀도는 제2 밀도보다 작을 수 있으나, 실시예들이 이에 제한되지는 않는다.
몇몇 실시예에 따르면, 기판(100)의 상면에서 층간 절연막(140)의 제1 부분(141)의 상면까지의 제1 높이(H1)는 기판(100)의 상면에서 비아(150)의 상면까지의 제2 높이(H2) 보다 작을 수 있다. 또한, 기판(100)의 상면에서 층간 절연막(140)의 제2 부분(142)의 상면까지의 제3 높이(H3)는 기판(100)의 상면에서 비아(150)의 상면까지의 제2 높이(H2) 보다 작을 수 있다. 달리 표현하면, 비아(150)는 층간 절연막(140)의 제1 부분(141), 제2 부분(142), 및 제3 부분(143) 내에 형성될 수 있다.
설명의 편의상 층간 절연막(140)의 제1 부분(141) 내에 형성된 비아(150)의 측벽을 제1 측벽(150S1)으로 정의하고, 층간 절연막(140)의 제2 부분(142) 내에 형성된 비아(150)의 측벽을 제2 측벽(150S2)으로 정의하고, 층간 절연막(140)의 제3 부분(143) 내에 형성된 비아(150)의 측벽을 제3 측벽(150S3)으로 정의한다.
비아(150)의 제1 측벽(150S1)은 기판(100)과 제1 각도(θ1)를 형성할 수 있다. 다시 말해서, 비아(150)의 제1 측벽(150S1)은 제1 기울기(S1)를 가질 수 있다. 제1 각도(θ1)는 60° 보다 크고, 90° 보다 작거나 같을 수 있다. 비아(150)의 제2 측벽(150S2)은 기판(100)과 제2 각도(θ2)를 형성할 수 있다. 다시 말해서, 비아(150)의 제2 측벽(150S2)은 제2 기울기(S2)를 가질 수 있다. 제2 각도(θ2)는 0° 보다 크고, 90° 보다 작거나 같을 수 있다. 비아(150)의 제3 측벽(150S3)은 기판(100)과 제3 각도(θ3)를 형성할 수 있다. 다시 말해서, 비아(150)의 제3 측벽(150S3)은 제3 기울기(S3)를 가질 수 있다. 제3 각도(θ3)는 0° 보다 크고, 90° 보다 작거나 같을 수 있다.
몇몇 실시예에서, 제1 각도(θ1)는 제2 각도(θ2)보다 클 수 있다. 또한, 제2 각도(θ2)는 제3 각도(θ3)보다 클 수 있다. 다시 말해서, 제1 기울기(S1)는 제2 기울기(S2)보다 크고, 제2 기울기(S2)는 제3 기울기(S3)보다 클 수 있다. 그러나, 실시예들이 이에 제한되지 않는다. 예를 들어, 제2 각도(θ2)는 제1 각도(θ1)보다 크고, 제3 각도(θ3)는 제2 각도(θ2) 보다 클 수 있다.
몇몇 실시예에서, 제1 하부 배선(110)과 제2 하부 배선(120)이 이격된 제1 거리(D1)는, 제2 하부 배선(120)과 비아(150) 사이의 제2 거리(D2)보다 작을 수 있다. 또한, 기판(100)의 상면에서 비아(150)의 상면까지의 제2 높이(H2)는 제2 하부 배선(120)과 비아(150) 사이의 제2 거리(D2)보다 크거나 같을 수 있다. 몇몇 실시예에서, 제2 거리(D2)는 제1 거리(D1) 보다 크기 때문에, 비아(150)에서 제2 하부 배선(120)으로 도전 물질이 확산되는 것이 감소될 수 있다. 또한, 제2 높이(H2)는 제1 거리(D1) 보다 크기 때문에, 상부 배선(160)에서 제2 하부 배선(120)으로 도전 물질이 확산되는 것이 감소될 수 있다. 다시 말해서, 비아(150)와 상부 배선(160)에서 제2 하부 배선(120)으로의 누설 전류가 감소될 수 있다.
도 6은 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위해, 도 1의 I-I' 선을 따라 절단한 단면도이다. 설명의 편의를 위해, 앞서 설명한 내용과 동일하거나 유사한 내용은 생략하거나 간단히 설명한다.
도 6을 참조하면, 몇몇 실시예에 따른 반도체 장치(13)는 기판(100), 제1 하부 배선(110), 제2 하부 배선(120), 식각 정지막(130), 층간 절연막(140), 비아(150) 및 상부 배선(160)을 포함할 수 있다.
층간 절연막(140)은 제1 부분(141)과 제2 부분(142)을 포함할 수 있다. 층간 절연막(140)의 제2 부분(142)은 층간 절연막(140)의 제1 부분(141) 상에 배치될 수 있다. 층간 절연막(140)의 제1 부분(141)과 층간 절연막(140)의 제2 부분(142)은 서로 동일한 제1 물질을 포함할 수 있다. 몇몇 실시예에서, 층간 절연막(140)의 제1 부분(141)과 층간 절연막(140)의 제2 부분(142)은 인-시츄(in-situ)로 형성될 수 있다.
몇몇 실시예에 따르면, 층간 절연막(140)의 제1 부분(141)과 제2 부분(142)은 기공(P)을 포함할 수 있다. 몇몇 실시예에서, 층간 절연막(140)의 제1 부분(141)에 포함된 기공(P)의 개수는 층간 절연막(140)의 제2 부분(142)에 포함된 기공(P)의 개수보다 적을 수 있다. 다시 말해서, 층간 절연막(140)의 제1 부분(141)의 공극율(porocity)은 층간 절연막(140)의 제2 부분(142)의 공극율보다 작을 수 있다. 도 7 내지 도 12를 참조하여 몇몇 실시예에 따른 반도체 장치의 제조 방법에 대해 설명한다.
도 7 내지 도 12는 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 예시적인 단면도이다. 또한, 설명의 편의상 층간 절연막(140)이 제1 부분(141)과 제2 부분(142)을 포함하고, 기판(100)의 상면에서 제2 부분(142)의 상면까지의 제1 높이(H1)는 기판(100)의 상면에서 비아(150)의 상면까지의 제2 높이(H2) 보다 작은 것을 가정하여 설명한다. 도 7 내지 도 12를 이용하여 제조된 반도체 장치는 도 2의 반도체 장치(10)와 유사할 수 있다. 다만, 다른 반도체 장치(11, 12, 13)들의 제조 방법에 대해서는 본 발명의 기술 분야에서 통상의 지식을 가진 자는 충분히 이해할 수 있을 것이므로, 설명을 생략한다.
도 7을 참조하면, 기판(100)에 제1 하부 배선(110) 및 제2 하부 배선(120)을 형성할 수 있다. 몇몇 실시예에서, 제1 하부 배선(110)은 제1 하부 배리어막(111) 및 제1 하부 도전 패턴(112)을 포함할 수 있다. 제2 하부 배선(120)은 제2 하부 배리어막(121) 및 제2 하부 도전 패턴(122)을 포함할 수 있다. 예를 들어, 제1 하부 배선 트렌치(110T)의 측벽 및 바닥면을 따라 제1 하부 배리어막(111)을 형성할 수 있다. 또한, 제1 하부 배선 트렌치(110T)의 나머지 부분에 도전 물질을 채워 제1 하부 도전 패턴(112)을 형성할 수 있다. 제2 하부 배선(120)은 제1 하부 배선(110)과 유사한 과정으로 형성될 수 있다.
기판(100)과 제1 하부 배선(110) 상에 식각 정지막(130)을 형성할 수 있다. 식각 정지막(130) 상에 층간 절연막(140)을 형성할 수 있다. 층간 절연막(140)은 제1 부분(141)과 제2 부분(142)을 포함할 수 있다. 층간 절연막(140)의 제1 부분(141)과 층간 절연막(140)의 제2 부분(142)은 동일한 제1 물질을 포함할 수 있다. 그러나, 몇몇 실시예에서 층간 절연막(140)의 제1 부분(141)과 층간 절연막(140)의 제2 부분(142)에 포함된 제1 물질의 밀도는 서로 다를 수 있다. 예를 들어, 층간 절연막(140)의 제1 부분(141)은 제1 밀도를 갖는 제1 물질을 포함하고, 층간 절연막(140)의 제2 부분(142)은 제2 밀도를 갖는 제1 물질을 포함할 수 있다. 제1 밀도는 제2 밀도보다 클 수 있다. 몇몇 실시예에서, 층간 절연막(140)의 제1 부분(141)과 층간 절연막(140)의 제2 부분(142)은 인-시츄(in-situ)로 형성될 수 있다. 몇몇 실시예에서, 층간 절연막(140)의 제1 부분(141)을 형성할 때 산소(O) 가스의 유량을 제1 유량으로 설정하고, 층간 절연막(140)의 제2 부분(142)을 형성할 때 산소(O) 가스의 유량을 제2 유량으로 설정할 수 있다. 제1 유량은 제2 유량보다 클 수 있다. 그러나, 실시예들이 이에 제한되는 것은 아니다. 층간 절연막(140) 상에 제1 마스크 패턴(MS1)을 형성할 수 있다.
도 8을 참조하면, 층간 절연막(140)과 제1 마스크 패턴(MS1) 상에 제2 마스크 패턴(MS2)을 형성할 수 있다. 몇몇 실시예에서, 제2 마스크 패턴(MS2)은 제1 마스크 패턴(MS1)을 덮도록 형성될 수 있다. 제2 마스크 패턴(MS2) 간의 간격은 제1 마스크 패턴(MS1) 간의 간격보다 좁을 수 있다.
도 9를 참조하면, 제2 마스크 패턴(MS2)을 식각 마스크로 이용하여 제1 트렌치(T1)를 형성할 수 있다. 도 9는 제1 트렌치(T1)가 층간 절연막(140)의 제1 부분(141)과 제2 부분(142) 내에 형성되는 것으로 도시하였으나, 실시예들이 이에 제한되지 않는다. 예를 들어, 제1 트렌치(T1)는 층간 절연막(140)의 제2 부분(142) 내에만 형성될 수 있다.
도 10을 참조하면, 제2 마스크 패턴(MS2)을 제거할 수 있다. 이어서, 제1 마스크 패턴(MS1)을 식각 마스크로 이용하여, 식각 정지막(130)의 상면(130a)을 노출시키는 제2 트렌치(T2)를 형성할 수 있다. 이때, 식각 정지막(130)으로 인해, 제1 하부 배선(110)의 손상이 방지될 수 있다. 제2 트렌치(T2)는 제1 측벽(150S1)과 제2 측벽(150S2)을 포함할 수 있다. 기판(100)과 제1 측벽(150S1)은 제1 각도(θ1)를 형성할 수 있다. 다시 말해서, 제1 측벽(150S1)은 제1 기울기(S1)를 가질 수 있다. 기판(100)과 제2 측벽(150S2)은 제2 각도(θ2)를 형성할 수 있다. 다시 말해서, 제2 측벽(150S2)은 제2 기울기(S2)를 가질 수 있다. 몇몇 실시예에 따르면, 층간 절연막(140)의 제1 부분(141)의 식각 속도는 층간 절연막(140)의 제2 부분(142)의 식각 속도보다 작을 수 있다. 따라서, 제2 트렌치(T2)를 형성할 때, 층간 절연막(140)의 제1 부분(141) 층간 절연막(140)의 제2 부분(142)보다 덜 제거될 수 있다. 따라서, 몇몇 실시예에서, 제1 각도(θ1)는 제2 각도(θ2) 보다 클 수 있다. 다시 말해서, 층간 절연막(140)의 제1 부분(141)과 제2 부분(142)의 식각 속도의 차이에 기인하여, 제1 측벽(150S1)과 제2 측벽(150S2)의 기울기가 결정될 수 있다.
도 10 및 도 11을 참조하면, 제2 마스크 패턴(MS2)을 제거할 수 있다. 노출된 식각 정지막(130)의 상면(130a)을 제거하여, 제1 하부 배선(110)의 상면(110a)을 노출하는 제3 트렌치(T3)를 형성할 수 있다. 예를 들어, 제3 트렌치(T3)는 비아 트렌치(150T)와 상부 배선 트렌치(160T)를 포함할 수 있다.
도 11 및 도 12를 참조하면, 제3 트렌치(T3)의 측벽과 바닥면을 따라 제1 상부 배리어막(151)과 제2 상부 배리어막(161)을 형성할 수 있다. 제1 상부 배리어막(151)과 제2 상부 배리어막(161)은 동일한 공정에 의해 형성될 수 있으나, 실시예들이 이에 제한되지는 않는다. 제3 트렌치(T3)의 나머지 부분에 대해, 도전 물질을 채워 비아 도전 패턴(152)과 상부 도전 패턴(162)을 형성할 수 있다. 다시 말해서, 비아 도전 패턴(152)과 상부 도전 패턴(162)은 동일한 공정에 의해 형성될 수 있다. 그러나 실시예들이 이에 제한되지는 않는다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판
110, 120: 하부 배선
130: 식각 정지막 140: 층간 절연막
150: 비아 160: 상부 배선
130: 식각 정지막 140: 층간 절연막
150: 비아 160: 상부 배선
Claims (10)
- 하부 배선;
상기 하부 배선 상에, 제1 밀도를 갖는 제1 부분과, 상기 제1 부분 상에 상기 제1 밀도보다 작은 제2 밀도를 갖는 제2 부분을 포함하는 층간 절연막으로, 상기 제1 부분 및 상기 제2 부분은 동일한 물질을 포함하는 층간 절연막;
상기 층간 절연막의 제2 부분 내에 배치되는 상부 배선; 및
상기 층간 절연막의 제1 부분 내에 배치되고, 상기 상부 배선 및 상기 하부 배선을 연결하는 비아를 포함하는 반도체 장치. - 제 1항에 있어서,
상기 비아의 적어도 일부는 상기 층간 절연막의 제2 부분 내에 배치되는 반도체 장치. - 제 1항에 있어서,
상기 층간 절연막의 제1 부분의 공극율(porosity)은 상기 층간 절연막의 제2 부분의 공극율보다 작은 반도체 장치. - 제 1항에 있어서,
상기 층간 절연막의 제1 부분의 유전율은 상기 층간 절연막의 제2 부분의 유전율보다 큰 반도체 장치. - 제 1항에 있어서,
상기 층간 절연막의 제1 부분과 상기 층간 절연막의 제2 부분은 인-시츄(in-situ)로 형성되는 반도체 장치. - 제 5항에 있어서,
상기 층간 절연막의 제1 부분과 상기 층간 절연막의 제2 부분은 옥타메틸사이클로테트라실록세인(Octamethylcyclotetrasiloxane)을 포함하는 반도체 장치. - 제 6항에 있어서,
상기 층간 절연막의 제1 부분의 산소(Oxide) 함량은 상기 층간 절연막의 제2 부분의 산소 함량보다 큰 반도체 장치. - 제1 거리로 이격되어 배치되는 제1 및 제2 하부 배선;
상기 제1 하부 배선 상에 배치되는 제1 상부 배선; 및
상기 제1 하부 배선과 상기 제1 상부 배선을 연결하고, 제1 기울기의 측벽을 포함하는 비아를 포함하고,
상기 제1 기울기로 측정된 상기 제2 하부 배선과 상기 비아 사이의 제2 거리는 상기 제1 거리보다 큰 반도체 장치. - 제 8항에 있어서,
상기 제2 거리는 상기 제1 기울기로 측정된 상기 제2 하부 배선과 상기 비아 사이의 가장 짧은 거리인 반도체 장치. - 하부 배선을 형성하고,
상기 하부 배선 상에, 제1 밀도를 갖는 제1 부분과, 상기 제1 부분 상에 상기 제1 밀도보다 작은 제2 밀도를 갖는 제2 부분을 포함하는 층간 절연막으로, 상기 제1 부분 및 상기 제2 부분은 동일한 물질을 포함하는 층간 절연막을 형성하고,
상기 층간 절연막 상에 제1 마스크 패턴을 형성하고,
상기 제1 마스크 패턴을 식각 마스크로 이용하여, 상기 층간 절연막의 제1 부분의 적어도 일부와 상기 층간 절연막의 제2 부분의 적어도 일부를 제거하고,
상기 하부 배선을 노출하는 트렌치를 형성하고,
상기 트렌치를 채우는 비아를 형성하는 것을 포함하고,
상기 층간 절연막의 제1 부분의 적어도 일부와 상기 층간 절연막의 제2 부분의 적어도 일부가 제거될 때, 상기 층간 절연막의 제1 부분의 제1 식각 속도는 상기 층간 절연막의 제2 부분의 제2 식각 속도보다 작은 반도체 장치 제조 방법.
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020180091638A KR20200016472A (ko) | 2018-08-07 | 2018-08-07 | 반도체 장치 및 그 제조 방법 |
US16/285,583 US10825766B2 (en) | 2018-08-07 | 2019-02-26 | Semiconductor device with multi-layered wiring and method for fabricating the same |
CN201910378795.2A CN110828370B (zh) | 2018-08-07 | 2019-05-08 | 半导体器件及其制造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020180091638A KR20200016472A (ko) | 2018-08-07 | 2018-08-07 | 반도체 장치 및 그 제조 방법 |
Publications (1)
Publication Number | Publication Date |
---|---|
KR20200016472A true KR20200016472A (ko) | 2020-02-17 |
Family
ID=69405317
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020180091638A KR20200016472A (ko) | 2018-08-07 | 2018-08-07 | 반도체 장치 및 그 제조 방법 |
Country Status (3)
Country | Link |
---|---|
US (1) | US10825766B2 (ko) |
KR (1) | KR20200016472A (ko) |
CN (1) | CN110828370B (ko) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20220127118A (ko) * | 2021-03-10 | 2022-09-19 | 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 | 반도체 디바이스 및 그 형성 방법 |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10784151B2 (en) * | 2018-09-11 | 2020-09-22 | Taiwan Semiconductor Manufacturing Company Ltd. | Interconnect structure and manufacturing method for the same |
US11398377B2 (en) * | 2020-01-14 | 2022-07-26 | International Business Machines Corporation | Bilayer hardmask for direct print lithography |
Family Cites Families (20)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3888794B2 (ja) | 1999-01-27 | 2007-03-07 | 松下電器産業株式会社 | 多孔質膜の形成方法、配線構造体及びその形成方法 |
JP4198906B2 (ja) * | 2001-11-15 | 2008-12-17 | 株式会社ルネサステクノロジ | 半導体装置および半導体装置の製造方法 |
US6660630B1 (en) | 2002-10-10 | 2003-12-09 | Taiwan Semiconductor Manufacturing Co. Ltd. | Method for forming a tapered dual damascene via portion with improved performance |
TW200428586A (en) * | 2003-04-08 | 2004-12-16 | Matsushita Electric Ind Co Ltd | Electronic device and the manufacturing method thereof |
JP4571785B2 (ja) | 2003-05-30 | 2010-10-27 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
KR100598294B1 (ko) | 2003-12-31 | 2006-07-07 | 동부일렉트로닉스 주식회사 | 듀얼 다마신을 이용한 구리 배선 형성 방법 |
US7129164B2 (en) * | 2004-10-18 | 2006-10-31 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method for forming a multi-layer low-K dual damascene |
US7354856B2 (en) | 2005-03-04 | 2008-04-08 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method for forming dual damascene structures with tapered via portions and improved performance |
US8368220B2 (en) * | 2005-10-18 | 2013-02-05 | Taiwan Semiconductor Manufacturing Co. Ltd. | Anchored damascene structures |
US7781332B2 (en) * | 2007-09-19 | 2010-08-24 | International Business Machines Corporation | Methods to mitigate plasma damage in organosilicate dielectrics using a protective sidewall spacer |
CN101740473B (zh) * | 2008-11-18 | 2012-12-12 | 中芯国际集成电路制造(上海)有限公司 | 层间介电层、互连结构及其制造方法 |
DE102008063430B4 (de) | 2008-12-31 | 2016-11-24 | Advanced Micro Devices, Inc. | Verfahren zur Herstellung eines Metallisierungssystem eines Halbleiterbauelements mit zusätzlich verjüngten Übergangskontakten |
JP2010278330A (ja) | 2009-05-29 | 2010-12-09 | Renesas Electronics Corp | 半導体装置及び半導体装置の製造方法 |
JP2011077468A (ja) * | 2009-10-02 | 2011-04-14 | Panasonic Corp | 半導体装置の製造方法および半導体装置 |
JP2012209287A (ja) | 2011-03-29 | 2012-10-25 | Renesas Electronics Corp | 半導体装置および半導体装置の製造方法 |
CN103633015B (zh) * | 2012-08-23 | 2016-05-11 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件的制造方法 |
US9257329B2 (en) * | 2014-02-20 | 2016-02-09 | GlobalFoundries, Inc. | Methods for fabricating integrated circuits including densifying interlevel dielectric layers |
US9728501B2 (en) | 2015-12-21 | 2017-08-08 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of forming trenches |
US9917027B2 (en) | 2015-12-30 | 2018-03-13 | Globalfoundries Singapore Pte. Ltd. | Integrated circuits with aluminum via structures and methods for fabricating the same |
US10297747B2 (en) * | 2017-04-21 | 2019-05-21 | Everpsin Technologies, Inc. | Apparatus and methods for integrating magnetoresistive devices |
-
2018
- 2018-08-07 KR KR1020180091638A patent/KR20200016472A/ko not_active Application Discontinuation
-
2019
- 2019-02-26 US US16/285,583 patent/US10825766B2/en active Active
- 2019-05-08 CN CN201910378795.2A patent/CN110828370B/zh active Active
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20220127118A (ko) * | 2021-03-10 | 2022-09-19 | 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 | 반도체 디바이스 및 그 형성 방법 |
Also Published As
Publication number | Publication date |
---|---|
CN110828370A (zh) | 2020-02-21 |
CN110828370B (zh) | 2024-06-18 |
US20200051909A1 (en) | 2020-02-13 |
US10825766B2 (en) | 2020-11-03 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CN102832165B (zh) | 经过改进的用于双镶嵌工艺的间隙填充方法 | |
CN102738119B (zh) | 用于半导体衬底的贯穿硅通孔及其生产方法 | |
US7960245B2 (en) | Dual wired integrated circuit chips | |
US8432040B2 (en) | Interconnection structure design for low RC delay and leakage | |
TW202006796A (zh) | 製作積體電路的方法 | |
KR20150058556A (ko) | 스트레인-완화된 tsv에 대한 구조 및 방법 | |
TW201838129A (zh) | 用於超(跳)貫孔整合之金屬互連 | |
KR20200016472A (ko) | 반도체 장치 및 그 제조 방법 | |
US20230378115A1 (en) | Semiconductor device structure and methods of forming the same | |
TW202201520A (zh) | 積體晶片 | |
CN102856247A (zh) | 一种背面硅通孔制作方法 | |
TWI679742B (zh) | 金屬化層級及其製造方法 | |
US6803304B2 (en) | Methods for producing electrode and semiconductor device | |
KR100769144B1 (ko) | 에스아이피 구조의 반도체 장치 및 그 제조방법 | |
US20070164372A1 (en) | Systems and methods for forming additional metal routing in semiconductor devices | |
KR100689839B1 (ko) | 반도체장치의 더미패턴 설계방법 | |
KR100799077B1 (ko) | 금속 배선 및 그 형성 방법 | |
CN104851835B (zh) | 金属互连结构及其形成方法 | |
US20090121287A1 (en) | Dual wired integrated circuit chips | |
US20220216167A1 (en) | Hybrid bonding structure and method of fabricating the same | |
US11004741B2 (en) | Profile of through via protrusion in 3DIC interconnect | |
KR20090068035A (ko) | 반도체 소자의 제조방법 | |
US20230136674A1 (en) | Self-aligned double patterning (sadp) integration with wide line spacing | |
KR100457044B1 (ko) | 반도체 소자의 제조 방법 | |
US20020127834A1 (en) | Assorted aluminum wiring design to enhance chip-level performance for deep sub-micron application |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E902 | Notification of reason for refusal | ||
E902 | Notification of reason for refusal |