KR100689839B1 - 반도체장치의 더미패턴 설계방법 - Google Patents
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Abstract
반도체장치의 더미패턴 설계방법들을 제공한다. 주 패턴들(main patterns)을 갖는 제 1 레이아웃(first layout)을 제공하고, 상기 제 1 레이아웃에 도트 더미패턴들(dot dummy patterns)을 추가하여 제 2 레이아웃을 생성한 후, 상기 제 2 레이아웃에 라인/스페이스 결합 더미패턴들(linked line/space dummy patterns)을 추가하여 제 3 레이아웃을 생성한다. 상기 도트 더미패턴들은 사선정렬 도트 더미패턴들(oblique dot dummy patterns)일 수 있다.
Description
도 1은 종래의 반도체장치 일부분을 보여주는 단면도이다.
도 2 내지 도 7은 본 발명의 실시 예에 따른 반도체장치의 더미패턴 설계방법을 보여주는 공정단계별 평면도들이다.
도 8은 본 발명의 실시 예에 따른 반도체장치를 설명하기 위하여 도 7의 절단선 I-I'에 따라 취해진 단면도이다.
도 9는 본 발명의 다른 실시 예에 따른 반도체장치의 더미패턴 설계방법을 보여주는 평면도이다.
본 발명은 반도체장치에 관한 것으로, 특히 반도체장치의 더미패턴 설계방법에 관한 것이다.
반도체장치의 고집적화에 따라 도전성 패턴의 다층화기술이 필수적으로 요구되고 있다. 상기 다층화기술에는 상기 도전성 패턴 및 층간절연막을 반도체기판 상에 차례로 적층하는 방법이 널리 사용된다. 그런데 상기 도전성 패턴 및 상기 층간 절연막의 다층화는 표면요철을 심화시킨다. 그러나 하부 층의 표면요철은 상부 층의 패턴 형성을 방해한다. 예를 들면, 상기 하부 층의 표면요철은 상부 배선의 단차피복성(step coverage)을 나쁘게 한다. 또한, 상기 하부의 표면요철은 상부 배선을 형성하기위한 사진공정의 해상도를 저하시킨다. 이에 따라, 상기 도전성 패턴 및 상기 층간절연막을 평탄화 하는 기술이 연구되고 있다.
도 1은 종래의 반도체장치 일부분을 보여주는 단면도이다.
도 1을 참조하면, 반도체기판(11) 상에 층간절연막(13)을 형성한다. 상기 반도체기판(11)은 셀 영역(C) 및 주변회로 영역(P)으로 구분될 수 있다. 상기 셀 영역(C)의 상기 층간절연막(13) 내에 서로 평행한 그루브들을 형성한다. 상기 그루브들을 채우고 상기 반도체기판(11)을 덮는 금속층을 형성한다. 상기 금속층을 평탄화 하여 상기 그루브들 내에 금속배선들(15)을 형성한다. 상기 금속층을 평탄화 하는 공정은 상기 층간절연막(13)을 정지막으로 채택하는 화학기계적연마(chemical mechanical polishing; CMP) 공정이 널리 이용된다.
상기 층간절연막(13)은 실리콘산화막이 널리 사용된다. 상기 금속층은 구리(Cu)층이 널리 사용된다. 상기 구리(Cu)층 및 상기 실리콘산화막은 서로 다른 경도 및 서로 다른 화학적 반응특성을 갖는다. 일반적으로, 상기 구리(Cu)층은 상기 실리콘산화막보다 낮은 경도를 보인다. 그런데 상기 셀 영역(C)에는 상기 구리(Cu)층으로 채워진 상기 그루브들이 형성된다. 즉, 상기 셀 영역(C)은 상기 주변회로 영역(P)보다 높은 패턴밀집도를 보인다. 여기서 상기 패턴밀집도는 상기 셀 영역(C)의 면적 대비 상기 금속배선들(15)의 면적 비율로 정의될 수 있다. 이 경우에, 상 기 셀 영역(C)은 상기 화학기계적연마(CMP) 공정에 의하여 상기 주변회로 영역(P)보다 빠르게 연마된다. 그 결과, 상기 셀 영역(C)의 상부표면 및 상기 주변회로 영역(P)의 상부표면 간에는 표면단차(E)가 발생한다.
상기 표면단차(E)는 후속 공정의 패턴 형성을 방해한다. 상기 표면단차(E)의 발생을 최소화하려면 상기 주변회로 영역(P)의 상기 패턴밀집도를 상기 셀 영역(C)과 비슷하게 형성하는 것이 유리하다. 즉, 상기 주변회로 영역(P) 및 상기 셀 영역(C)이 비슷한 패턴밀집도를 갖는 경우, 상기 층간절연막(13) 및 상기 금속배선들(15)은 우수한 평탄화 특성을 보일 수 있다. 이에 따라, 상기 주변회로 영역(P)에 더미 패턴들을 추가로 배치하는 방법이 연구되고 있다.
상기 더미 패턴의 형성방법이 미국 공개특허 제US2003/0204832 A1호에 "더미 패턴 생성방법(automatic generation method of dummy patterns)" 이라는 제목으로 마쓰모토(Matumoto)에 의해 개시된바 있다.
마쓰모토(Matumoto)에 따르면, 규칙적으로 배열된 더미패턴들을 구비하는 더미패턴 컴포넌트(dummy pattern components)를 준비한다. 레이아웃에 마스크패턴 데이터를 사용하여 더미 금지영역을 설정한다. 상기 레이아웃에 상기 더미패턴 컴포넌트를 오버레이(overlay) 시키어, 상기 더미패턴들 중 상기 더미 금지영역과 겹치는 것들을 삭제한다.
상기 더미 패턴의 다른 형성방법이 미국 공개특허 제US2005/0051809 A1호에 "집적회로의 더미 (dummy fill for integrated circuits)" 라는 제목으로 스미쓰 등(Smith et al.)에 의해 개시된바 있다.
그런데 반도체장치의 상기 레이아웃은 그 형성과정 상 상기 더미 패턴들이 생성되기 어려운 영역들을 포함할 수 있다. 이 경우에, 상기 더미패턴들의 크기 및 좌표를 이동시키면서 여러 번 반복하여 오버레이(overlay) 시킴으로써 상기 레이아웃을 생성하는 방법이 있다. 그러나 이 방법은 상기 더미패턴의 설계시스템 용량을 과다하게 차지할 뿐만 아니라 상기 더미패턴의 설계에 소요되는 시간을 과다하게 필요로 한다.
본 발명이 이루고자 하는 기술적 과제는 상술한 종래기술의 문제점을 개선하기 위한 것으로서, 설계공정을 단순화 하면서 우수한 평탄화 특성을 갖는 반도체장치의 더미패턴 설계방법을 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는, 더미패턴들을 갖는 반도체장치를 제공하는 데 있다.
상기 기술적 과제를 달성하기 위하여 본 발명은, 더미패턴 설계방법들을 제공한다. 이 방법들은 주 패턴들(main patterns)을 갖는 제 1 레이아웃(first layout)을 제공하는 것을 포함한다. 상기 제 1 레이아웃에 도트 더미패턴들(dot dummy patterns)을 추가하여 제 2 레이아웃(second layout)을 생성한다. 상기 제 2 레이아웃에 라인/스페이스 결합 더미패턴들(linked line/space dummy patterns)을 추가하여 제 3 레이아웃(third layout)을 생성한다.
본 발명의 몇몇 실시 예들에 있어서, 상기 도트 더미패턴들은 사선정렬 도트 더미패턴들(oblique dot dummy patterns)을 포함할 수 있다. 상기 사선정렬 도트 더미패턴들은 사각형 또는 원형의 도트들(dots)을 사선방향으로 배치하여 생성할 수 있다.
다른 실시 예들에 있어서, 상기 제 2 레이아웃을 생성하는 것은 상기 제 1 레이아웃에 더미 불가영역들을 설정하는 것을 포함할 수 있다. 상기 더미 불가영역들은 상기 제 1 레이아웃에 상기 주 패턴들을 제 1 거리 확대하여 설정할 수 있다. 상기 제 1 거리는 사진공정의 한계해상도보다 크게 설정하는 것이 바람직하다. 상기 도트 더미패턴들을 갖는 더미 레이아웃(dummy layout)을 제공할 수 있다. 상기 제 1 레이아웃에 상기 더미 레이아웃을 오버레이(overlay)시키고, 상기 오버레이(overlay)된 더미 레이아웃의 상기 도트 더미패턴들 중 상기 더미 불가영역들에 적어도 일부가 겹치는 것들을 삭제할 수 있다.
또 다른 실시 예들에 있어서, 상기 라인/스페이스 결합 더미패턴들(linked line/space dummy patterns)은 더미 라인 및 더미 스페이스의 결합으로 형성할 수 있다. 상기 더미 라인은 바(bar), 타원, 또는 이들의 조합으로 형성할 수 있다.
또 다른 실시 예들에 있어서, 상기 제 3 레이아웃을 생성하는 것은 상기 제 2 레이아웃에 더미 영역들을 산출하는 것을 포함할 수 있다. 라인/스페이스 결합 더미 규칙을 제공할 수 있다. 상기 라인/스페이스 결합 더미 규칙에 따라 상기 제 2 레이아웃의 상기 더미 영역들에 상기 라인/스페이스 결합 더미패턴들(linked line/space dummy patterns)을 생성할 수 있다. 상기 더미 영역들은 상기 주 패턴들로부터 제 1 거리 이격되고 상기 도트 더미패턴들로부터 제 2 거리 이격되도록 설정할 수 있다. 상기 제 1 및 제 2 거리들은 사진공정의 한계해상도보다 크게 설정하는 것이 바람직하다.
또 다른 실시 예들에 있어서, 상기 라인/스페이스 결합 더미 규칙은 더미 라인(dummy line) 규칙 및 더미 스페이스(dummy space) 규칙을 포함할 수 있다. 상기 더미 라인(dummy line) 규칙은 더미 라인의 최소 길이, 최소 폭, 최대 길이 및 최대 폭을 포함할 수 있다. 상기 더미 라인의 상기 최소 길이 및 상기 최소 폭은 사진공정의 한계해상도보다 크게 설정하는 것이 바람직하다. 상기 더미 스페이스(dummy space) 규칙은 더미 스페이스의 최소 길이, 최소 폭, 최대 길이 및 최대 폭을 포함할 수 있다. 상기 더미 스페이스의 상기 최소 길이 및 상기 최소 폭은 사진공정의 한계해상도보다 크게 설정하는 것이 바람직하다.
또한, 본 발명은, 더미패턴의 다른 설계방법들을 제공한다. 상기 다른 설계방법들은 주 패턴들(main patterns)을 갖는 제 1 레이아웃(first layout)을 제공하는 것을 포함한다. 상기 제 1 레이아웃에 도트 더미패턴들(dot dummy patterns)을 추가하여 제 2 레이아웃을 생성한다. 상기 도트 더미패턴들은 사각형 또는 원형의 도트들(dots)을 구비한다. 상기 제 2 레이아웃에 더미 영역들을 산출한다. 상기 제 2 레이아웃의 상기 더미 영역들에 상기 도트들(dots)을 사진공정의 한계해상도보다 큰 간격으로 추가하여 제 3 레이아웃을 생성한다.
몇몇 실시 예들에 있어서, 상기 도트 더미패턴들은 사선정렬 도트 더미패턴들(oblique dot dummy patterns)을 포함할 수 있다. 상기 사선정렬 도트 더미패턴들은 상기 사각형 또는 상기 원형의 상기 도트들(dots)을 사선방향으로 배치하여 형성할 수 있다.
다른 실시 예들에 있어서, 상기 제 2 레이아웃을 생성하는 것은 상기 제 1 레이아웃에 더미 불가영역들을 설정하는 것을 포함할 수 있다. 상기 더미 불가영역들은 상기 제 1 레이아웃에 상기 주 패턴들을 제 1 거리 확대하여 설정할 수 있다. 상기 제 1 거리는 사진공정의 한계해상도보다 크게 설정하는 것이 바람직하다. 상기 도트 더미패턴들을 갖는 더미 레이아웃(dummy layout)을 제공할 수 있다. 상기 제 1 레이아웃에 상기 더미 레이아웃을 오버레이(overlay)시키고, 상기 오버레이(overlay)된 더미 레이아웃의 상기 도트 더미패턴들 중 상기 더미 불가영역들에 적어도 일부가 겹치는 것들을 삭제할 수 있다.
이에 더하여, 본 발명은, 더미패턴들을 갖는 반도체장치를 제공한다. 상기 반도체장치는 기판 및 상기 기판 상에 제공된 주 패턴들(main patterns)을 구비한다. 상기 기판 상의 상기 주 패턴들 사이에 도트 더미패턴들(dot dummy patterns)이 배치된다. 상기 기판 상의 상기 주 패턴들 사이에 라인/스페이스 결합 더미패턴들(linked line/space dummy patterns)이 배치된다.
몇몇 실시 예들에 있어서, 상기 도트 더미패턴들은 사선정렬 도트 더미패턴들(oblique dot dummy patterns)을 포함할 수 있다. 상기 사선정렬 도트 더미패턴들은 사선방향으로 배치된 사각형 또는 원형의 도트들(dots)일 수 있다. 상기 사선정렬 도트 더미패턴들은 상기 주 패턴들에서 제 1 거리 이격되어 배치될 수 있다. 상기 제 1 거리는 사진공정의 한계해상도보다 큰 것이 바람직하다. 상기 도트들(dots)은 제 2 거리 서로 이격되어 배치될 수 있다. 상기 제 2 거리는 사진공정의 한계해상도보다 큰 것이 바람직하다.
다른 실시 예들에 있어서, 상기 라인/스페이스 결합 더미패턴들은 더미 라인 및 더미 스페이스의 결합을 포함할 수 있다. 상기 더미 라인은 바(bar), 타원, 또는 이들의 조합일 수 있다. 상기 라인/스페이스 결합 더미패턴들은 상기 주 패턴들로부터 제 1 거리 이격되고 상기 도트 더미패턴들로부터 제 2 거리 이격되도록 배치될 수 있다. 상기 제 1 및 제 2 거리는 사진공정의 한계해상도보다 큰 것이 바람직하다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시 예들을 상세히 설명하기로 한다. 그러나 본 발명은 여기서 설명되어지는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시 예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 의미한다.
도 2 내지 도 7은 본 발명의 실시 예에 따른 반도체장치의 더미패턴 설계방법을 보여주는 공정단계별 평면도들이고, 도 8은 본 발명의 실시 예에 따른 반도체장치를 설명하기 위하여 도 7의 절단선 I-I'에 따라 취해진 단면도이며, 도 9는 본 발명의 다른 실시 예에 따른 반도체장치의 더미패턴 설계방법을 보여주는 평면도이 다.
먼저 도 2 내지 도 7을 참조하여 본 발명의 실시 예에 따른 반도체장치의 더미패턴 설계방법들을 설명하기로 한다.
도 2를 참조하면, 주 패턴들(main patterns; 51)을 갖는 제 1 레이아웃(first layout; 50)을 제공한다.
상기 주 패턴들(51)은 도전성 패턴들 또는 절연성 패턴들일 수 있다. 즉, 상기 제 1 레이아웃(50) 내에는 반도체장치의 구성에 필요한 상기 주 패턴들(51)이 제공된다. 상기 주 패턴들(51)은 서로 평행한 라인 형태, 플레이트(plate) 형태, 또는 이들의 조합일 수 있다. 또한, 상기 주 패턴들(51)은 서로 다른 크기의 길이 및 폭을 가질 수 있다.
상기 주 패턴들(51)을 제 1 거리(D1) 확장하여 상기 제 1 레이아웃(50) 내에 더미 불가영역들(55)을 설정할 수 있다. 이 경우에, 상기 더미 불가영역들(55)은 상기 주 패턴들(51) 및 상기 주 패턴들(51)로부터 확장된 영역들(53)을 포함한다. 그 결과, 상기 제 1 레이아웃(50) 내에 제 1 더미영역(56) 및 제 2 더미영역(58)이 한정될 수 있다. 즉, 상기 제 1 및 제 2 더미영역들(56, 58)은 상기 제 1 레이아웃(50) 내의 상기 더미 불가영역들(55)을 제외한 나머지영역으로 정의될 수 있다. 또한, 상기 제 1 더미영역(56)은 상기 제 2 더미영역(58)보다 상대적으로 넓은 영역일 수 있다. 상기 제 2 더미영역(58)은 상기 제 1 더미영역(56)보다 상대적으로 좁은 영역일 수 있다.
상기 제 1 거리(D1)는 사진공정의 한계해상도보다 큰 값으로 설정하는 것이 바람직하다. 또한, 상기 주 패턴들(51)이 상기 도전성 패턴들인 경우, 상기 제 1 거리(D1)는 상기 주 패턴들(51)의 전기적 특성을 고려하여 설정할 수 있다. 예를 들면, 상기 주 패턴들(51)은 구리(Cu)와 같은 금속배선일 수 있다. 이 경우에, 상기 주 패턴들(51)간에는 커플링 커패시턴스(coupling capacitance)가 형성된다.
상기 커플링 커패시턴스는 상기 주 패턴들(51)을 통하여 전달되는 전기신호의 전송속도에 영향을 미친다. 즉, 상기 커플링 커패시턴스가 증가하면 RC지연(RC delay)에 기인하여 상기 전기신호의 전송속도가 느려질 수 있다. 상기 전기신호의 전송속도 저하는 반도체장치의 동작속도를 느려지게 한다. 그러므로 상기 커플링 커패시턴스를 가능한 감소시키는 것이 상기 반도체장치의 동작속도 향상에 유리하다. 상기 커플링 커패시턴스의 크기는 상기 주 패턴들(51)간의 이격거리에 반비례 한다. 즉, 상기 주 패턴들(51)간의 이격거리가 크면 상기 커플링 커패시턴스의 크기는 감소하는 반면, 상기 주 패턴들(51)간의 이격거리가 좁으면 상기 커플링 커패시턴스의 크기는 증가한다. 이에 따라, 상기 제 1 거리(D1)는 상기 커플링 커패시턴스를 고려하여 설정할 수 있다. 또한, 상기 주 패턴들(51)이 상기 제 1 거리(D1)보다 가깝게 밀집한 영역은 한꺼번에 상기 더미 불가영역(55)으로 설정될 수도 있다.
도 3을 참조하면, 도트 더미패턴들(61)을 갖는 더미 레이아웃(dummy layout; 60)을 제공한다.
상기 더미 레이아웃(60)은 규칙적으로 배열된 상기 도트 더미패턴들(61)을 구비할 수 있다. 상기 도트 더미패턴들(61)은 도시된 바와 같이 사각형 또는 원형 의 도트들(dots)을 사선방향으로 배치하여 형성할 수 있다. 이 경우에, 상기 도트 더미패턴들(61)은 사선정렬 도트 더미패턴들(oblique dot dummy patterns)로 정의할 수 있다. 다른 방법으로, 상기 도트 더미패턴들(61)은 사각형 또는 원형의 도트들(dots)을 수평 및 수직방향으로 정렬하여 형성할 수도 있다. 이 경우에, 상기 도트 더미패턴들(61)은 대칭형 도트 더미패턴들(symmetric dot dummy patterns)로 정의할 수 있다.
상기 도트 더미패턴들(61)은 제 2 거리(D2) 간격으로 서로 이격되게 배치할 수 있다. 상기 도트 더미패턴들(61)의 크기 및 상기 제 2 거리(D2)는 사진공정의 한계해상도보다 큰 값으로 설정하는 것이 바람직하다. 또한, 상기 도트 더미패턴들(61)은 상기 더미 불가영역들(55)의 패턴밀집도를 고려하여 설정할 수 있다. 상기 패턴밀집도는 상기 더미 불가영역들(55)의 면적 대비 상기 주 패턴들(51)의 면적 비율로 정의될 수 있다. 같은 방법으로, 상기 더미 레이아웃(60)의 면적 대비 상기 도트 더미패턴들(61)의 면적 비율은 더미밀집도로 정의될 수 있다. 예를 들면, 상기 더미밀집도가 상기 패턴밀집도와 같은 값을 갖도록 상기 도트 더미패턴들(61)의 크기 및 상기 제 2 거리(D2)를 설정할 수 있다. 상기 도트 더미패턴들(61)은 상기 주 패턴들(51)과 같은 종류의 물질패턴들일 수 있다. 즉, 상기 도트 더미패턴들(61)은 도전성 패턴들 또는 절연성 패턴들일 수 있다.
상기 도트 더미패턴들(61)이 상기 도전성 패턴들인 경우, 상기 도트 더미패턴들(61) 및 상기 주 패턴들(51)간에는 커플링 커패시턴스(coupling capacitance)가 형성될 수 있다. 이 경우에, 상기 제 1 거리(D1) 및 상기 제 2 거리(D2)는 상기 도트 더미패턴들(61) 및 상기 주 패턴들(51)의 전기적 특성을 고려하여 설정할 수 있다. 또한, 상기 도트 더미패턴들(61)은 플레이트 더미패턴(plate dummy pattern)에 비하여 상대적으로 낮은 상기 커플링 커패시턴스를 갖는다.
도 4 및 도 5를 참조하면, 상기 제 1 레이아웃(50)에 상기 더미 레이아웃(60)을 오버레이(overlay)시킨다. 그 결과, 상기 더미 불가영역들(55)에 적어도 일부가 겹치는 도트 더미패턴들(61')을 선별할 수 있다. 이어서, 상기 더미 불가영역들(55)에 적어도 일부가 겹치는 도트 더미패턴들(61')을 삭제하여 제 2 레이아웃(50')을 생성한다. 결과적으로, 상기 제 2 레이아웃(50') 내에는 상기 주 패턴들(51) 및 상기 주 패턴들(51) 사이에 추가된 상기 도트 더미패턴들(61)이 공존할 수 있다. 이 경우에, 상기 도트 더미패턴들(61)은 상기 제 1 및 제 2 더미영역들(56, 58) 내에 잔존할 수 있다.
도 6을 참조하면, 상기 제 2 레이아웃(50')에 제 3 더미 영역들(65)을 산출한다.
상기 더미 레이아웃(60)은 규칙적으로 배열된 상기 도트 더미패턴들(61)을 구비한다. 상기 제 2 레이아웃(50')을 생성하는 동안, 상기 더미 불가영역들(55)에 적어도 일부가 겹치는 상기 도트 더미패턴들(61')은 삭제된다. 이에 따라, 상기 제 1 및 제 2 더미영역들(56, 58) 내에는 상기 도트 더미패턴들(61')이 삭제되어 형성된 공간들이 발생한다. 상기 도트 더미패턴들(61')이 삭제되어 형성된 공간들 중 사진공정의 한계해상도보다 큰 곳에 상기 제 3 더미 영역들(65)을 설정할 수 있다. 또한, 상기 제 3 더미 영역들(65)은 상기 주 패턴들(51)로부터 상기 제 1 거리(D1) 이격되고, 상기 도트 더미패턴들(61)로부터 상기 제 2 거리(D2) 이격되도록 설정할 수 있다. 도시된 바와 같이, 상기 제 3 더미 영역들(65)은 바(Bar) 형 또는 상기 바(Bar)의 결합형일 수 있다.
도 7을 참조하면, 상기 제 2 레이아웃(50')에 라인/스페이스 결합 더미패턴들 (linked line/space dummy patterns; 71, 72, 73, 74)을 추가하여 제 3 레이아웃(50")을 생성한다.
구체적으로, 라인/스페이스 결합 더미 규칙을 제공한다. 상기 라인/스페이스 결합 더미패턴들(71, 72, 73, 74)은 상기 라인/스페이스 결합 더미 규칙에 따라 상기 제 3 더미 영역들(65) 내에 더미 라인들(L71, L72, L73, L74) 및 더미 스페이스들(S71, S72, S73, S74)의 결합으로 형성할 수 있다. 상기 더미 라인들(L71, L72, L73, L74)은 바(bar), 타원, 또는 이들의 조합으로 형성할 수 있다. 상기 라인/스페이스 결합 더미 규칙은 더미 라인(dummy line) 규칙 및 더미 스페이스(dummy space) 규칙을 구비할 수 있다. 상기 더미 라인(dummy line) 규칙은 상기 더미 라인들(L71, L72, L73, L74)의 최소 길이, 최소 폭, 최대 길이 및 최대 폭을 제공할 수 있다. 상기 더미 라인들(L71, L72, L73, L74)의 상기 최소 길이 및 상기 최소 폭은 사진공정의 한계해상도보다 크게 설정하는 것이 바람직하다. 또한, 상기 더미 스페이스(dummy space) 규칙은 상기 더미 스페이스들(S71, S72, S73, S74)의 최소 길이, 최소 폭, 최대 길이 및 최대 폭을 제공할 수 있다. 상기 더미 스페이스들(S71, S72, S73, S74)의 상기 최소 길이 및 상기 최소 폭은 사진공정의 한계해상도보다 크게 설정하는 것이 바람직하다. 상기 라인/스페이스 결합 더미패턴들(71, 72, 73, 74)은 상기 주 패턴들(51)로부터 상기 제 1 거리(D1) 이격되고, 상기 도트 더미패턴들(61)로부터 상기 제 2 거리(D2) 이격되도록 설정할 수 있다.
이에 더하여, 상기 라인/스페이스 결합 더미패턴들(71, 72, 73, 74)은 상기 더미 불가영역들(55)의 상기 패턴밀집도를 고려하여 설정할 수 있다. 예를 들면, 상기 라인/스페이스 결합 더미패턴들(71, 72, 73, 74)은 제 1 내지 제 4 더미 라인들(L71, L72, L73, L74) 및 제 1 내지 제 4 더미 스페이스들(S71, S72, S73, S74)과 같이 다양한 결합으로 형성할 수 있다.
결과적으로, 상기 제 3 레이아웃(50")은 상기 주 패턴들(51), 상기 도트 더미패턴들(61) 및 상기 라인/스페이스 결합 더미패턴들(71, 72, 73, 74)을 구비한다. 상기 도트 더미패턴들(61)은 상기 주 패턴들(51) 사이에 생성될 수 있다. 상기 도트 더미패턴들(61)은 상대적으로 낮은 상기 커플링 커패시턴스를 갖는다. 상기 라인/스페이스 결합 더미패턴들(71, 72, 73, 74)은 상기 주 패턴들(51) 및 상기 도트 더미패턴들(61) 사이에 생성될 수 있다. 상기 주 패턴들(51), 상기 도트 더미패턴들(61) 및 상기 라인/스페이스 결합 더미패턴들(71, 72, 73, 74)은 비슷한 패턴밀집도를 보일 수 있다. 이에 따라, 상기 제 3 레이아웃(50")은 우수한 평탄화 특성을 갖는다.
본 발명의 실시 예에 따르면, 상기 도트 더미패턴들(61)을 생성하는 것과 상기 라인/스페이스 결합 더미패턴들(71, 72, 73, 74)을 생성하는 것만으로 우수한 평탄화 특성을 갖는 상기 제 3 레이아웃(50")을 얻을 수 있다. 즉, 반도체장치의 더미패턴을 설계하는 단계를 단순화 할 수 있다.
이제 도 9를 참조하여 본 발명의 다른 실시 예에 따른 반도체장치의 더미패턴 설계방법들을 설명하기로 한다.
도 9를 참조하면, 도 2 내지 도 6을 통하여 설명된 것과 같은 방법으로 상기 주 패턴들(51) 및 상기 도트 더미패턴들(61)을 갖는 상기 제 2 레이아웃(50')을 생성한다.
상기 도트 더미패턴들(61)은 도시된 바와 같이 사각형 또는 원형의 도트들(dots)을 사선방향으로 배치하여 형성할 수 있다. 이 경우에, 상기 도트 더미패턴들(61)은 사선정렬 도트 더미패턴들(oblique dot dummy patterns)로 정의할 수 있다. 다른 방법으로, 상기 도트 더미패턴들(61)은 사각형 또는 원형의 도트들(dots)을 수평 및 수직방향으로 정렬하여 형성할 수도 있다. 이 경우에, 상기 도트 더미패턴들(61)은 대칭형 도트 더미패턴들(symmetric dot dummy patterns)로 정의할 수 있다.
상기 제 2 레이아웃(50')에 상기 제 3 더미 영역들(65)을 산출한다.
상기 제 2 레이아웃(50')을 생성하는 동안, 상기 더미 불가영역들(55)에 적어도 일부가 겹치는 상기 도트 더미패턴들(61')은 삭제된다. 이에 따라, 상기 제 1 및 제 2 더미영역들(56, 58) 내에는 상기 도트 더미패턴들(61')이 삭제되어 형성된 공간들이 발생한다. 상기 도트 더미패턴들(61')이 삭제되어 형성된 공간들 중 사진공정의 한계해상도보다 큰 곳에 상기 제 3 더미 영역들(65)을 설정할 수 있다. 또한, 상기 제 3 더미 영역들(65)은 상기 주 패턴들(51)로부터 상기 제 1 거리(D1) 이격되고, 상기 도트 더미패턴들(61)로부터 상기 제 2 거리(D2) 이격되도록 설정할 수 있다. 상기 제 1 거리(D1) 및 상기 제 2 거리(D2)는 사진공정의 한계해상도보다 크게 설정하는 것이 바람직하다.
도시된 바와 같이, 상기 제 3 더미 영역들(65)은 바(Bar) 형 또는 상기 바(Bar)의 결합형일 수 있다.
상기 제 3 더미 영역들(65)에 다른 도트 더미패턴들(91)을 추가하여 제 3 레이아웃(50")을 생성한다.
구체적으로, 다른 도트 더미 규칙을 제공한다. 상기 다른 도트 더미패턴들(91)은 상기 다른 도트 더미 규칙에 따라 상기 제 3 더미 영역들(65) 내에 배치될 수 있다. 상기 다른 도트 더미패턴들(91)은 상기 도트 더미패턴들(61)의 생성에 사용된 사각형 또는 원형의 도트들(dots)을 사용할 수 있다. 또한, 상기 다른 도트더미패턴들(91)은 상기 도트 더미패턴들(61)의 생성에 사용된 사각형 또는 원형의 도트들(dots)을 축소하거나 확대하여 사용할 수도 있다. 상기 다른 도트 더미 규칙은 상기 도트들(dots)의 최소 크기, 최대 크기, 최소 간격, 최대 간격, 및 배열방법을 제공할 수 있다. 상기 도트들(dots)의 최소 크기 및 최소 간격은 사진공정의 한계해상도보다 크게 설정하는 것이 바람직하다. 예를 들면, 상기 다른 도트 더미패턴들(91)은 상기 도트 더미패턴들(61)의 생성에 사용된 사각형 또는 원형의 도트들(dots)을 상기 제 2 거리(D2) 간격으로 서로 이격되게 정렬하여 형성할 수 있다. 즉, 상기 다른 도트 더미패턴들(91)은 상기 도트 더미패턴들(61)의 생성에 사용된 것과 동일한 사각형 또는 원형의 도트들(dots)을 사용하여 상기 제 3 더미 영역들(65) 내에 상기 제 2 거리(D2) 간격으로 정렬하여 형성할 수 있다.
다른 예를 들면, 상기 다른 도트 더미패턴들(91)은 상기 제 3 더미 영역들(65) 내에 균등한 간격으로 배열할 수 있다. 즉, 상기 도트들(dots)을 상기 제 3 더미 영역들(65) 내에 상기 사진공정의 한계해상도보다 크게 배치할 수 있는 최대 허용 수를 산출한다. 상기 최대 허용 수만큼의 상기 도트들(dots)을 상기 제 3 더미 영역들(65) 내에 균등한 간격으로 배열한다.
상기 다른 도트 더미패턴들(91)은 상기 주 패턴들(51)과 같은 종류의 물질패턴들일 수 있다. 즉, 상기 다른 도트 더미패턴들(91)은 도전성 패턴들 또는 절연성 패턴들일 수 있다. 상기 다른 도트 더미패턴들(91)이 상기 도전성 패턴들인 경우, 상기 다른 도트 더미패턴들(91) 및 상기 주 패턴들(51)간에는 커플링 커패시턴스(coupling capacitance)가 형성될 수 있다. 이 경우에, 상기 제 1 거리(D1) 및 상기 제 2 거리(D2)는 상기 다른 도트 더미패턴들(91) 및 상기 주 패턴들(51)의 전기적 특성을 고려하여 설정할 수 있다. 또한, 상기 다른 도트 더미패턴들(91)은 플레이트 더미패턴(plate dummy pattern)에 비하여 상대적으로 낮은 상기 커플링 커패시턴스를 갖는다.
그 결과, 상기 제 3 레이아웃(50")은 상기 주 패턴들(51), 상기 도트 더미패턴들(61) 및 상기 다른 도트 더미패턴들(91)을 구비한다. 상기 도트 더미패턴들(61)은 상기 주 패턴들(51) 사이에 생성될 수 있다. 상기 다른 도트 더미패턴들(91)은 상기 주 패턴들(51) 및 상기 도트 더미패턴들(61) 사이에 생성될 수 있다. 상기 도트 더미패턴들(61) 및 상기 다른 도트 더미패턴들(91)은 상대적으로 낮은 상기 커플링 커패시턴스를 갖는다. 이에 더하여, 상기 주 패턴들(51), 상기 도트 더미패턴들(61) 및 상기 다른 도트 더미패턴들(91)은 비슷한 패턴밀집도를 보일 수 있다. 이에 따라, 상기 제 3 레이아웃(50")은 우수한 평탄화 특성을 갖는다.
본 발명의 다른 실시 예에 따르면, 상기 도트 더미패턴들(61)을 생성하는 것과 상기 다른 도트 더미패턴들(91)을 생성하는 것만으로 우수한 평탄화 특성을 갖는 상기 제 3 레이아웃(50")을 얻을 수 있다. 즉, 반도체장치의 더미패턴을 설계하는 단계를 단순화 할 수 있다.
이제 다시 도 7 및 도 8을 참조하여 본 발명의 실시 예에 따른 반도체장치를 설명하기로 한다.
도 7 및 도 8을 참조하면, 기판(81) 상에 주 패턴들(main patterns; 51), 도트 더미패턴들(dot dummy patterns; 61) 및 라인/스페이스 결합 더미패턴들(linked line/space dummy patterns; 71, 72, 73, 74)이 제공된다.
상기 기판(81)은 실리콘웨이퍼와 같은 반도체기판일 수 있다. 상기 기판(81) 상에는 통상적으로 소자분리막 및 트랜지스터와 같은 하부 구성요소들이 제공될 수 있으나 간략한 설명을 위하여 생략하기로 한다. 상기 기판(81) 상에 하부층간절연막(83)이 배치될 수 있다. 상기 하부층간절연막(83)을 갖는 기판(81) 상에 상부층간절연막(85)이 제공될 수 있다. 상기 하부층간절연막(83) 및 상기 상부층간절연막(85)은 실리콘산화막, 실리콘질화막, 또는 실리콘산질화막과 같은 절연막알 수 있다.
상기 상부층간절연막(85) 내에 상기 주 패턴들(main patterns; 51)이 배치된다. 상기 주 패턴들(51) 사이에 상기 도트 더미패턴들(61)이 제공된다. 또한, 상기 주 패턴들(51) 사이에 상기 라인/스페이스 결합 더미패턴들(71, 72, 73, 74)이 제공된다. 상기 주 패턴들(51)은 도전성 패턴들 또는 절연성 패턴들일 수 있다. 상기 도트 더미패턴들(61) 및 상기 라인/스페이스 결합 더미패턴들(71, 72, 73, 74)은 상기 주 패턴들(51)과 같은 종류의 물질패턴들일 수 있다. 즉, 상기 도트 더미패턴들(61) 및 상기 라인/스페이스 결합 더미패턴들(71, 72, 73, 74) 또한 상기 도전성 패턴들 또는 상기 절연성 패턴들일 수 있다.
상기 도트 더미패턴들(61)은 사선정렬 도트 더미패턴들(oblique dot dummy patterns)일 수 있다. 상기 사선정렬 도트 더미패턴들은 사선방향으로 배치된 사각형 또는 원형의 도트들(dots)일 수 있다. 상기 사선정렬 도트 더미패턴들은 상기 주 패턴들(51)에서 제 1 거리(D1) 이격되어 배치될 수 있다. 상기 제 1 거리(D1)는 사진공정의 한계해상도보다 클 수 있다. 상기 도트들(dots)은 제 2 거리(D2) 서로 이격되어 배치될 수 있다. 상기 제 2 거리(D2)는 사진공정의 한계해상도보다 클 수 있다.
상기 라인/스페이스 결합 더미패턴들(71, 72, 73, 74)은 더미 라인들(L71, L72, L73, L74) 및 더미 스페이스들(S71, S72, S73, S74)의 결합을 구비할 수 있다. 상기 더미 라인들(L71, L72, L73, L74)은 바(bar), 타원, 또는 이들의 조합일 수 있다. 상기 더미 라인들(L71, L72, L73, L74)의 최소 길이 및 최소 폭은 사진공정의 한계해상도보다 클 수 있다. 상기 더미 스페이스들(S71, S72, S73, S74)의 최소 길이 및 최소 폭 또한 사진공정의 한계해상도보다 클 수 있다. 이에 더하여, 상기 라인/스페이스 결합 더미패턴들(71, 72, 73, 74)은 상기 주 패턴들(51)로부터 상기 제 1 거리(D1) 이격되고, 상기 도트 더미패턴들(61)로부터 상기 제 2 거리(D2) 이격되도록 배치될 수 있다.
상기 도트 더미패턴들(61) 및 상기 라인/스페이스 결합 더미패턴들(71, 72, 73, 74)은 상기 주 패턴들(51)과 비슷한 패턴밀집도를 가질 수 있다. 상기 주 패턴들(51), 상기 도트 더미패턴들(61) 및 상기 라인/스페이스 결합 더미패턴들(71, 72, 73, 74)이 평탄화 공정을 통하여 형성된 경우에, 상기 기판(81)은 평평한 상부표면을 가질 수 있다.
이제 다시 도 7 및 도 8을 참조하여 본 발명의 실시 예에 따른 반도체장치의 제조방법들을 설명하기로 한다.
도 7 및 도 8을 참조하면, 기판(81) 상에 하부층간절연막(83)을 형성할 수 있다.
상기 기판(81)은 실리콘웨이퍼와 같은 반도체기판으로 형성할 수 있다. 상기 기판(81) 상에는 통상적으로 소자분리막 및 트랜지스터와 같은 하부 구성요소들이 형성될 수 있으나 간략한 설명을 위하여 생략하기로 한다. 상기 하부층간절연막(83)을 갖는 기판(81) 상에 상부층간절연막(85)을 형성할 수 있다. 상기 하부층간절연막(83)은 화학기상증착법(chemical vapor deposition; CVD)에 의한 실리콘산화막, 실리콘질화막, 또는 실리콘산질화막과 같은 절연막으로 형성할 수 있다. 상기 상부층간절연막(85)은 화학기상증착법(chemical vapor deposition; CVD)에 의한 실리콘산화막과 같은 절연막으로 형성할 수 있다. 상기 상부층간절연막(85)의 상부표면은 평탄화하는 것이 바람직하다. 상기 평탄화에는 에치백(etch back) 공정 또는 화학기계적연마(chemical mechanical polishing; CMP) 공정이 적용될 수 있다.
상기 상부층간절연막(85)에 트렌치들을 형성할 수 있다. 구체적으로, 도 7의 제 3 레이아웃(50")을 사용하여 포토마스크를 제작할 수 있다. 상기 포토마스크를 이용하여 상기 상부층간절연막(85)을 갖는 기판(81) 상에 포토레지스트 패턴을 형성할 수 있다. 상기 포토레지스트 패턴을 식각마스크로 사용하여 상기 상부층간절연막(85)을 이방성식각 할 수 있다. 그 결과, 상기 상부층간절연막(85)에 트렌치들이 형성될 수 있다.
상기 트렌치들을 갖는 기판(81) 상에 도전막을 형성할 수 있다. 상기 도전막은 상기 트렌치들을 완전히 채우고 상기 기판(81) 전면 상을 덮도록 형성할 수 있다. 상기 도전막은 금속막, 또는 폴리실리콘막으로 형성할 수 있다. 상기 금속막은 구리(Cu)막, 텅스텐(W)막, 티타늄(Ti)막, 질화티타늄(TiN)막, 탄탈룸(Ta)막, 질화탄탈룸(TaN)막, 알루미늄(Al)막, 또는 이들의 조합막으로 형성할 수 있다. 예를 들면, 상기 금속막은 상기 질화티타늄(TiN)막 및 상기 구리(Cu)막을 차례로 적층하여 형성할 수 있다. 이 경우에, 상기 구리(Cu)막은 전기도금법, 무전해도금법, 또는 화학기상증착법(chemical vapor deposition; CVD)으로 형성할 수 있다.
상기 도전막을 평탄화하여 상기 트렌치들 내에 주 패턴들(main patterns; 51), 도트 더미패턴들(dot dummy patterns; 61) 및 라인/스페이스 결합 더미패턴들(linked line/space dummy patterns; 71, 72, 73, 74)을 형성할 수 있다. 상기 도전막을 평탄화하는 것은 상기 상부층간절연막(85)을 정지막으로 채택하는 화학기계적연마(chemical mechanical polishing; CMP) 공정을 이용하여 수행할 수 있다.
도 8에 도시된 바와 같이 상기 주 패턴들(51), 상기 도트 더미패턴들(61) 및 상기 라인/스페이스 결합 더미패턴들(L73, S73, L74)에 의하여 상기 상부층간절연막(85)의 패턴밀집도는 실질적으로 균등하게 형성될 수 있다. 이에 따라, 상기 도전막을 평탄화하는 동안 상기 상부층간절연막(85)의 상부표면이 부분적으로 리세스되는 것을 방지할 수 있다. 즉, 상기 주 패턴들(51), 상기 도트 더미패턴들(61), 상기 라인/스페이스 결합 더미패턴들(L73, S73, L74) 및 상기 상부층간절연막(85)의 상부표면들은 실질적으로 동일평면상에 형성될 수 있다.
본 발명은 상술한 실시 예들에 한정되지 않고 본 발명의 사상 내에서 여러 가지의 다른 형태로 변형될 수 있다. 예를 들면, 본 발명은 반도체장치의 금속배선 층, 폴리실리콘 층 및 활성영역 형성방법에도 적용될 수 있다.
상술한 바와 같이 본 발명에 따르면, 주 패턴들(main patterns)을 갖는 제 1 레이아웃(first layout)을 제공하고, 상기 제 1 레이아웃에 도트 더미패턴들(dot dummy patterns)을 추가하여 제 2 레이아웃을 생성한 후, 상기 제 2 레이아웃에 라인/스페이스 결합 더미패턴들(linked line/space dummy patterns)을 추가하여 제 3 레이아웃을 생성한다. 상기 도트 더미패턴들은 사선정렬 도트 더미패턴들(oblique dot dummy patterns)일 수 있다. 상기 사선정렬 도트 더미패턴들은 플레이트 더미패턴(plate dummy pattern)에 비하여 상대적으로 낮은 커플링 커패시턴스를 갖는다. 상기 라인/스페이스 결합 더미패턴들은 상기 주 패턴들 및 상기 도트 더미패턴들 사이에 배치될 수 있다. 상기 주 패턴들, 상기 도트 더미패턴들 및 상기 라인/ 스페이스 결합 더미패턴들은 비슷한 패턴밀집도를 보일 수 있다. 이에 따라, 상기 제 3 레이아웃은 우수한 평탄화 특성을 갖는다. 즉, 상기 도트 더미패턴들을 추가하는 것과 상기 라인/스페이스 결합 더미패턴들을 추가하는 것만으로 우수한 평탄화 특성을 갖는 상기 제 3 레이아웃을 얻을 수 있다. 결과적으로, 설계절차를 단순화하면서 우수한 평탄화 특성 및 낮은 커플링 커패시턴스를 갖는 반도체장치의 더미패턴을 생성할 수 있다.
Claims (21)
- 주 패턴들(main patterns)을 갖는 제 1 레이아웃(first layout)을 제공하고,상기 제 1 레이아웃에 사선정렬 도트 더미패턴들(oblique dot dummy patterns)을 추가하여 제 2 레이아웃을 생성하되, 상기 사선정렬 도트 더미패턴들은 사선방향으로 정렬된 사각형 또는 원형의 도트들(dots)을 갖고,상기 제 2 레이아웃에 라인/스페이스 결합 더미패턴들(linked line/space dummy patterns)을 추가하여 제 3 레이아웃을 생성하는 것을 포함하는 더미패턴 설계방법.
- 삭제
- 제 1 항에 있어서,상기 제 2 레이아웃을 생성하는 것은상기 제 1 레이아웃에 더미 불가영역들을 설정하고,상기 사선정렬 도트 더미패턴들을 갖는 더미 레이아웃(dummy layout)을 제공하고,상기 제 1 레이아웃에 상기 더미 레이아웃을 오버레이(overlay)시키고,상기 오버레이(overlay)된 더미 레이아웃의 상기 사선정렬 도트 더미패턴들 중 상기 더미 불가영역들에 적어도 일부가 겹치는 것들을 삭제하는 것을 포함하는 더미패턴 설계방법.
- 제 3 항에 있어서,상기 더미 불가영역들은 상기 제 1 레이아웃에 상기 주 패턴들을 제 1 거리 확대하여 설정하되, 상기 제 1 거리는 사진공정의 한계해상도보다 큰 것을 특징으로 하는 더미패턴 설계방법.
- 제 1 항에 있어서,상기 라인/스페이스 결합 더미패턴들은 더미 라인 및 더미 스페이스의 결합으로 형성하되, 상기 더미 라인은 바(bar), 타원, 또는 이들의 조합인 것을 특징으로 하는 더미패턴 설계방법.
- 제 1 항에 있어서,상기 제 3 레이아웃을 생성하는 것은상기 제 2 레이아웃에 더미 영역들을 산출하고,라인/스페이스 결합 더미 규칙을 제공하고,상기 라인/스페이스 결합 더미 규칙에 따라 상기 제 2 레이아웃의 상기 더미 영역들에 상기 라인/스페이스 결합 더미패턴들(linked line/space dummy patterns) 을 생성하는 것을 포함하는 더미패턴 설계방법.
- 제 6 항에 있어서,상기 더미 영역들은 상기 주 패턴들로부터 제 1 거리 이격되고 상기 사선정렬 도트 더미패턴들로부터 제 2 거리 이격되도록 설정하되, 상기 제 1 및 제 2 거리들은 사진공정의 한계해상도보다 큰 것을 특징으로 하는 더미패턴 설계방법.
- 제 6 항에 있어서,상기 라인/스페이스 결합 더미 규칙은 더미 라인(dummy line) 규칙 및 더미 스페이스(dummy space) 규칙을 포함하는 것을 특징으로 하는 더미패턴 설계방법.
- 제 8 항에 있어서,상기 더미 라인(dummy line) 규칙은 더미 라인의 최소 길이, 최소 폭, 최대 길이 및 최대 폭을 포함하되, 상기 더미 라인의 상기 최소 길이 및 상기 최소 폭은 사진공정의 한계해상도보다 큰 것을 특징으로 하는 더미패턴 설계방법.
- 제 8 항에 있어서,상기 더미 스페이스(dummy space) 규칙은 더미 스페이스의 최소 길이, 최소 폭, 최대 길이 및 최대 폭을 포함하되, 상기 더미 스페이스의 상기 최소 길이 및 상기 최소 폭은 사진공정의 한계해상도보다 큰 것을 특징으로 하는 더미패턴 설계 방법.
- 주 패턴들(main patterns)을 갖는 제 1 레이아웃(first layout)을 제공하고,상기 제 1 레이아웃에 사선정렬 도트 더미패턴들(oblique dot dummy patterns)을 추가하여 제 2 레이아웃을 생성하되, 상기 사선정렬 도트 더미패턴들은 사선방향으로 정렬된 사각형 또는 원형의 도트들(dots)을 갖고,상기 제 2 레이아웃에 더미 영역들을 산출하고,상기 제 2 레이아웃의 상기 더미 영역들에 상기 도트들(dots)을 사진공정의 한계해상도보다 큰 간격으로 추가하여 제 3 레이아웃을 생성하는 것을 포함하는 더미패턴 설계방법.
- 삭제
- 제 11 항에 있어서,상기 제 2 레이아웃을 생성하는 것은상기 제 1 레이아웃에 더미 불가영역들을 설정하고,상기 사선정렬 도트 더미패턴들을 갖는 더미 레이아웃(dummy layout)을 제공하고,상기 제 1 레이아웃에 상기 더미 레이아웃을 오버레이(overlay)시키고,상기 오버레이(overlay)된 더미 레이아웃의 상기 사선정렬 도트 더미패턴들 중 상기 더미 불가영역들에 적어도 일부가 겹치는 것들을 삭제하는 것을 포함하는 더미패턴 설계방법.
- 제 13 항에 있어서,상기 더미 불가영역들은 상기 제 1 레이아웃에 상기 주 패턴들을 제 1 거리 확대하여 설정하되, 상기 제 1 거리는 사진공정의 한계해상도보다 큰 것을 특징으로 하는 더미패턴 설계방법.
- 제 11 항에 있어서,상기 더미 영역들은 상기 주 패턴들로부터 제 1 거리 이격되고 상기 사선정렬 도트 더미패턴들로부터 제 2 거리 이격되도록 설정하되, 상기 제 1 및 제 2 거리들은 사진공정의 한계해상도보다 큰 것을 특징으로 하는 더미패턴 설계방법.
- 기판;상기 기판 상에 제공된 주 패턴들(main patterns);상기 기판 상의 상기 주 패턴들 사이에 배치된 사선정렬 도트 더미패턴들(oblique dot dummy patterns); 및상기 기판 상의 상기 주 패턴들 사이에 배치된 라인/스페이스 결합 더미패턴들(linked line/space dummy patterns)을 포함하는 반도체장치.
- 제 16 항에 있어서,상기 사선정렬 도트 더미패턴들은 사선방향으로 정렬된 사각형 또는 원형의 도트들(dots)을 구비하는 특징으로 하는 반도체장치.
- 제 17 항에 있어서,상기 사선정렬 도트 더미패턴들은 상기 주 패턴들에서 제 1 거리 이격되어 배치되되, 상기 제 1 거리는 사진공정의 한계해상도보다 큰 것을 특징으로 하는 반도체장치.
- 제 17 항에 있어서,상기 도트들(dots)은 제 2 거리 서로 이격되어 배치되되, 상기 제 2 거리는 사진공정의 한계해상도보다 큰 것을 특징으로 하는 반도체장치.
- 제 16 항에 있어서,상기 라인/스페이스 결합 더미패턴들은 더미 라인 및 더미 스페이스의 결합을 포함하되, 상기 더미 라인은 바(bar), 타원, 또는 이들의 조합인 것을 특징으로 하는 반도체장치.
- 제 16 항에 있어서,상기 라인/스페이스 결합 더미패턴들은 상기 주 패턴들로부터 제 1 거리 이격되고 상기 사선정렬 도트 더미패턴들로부터 제 2 거리 이격되도록 배치되되, 상기 제 1 및 제 2 거리는 사진공정의 한계해상도보다 큰 것을 특징으로 하는 반도체장치.
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