KR20000013550A - 반도체 장치의 자기 정렬 콘택 형성 방법 - Google Patents

반도체 장치의 자기 정렬 콘택 형성 방법 Download PDF

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Abstract

본 발명인 활성 영역과 비활성 영역을 정의하여 반도체 기판내에 형성된 소자 격리막과, 상기 반도체 기판상에 형성된 게이트 전극, 게이트 마스크, 그리고 게이트 스페이서로 구성된 게이트를 갖는 트렌지스터들을 포함하는 반도체 장치의 자기 정렬 콘택 형성 방법은, 상기 트렌지스터들을 포함하여 상기 반도체 기판 전면상에 도전막이 형성되고, 상기 트렌지스터의 게이트 마스크가 노출될때까지 상기 도전막이 평탄화 식각된다. 패드 형성 영역만을 덮는 마스크가 사용되어 상기 도전막이 식각되어 도전막 패턴이 형성되는데, 상기 도전막의 식각 공정은 적어도 상기 도전막 패턴들이 적어도 전기적으로 분리될 때까지 수행된다. 이와 같은 반도체 장치의 자기 정렬 콘택 형성 방법은 게이트 전극과 패드 폴리간의 전기적 쇼트를 방지할 수 있고, 층간 절연막에서 발생되는 보이드 영역으로 인한 패드간의 전기적 브리지를 방지할 수 있고, 또한 포토레지스트 패턴 형성을 안정적으로 수행할 수 있고, 패드 폴리와 활성 영역간의 접촉 저항 증가를 방지할 수 있다.

Description

반도체 장치의 자기 정렬 콘택 형성 방법(METHOD FOR FORMING SELF-ALIGNED CONTACT OF SEMICONDUCTOR DEVICE)
본 발명은 반도체 장치의 제조 방법에 관한 것으로, 좀 더 구체적으로는 반도체 장치의 자기 정렬 콘택 형성 방법에 관한 것이다.
DRAM 장치가 고집적화됨에 따라, 소자의 최소 선폭이 감소하게 되고, 또한 소자가 점유할 수 있는 면적이 감소하게 되었다. 이로 인해 셀 영역내에서의 콘택 홀 형성 공정 중, 포토 공정에서 오정렬이 발생하였을 경우, 하부 도전층이 상기 콘택 홀 형성을 위한 절연막 식각 공정으로 노출되고, 상기 노출된 도전층은 상기 콘택홀에 채워지는 도전막과 전기적 쇼트를 발생시키는 문제점을 발생시키게 된다. 이와 같은 문제를 해결하고자 제안된 방법이 자기 정렬 콘택(self-aligned contact : 이하 "SAC" 이라 칭함)인데, 소자의 최소 선폭이 너무 작아 포토 공정에서 오정렬 마진을 확보할 수 없을 경우, 상기 SAC 공정이 필연적으로 사용된다. 그러나, 이러한 종래의 SAC 공정을 수행하다 보면 몇가지 문제가 발생되는데 이하 이에 대해 기술하겠다.
도 1a는 종래의 실시예에 따른 DRAM 장치의 레이아웃울 나타내는 도면이다.
도 2a 내지 도 2d는 종래의 실시예에 따른 DRAM 장치 제조 방법을 순차적으로 나타내는 도면이다.
도 1a를 참조하면, 반도체 기판상에 게이트 라인(14)이 Y 축 방향으로 신장되어 형성되어 있고, 상기 게이트 라인(14)과 수직 방향, 즉 X 축 방향으로 소자 격리 영역에 둘러싸여 활성 영역(10b)이 형성되어 있다. 이어 상기 게이트 라인(14)을 포함하여 층간 절연막이 형성되어 있고, 상기 층간 절연막상에 포토레지스트 패턴(P.R)이 형성되어 있다. 이 경우 상기 포토레지스트 패턴(P.R)은 바-타입 패턴(bar type pattern)으로 형성되는데, 상기 포토레지스트 패턴을 마스크로 사용하여 상기 층간 절연막을 식각할 경우, 상기 포토레지스트 패턴 하부에만 상기 층간 절연막이 남겨지게 된다.
도 2a 내지 도 2d는 도 1a에 도시된 A-A' 라인을 따라 절단된 단면도이며, 순차적 각 단계에 대한 단면을 나타낸다.
도 2a를 참조하면, 먼저 반도체 기판(10a)에 활성 영역(10b)과 비활성 영역(12)을 정의하여 소자 격리 영역(12)이 형성된 후, 상기 반도체 기판(10a)상에 게이트 산화막(도면 미도시)을 사이에 두고 게이트 전극용 도전층과 게이트 마스크용 절연막이 차례로 적층된 후, 게이트 형성 영역을 정의하는 마스크(도면 미도시)를 사용하여 게이트 마스크용 절연막이 식각되어 게이트 마스크(14b)가 형성되고, 상기 게이트 마스크(14b)를 사용하여 게이트 전극용 도전층이 식각되어 게이트 전극(14a)이 형성된다. 상기 게이트 마스크(14b)는 실리콘 질화막으로 형성된다.
도 2b를 참조하면, 상기 결과물을 포함하여 반도체 기판(10a) 전면상에 실리콘 질화막(14c)과 층간 절연막(16)이 차례로 적층되고, 상기 층간 절연막(16)이 CMP 공정으로 평탄화 식각된다. 이 경우, 상기 실리콘 질화막(14c)이 식각 정지층으로 작용한다.
도 2c를 참조하면, 상기 층간 절연막상에 포토레지스트막이 패턴닝 되어 형성된 포토레지스트 패턴(도면 미도시)이 형성되고, 상기 포토레지스트 패턴으로 덮히지 않은 영역에서 상기 실리콘 질화막의 상부 표면(14c)이 노출될 때까지, 상기 포토레지스트 패턴이 마스크로 사용되어 상기 영역내의 층간 절연막(16)이 제거된다. 이어 게이트 전극(14a) 양측의 반도체 기판(10a)의 활성 영역(10b) 상부 표면이 노출될 때까지 상기 실리콘 질화막(14c)이 이방성 식각되어 상기 게이트 전극(16a) 및 게이트 마스크(16b)의 양측벽들상에 실리콘 질화막 스페이서(16c)가 형성된다. 이 경우, 상기 게이트 전극(14a) 형성 후, 스페이서(16c) 형성 후, 그리고 두 경우 모두에서 불순물 이온이 반도체 기판(10a)의 활성 영역(10b)내에 주입되어 소오스/드레인 영역(도면 미도시)이 형성된다. 이어 상기 포토레지스트 패턴이 제거된다.
도 2d를 참조하면, 상기 결과물을 포함하여 반도체 기판(10b) 전면상에 도전막, 즉 폴리 실리콘막이 형성된다. 이어, 상기 폴리실리콘막이 CMP 공정으로 평탄화 식각되는데, 이 경우 상기 게이트 마스크(14b)가 식각 정지층으로 작용한다. 이로서 종래의 SAC 방법에 의해 패드 폴리(18)가 형성되는 데, 이와 같은 종래 콘택 형성 방법에서 발생되는 문제점은 첫 번째 도 2b 및 도 2c를 참조하면, 패드 폴리가 형성될 영역의 반도체 기판을 노출시키기 위해서는 층간 절연막 식각 공정과 질화막 식각 공정이 수행되는 데, 이럴 경우 상기 두 공정이 모두 과식각 공정으로 진행되어 실리콘 질화막 스페이서가 불완전하게 형성되어 게이트 전극의 상부 모서리 부분이 노출될 수 있다. 이로 인해 후속 공정으로 형성되는 패드 폴리와 이 노출된 모서리 부분의 게이트 전극이 전기적 쇼트(short)를 발생 시킬수 있다. 두 번째로, 상기 게이트 마스크와 실리콘 질화막이 과식각되는 것을 고려하여 이들이 두껍게 형성될 경우, 게이트들간 공간이 좁아지게 되고, 상기 좁아진 공간은 층간 절연막의 필링(filling)을 어렵게 하여 도 2b에 도시된 보이드(void) 영역(참조 부호 'V')을 형성 시킬수 있다. 이 보이드 영역은 워드 라인 방향으로 계속 연장되어 형성되기 때문에 후속 패드 폴리 형성 공정에서 도전막이 이 영역을 통해 전기적으로 연결되어 인접한 패드 폴리간 전기적 브리지(bridge)를 발생시킬 수 있다. 그리고, 세 번째, 바-타입 패턴으로 형성되는 포토레지스트 패턴이 작은 폭을 갖고 형성될 경우, 상기 포토레지스트 패턴이 쓰러질 수도 있다. 또한, 상기 포토레지스트 패턴이 큰 폭을 갖으면서 오정렬되어 형성 되었을 경우, 활성 영역상의 층간 절연막을 넓게 덮으면서 상기 포토레지스트 패턴이 형성되기 때문에, 패드와 반도체 기판의 접촉 면적을 감소시켜 접촉 저항을 증가시키고, 심할 경우 소자 전기적으로 오픈된 상태가 되게 할 수도 있다.
본 발명은 상술한 제반 문제점을 해결하기 위해 제안된 것으로서, 게이트 전극의 노출을 방지하여 이와 패드 폴리간의 전기적 쇼트를 방지할 수 있고, 보이드 영역의 발생이 방지되어 인접한 패드 폴리간의 전기적 브리지를 방지할 수 있고, 또한 포토레지스트 패턴 형성을 안정적으로 수행할 수 있고, 포토레지스트 패턴이 오정렬 되어 형성되었더라도 패드 폴리와 활성영역의 접촉 면적을 충분히 확보할 수 있어 이들간 접촉 저항의 증가를 방지할 수 있는 반도체 장치의 자기 정렬 콘택 형성 방법을 제공함에 그 목적이 있다.
도 1a는 종래의 실시예에 따른 DRAM 장치의 레이아웃울 나타내는 도면;
도 1b는 본 발명의 실시예에 따른 DRAM 장치의 레이아웃울 나타내는 도면;
도 2a 내지 도 2d는 종래의 실시예에 따른 DRAM 장치 제조 방법을 순차적으로 나타내는 도면;
도 3a 내지 도 3d는 본 발명의 실시예에 따른 DRAM 장치 제조 방법을 순차적으로 나타내는 도면;
도 4a 내지 도 4d는 본 발명의 실시예에 따른 DRAM 장치 제조 방법을 순차적으로 나타내는 도면;
도 5a 내지 도 5d는 본 발명의 실시예에 따른 DRAM 장치 제조 방법을 순차적으로 나타내는 도면; 및
도 6은 본 발명의 실시예에 따른 DRAM 장치를 나타타는 입체도이다.
* 도면의 주요 부분에 대한 부호의 설명
10a, 100a : 반도체 기판 10b, 100b : 활성 영역
12, 102 : 소자 격리 영역 14a, 104a : 게이트 전극
14b, 104b : 게이트 마스크 14c, 104c : 스페이서
16 : 층간 절연막 18, 106 : 패드 폴리
108 : ARC
(구성)
상술한 목적을 달성하기 위한 본 발명에 의하면, 활성 영역과 비활성 영역을 정의하여 반도체 기판내에 형성된 소자 격리막과, 상기 반도체 기판상에 형성된 게이트 전극, 게이트 마스크, 그리고 게이트 스페이서로 구성된 게이트를 갖는 트렌지스터들을 포함하는 반도체 장치의 자기 정렬 콘택 형성 방법은, 상기 트렌지스터들을 포함하여 상기 반도체 기판 전면상에 도전막을 형성하는 단계와; 상기 트렌지스터의 게이트 마스크가 노출될때까지 상기 도전막을 평탄화 식각하는 단계와; 패드 형성 영역만을 덮는 마스크를 사용하여 상기 도전막을 식각하여 도전막 패턴을 형성하되, 상기 도전막의 식각 공정은 적어도 상기 도전막 패턴들이 전기적으로 분리될 때까지 수행되는 단계를 포함한다.
도 3d, 도 4d, 그리고 도 5d를 참조하면, 본 발명에 따른 신규한 반도체 장치의 자기 정렬형 콘택 형성 방법에서는, 게이트 전극 및 게이트 마스크들의 양측벽에 스페이서가 형성된 후, 반도체 기판 전면상에 도전막이 형성된다. 이어 상기 도전막이 평탄화 식각되고, 패드 형성용 마스크가 사용되어 상기 도전막 일부가 식각되어 패드 폴리가 형성된다. 이와 같은 반도체 장치의 자기 정렬 콘택 형성 방법에 의해서, 층간 절연막의 식각공정이 배재됨으로서, 스페이서의 불완전한 형성으로 게이트 전극이 노출되어 발생되는 패드 폴리와의 전기적 쇼트를 방지할 수 있고, 게이트 마스크의 두께가 증가될 필요가 없어 보이드 영역의 발생이 방지되고, 이로인해 인접한 패드들간의 전기적 브리지를 방지할 수 있다. 또한 포토레지스트 패턴 형성을 안정적으로 수행할 수 있고, 포토레지스트 패턴이 오정렬 되어 형성되었더라도 패드 폴리와 활성영역의 접촉 면적을 충분히 확보할 수 있어 이들간 접촉 저항의 증가를 방지할 수 있다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 본 발명의 실시예를 상세히 설명한다.
도 1b는 본 발명의 실시예에 따른 DRAM 장치의 레이아웃울 나타내는 도면이다.
도 3a 내지 도 3d는 본발명의 실시예에 따른 DRAM 장치의 제조 방법을 순차적으로 나타내는 도면이다.
도 4a 내지 도 4d는 본발명의 실시예에 따른 DRAM 장치 제조 방법을 순차적으로 나타내는 도면이다.
도 5a 내지 도 5d는 본발명의 실시예에 따른 DRAM 장치 제조 방법을 순차적으로 나타내는 도면이다.
먼저 도 1b를 참조하면, 반도체 기판상에 게이트 라인(104)이 Y 축 방향으로 신장되어 형성되어 있고, 상기 게이트 라인(104)과 수직 방향, 즉 X 축 방향으로 소자 격리 영역에 둘러싸여 활성 영역(100b)이 형성되어 있다. 상기 게이트 라인(14) 사이에 도전막(106)이 형성되어 있고, 상기 도전막(106) 및 게이트 라인(104) 상에 포토레지스트 패턴(P.R)이 형성되어 있다. 이 경우 상기 포토레지스트 패턴(P.R)은 상기 도전막(106)의 일부를 노출시키고 있는데, 이는 상기 노출된 도전막(106)이 식각됨으로서 패드 폴리가 형성되고, 상기 식각 공정으로 형성되는 패드 폴리들이 전기적으로 각각 분리되도록 하기 위해서이다.
도 3a 내지 도 3d, 도 4a 내지 도 4d, 그리고 도 5a 내지 도 5d는 도 1b의 결과물이 형성되기까지의 각단계에 따른 단면을 순차적으로 나타내는 도면이다. 이 경우 도 3a 내지 도 3d는 도 1b에 도시된 B-B' 라인, 도 4a 내지 도 4d는 도 1b에 도시된 C-C' 라인, 그리고 도 5a 내지 도 5d는 도 1b에 도시된 D-D' 라인을 각각 따라 절단된 단면을 나타내는 도면이다.
이하 앞서 기술한 각도면을 참조하여 공정 단계에 따라 본 발명을 기술한다.
먼저, 도 3a, 도 4a, 그리고 도 5a를 참조하면, 먼저 반도체 기판(100a)에 활성 영역(10b)과 비활성 영역(102)을 정의하여 소자 격리 영역(102)이 형성된다. 도 1에 도시된 것처럼 최소 선폭을 F라 할 경우, F는 (활성 영역의 폭(Fa)+비활성 영역의 폭(Fb))/2 인데, 본 발명에서는 상기 활성 영역(104a)이 상기 비활성 영역(102)보다 상대적으로 작은 폭을 갖도록 형성된다. 상기 반도체 기판(100a)상에 게이트 산화막(도면 미도시)을 사이에 두고 게이트 전극용 도전층과 게이트 마스크용 절연막이 차례로 적층된 후, 게이트 형성 영역을 정의하는 마스크(도면 미도시)를 사용하여 게이트 마스크용 절연막이 식각되어 게이트 마스크(104b)가 형성되고, 상기 게이트 마스크(104b)를 사용하여 게이트 전극용 도전층이 식각되어 게이트 전극(104a)이 형성된다. 상기 게이트 마스크(14b)는 실리콘 질화막으로 형성되고, 본 발명에서는 종래와는 달리 층간 절연막의 평탄화 공정이 배재되므로, 상기 평탄화 공정에서의 과식각을 무시할 수 있으므로 상기 실리콘 질화막은 기존의 두께보다 상대적으로 작은 두께를 갖고 형성될 수도 있다. 자른 위치에 따라 상기 결과물이 도 3a에는 잘 도시되는 반면 도 4a 및 도 5a에 소자 격리 영역(102)만이 도시되고 있다.
도 3b, 도 4b, 그리고 도 5b를 참조하면, 상기 결과물을 포함하여 반도체 기판(100b) 전면상에 실리콘 질화막이 형성된 후, 상기 게이트 전극(104a)의 양측에 있는 활성영역(100b)의 상부 표면이 노출될때까지 상기 실리콘 질화막이 이방성 식각되어 상기 게이트 마스크(104b) 및 게이트 전극(104a)의 양측벽에 질화막 스페이서(104c)가 형성된다. 이로서 도 1b에 도시된 게이트 라인(104)이 형성된다. 이 경우 본발명에서는 상기 스페이서(104c)가 SiO2로 형성될 수도 있다. 자른 위치에 따라 상기 결과물이 도 3b에는 잘 도시되는 반면 도 4b 및 도 5b에 소자 격리 영역(102)만이 도시되고 있다. 이 경우 DRAM 장치의 셀 영역만이 오픈된 상태이고, DRAM 장치의 코어 영역과 주변 영역은 포토레지스트막으로 덮여진 상태이다.
도 3c, 도 4c, 그리고 도 5c를 참조하면, 상기 결과물을 포함하여 반도체 기판(100a) 전면상에 도전막, 예컨대 폴리실리콘막이 형성된다. 이어 상기 게이트 마스크(104c)의 상부 표면이 노출될때까지 상기 폴리실리콘막이 CMP 공정이나 폴리에치백 공정으로 평탄화 식각된다. 이로서 상기 도전막이 게이트 라인(104) 사이에만 존재하게 되므로, 상기 게이트 라인(104)으로 인해 도전막들은 각각 전기적으로 분리된다. 자른 위치에 따라 도 3c, 4c 및 도 5c에 상기 도전막(106)이 도시되어 있다.
도 3c, 도 4c, 그리고 도 5c에는 도시되지 않지만, 상기 도전막(106) 및 게이트 라인(104)상에 ARC(anti-reflective coating)막(108)과 포토레지스트막이 차례로 적층되어 형성된후, 잘 알려진 사진 식각 공정으로 포토레지스막이 패턴닝되고, 잘 알려진 식각 공정으로 상기 ARC막(108)이 식각되어 패드 형성 영역을 정의하는 포토레지스트 패턴(P.R)이 형성된다. 상기 포토레지스트 패턴(P.R)은 상기 도전막(106)과 게이트 라인(104)의 일부를 노출시키게 된다. 이 경우, 상기 포토레지스트 패턴(P.R)은 현존하는 포토 장비로 가능한 최소 선폭을 갖도록 형성된다. 상기 ARC막(108)은 미세 패턴을 형성하는 데 도움을 주기위해 형성된다. 이 단계까지 형성된 결과물을 평면적으로 보았을 경우, 도 1b에 도시된 것과 동일하다.
상기 포토레지스트 패턴(P.R)을 사용하여 상기 게이트 라인(104) 사이의 활성 영역(100b)의 상부 표면이 노출될때까지 상기 도전막(106)을 식각하여 패드 폴리(106)가 형성된다. 이 경우 상기 식각 공정으로 슬롭 에치(slop-etch)로 수행된다. 이로서 상기 패드 폴리(106)는 게이트 라인(104)과 상기 식각 공정으로 인해 각각 전기적으로 분리된다. 또한 상기 식각 공정 중에는 DRAM 장치의 코어 영역 및 주변 영역은 모두 포토레지스트막으로 덮여지지 않은 상태이다. 그러나 소자의 저항을 형성하기 위해 포토레지스트 패턴이 바-형(bar-type)으로 형성되어 상기 도전막 일부가 상기 DRAM 장치의 코어 영역 및 주변 영역에도 도전막(106)이 남겨질 수도 있다.
도 3d, 도 4d, 그리고 도 5d를 참조하면, 이제 까지의 모든 단계가 수행된 후의 결과물을 상기 도면들이 나타내고 있다. 이어 상기 포토레지스트 패턴(P.R), 즉 포토레지스트막과 ARC막(108)이 제거된 후의 결과물을 도 6에 도시 하였다
도 6은 본 발명의 실시예예 따른 DRAM 장치를 나타타는 입체도이다.
도 6을 참조하면, 반도체 기판에 활성 영역(10b)과 비활성 영역(102)을 정의하여 소자 격리 영역(102)이 형성되어 있다. 상기 반도체 기판(100a)상에 게이트 산화막(도면 미도시)을 사이에 두고 차례로 적층되어 형성된 게이트 전극(104a)과 게이트 마스크(104b), 그리고 상기 게이트 마스크(104b) 및 게이트 전극(104a) 양측벽상에 형성된 절연막 스페이서(104c)를 포함하는 게이트 라인(104)이 형성되어 있다. 그리고 상기 게이트 라인(104) 사이에 활성 영역(100b)과 전기적으로 연결되고, 그들 각각은 전기적으로 분리되는 패드 폴리(106) 형성되어 있다.
도 6에서 설명하고자 하는 것은 다음과 같다. 도 1b를 다시 참조하면, 앞서 기술한 바처럼활성 영역의 폭(Fa)은 비활성 영역의 폭(Fb)보다 상대적으로 작으며, 포토레지스트 패턴(P.R)이 바-형이 아닌 콘택 형이다. 또한 상기 포토레지스트 패턴을 사용하는 식각 공정이 슬롭-에치 공정이기 때문에 패드 폴리(106)와 활성 영역(100b)간의 오정렬 마진을 포토 장비의 기술적 한계 이상으로 확보할 수 있다. 이 확보된 오정렬 마진을 도 6의 참조 부호 'n'이 지시하고 있다.
본 발명은, 종래의 층간 절연막의 식각공정이 배재됨으로서, 스페이서의 불완전한 형성으로 게이트 전극이 노출되어 발생되는 이와 패드 폴리와의 전기적 쇼트를 방지할 수 있고, 게이트 마스크의 두께가 증가될 필요가 없어 보이드 영역의 발생이 방지되고, 이로인해 인접한 패드들간의 전기적 브리지를 방지할 수 있다. 또한 포토레지스트 패턴 형성을 안정적으로 수행할 수 있고, 포토레지스트 패턴이 오정렬 되어 형성되었더라도 패드 폴리와 활성 영역간의 접촉 면적을 충분히 확보할 수 있어, 이들간 접촉 저항의 증가를 방지할 수 있는 효과가 있다.

Claims (4)

  1. 활성 영역과 비활성 영역을 정의하여 반도체 기판내에 형성된 소자 격리막과, 상기 반도체 기판상에 형성된 게이트 전극, 게이트 마스크, 그리고 게이트 스페이서로 구성된 게이트를 갖는 트렌지스터들을 포함하는 반도체 장치의 자기 정렬 콘택 형성 방법에 있어서,
    상기 트렌지스터들을 포함하여 상기 반도체 기판 전면상에 도전막을 형성하는 단계와;
    상기 트렌지스터의 게이트 마스크가 노출될때까지 상기 도전막을 평탄화 식각하는 단계와;
    패드 형성 영역만을 덮는 마스크를 사용하여 상기 도전막을 식각하여 도전막 패턴을 형성하되, 상기 도전막의 식각 공정은 적어도 상기 도전막 패턴들이 전기적으로 분리될 때까지 수행되는 단계를 포함하는 반도체 장치의 자기 정렬 콘택 형성 방법.
  2. 제 1 항에 있어서,
    상기 평탄화 식각 공정은 CMP 공정이나 에치백 공정으로 수행되는 반도체 장치의 자기 정렬 콘택 형성 방법.
  3. 제 1 항에 있어서,
    상기 게이트 마스크는 상기 평탄화 식각 공정에서 식각 정지층으로 작용하는 반도체 장치의 자기 정렬 콘택 형성 방법.
  4. 제 1 항에 있어서,
    도전막 패턴을 형성하기 위한 식각 공정은 습롭-에치(slop-etch) 공정으로 수행되는 반도체 장치의 자기 정렬 콘택 형성 방법.
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