CN109872993B - 半导体结构的布局、半导体装置及其形成方法 - Google Patents

Abstract

本发明公开一种半导体结构的布局、半导体装置及其形成方法。其中该半导体结构的布局包含沿着第一方向排列并排成多列的多个图案，且各图案之间具有相同的间距。多个图案构成区域，区域包含第一侧边与第二侧边，第一侧边朝向第一方向延伸，而第二侧边则朝向不同于第一方向的第二方向延伸，并具有一锯齿状。其中，第二侧边包含多个片段，各片段的长度大于至少两倍的间距。

Description

半导体结构的布局、半导体装置及其形成方法

技术领域

本发明涉及一种半导体结构的布局及其制作工艺，特别是涉及一种呈矩阵排列的半导体结构的布局、半导体装置以及其制作工艺。

背景技术

在半导体制作工艺中，一些微结构的制造，需要在半导体基材/膜层、介电材料层或金属材料层等适当的基材或材料层中，利用光刻及蚀刻等制作工艺，形成具有精确尺寸的微小图案。为达到此目的，在传统的半导体技术中，是在目标材料层之上形成掩模层(mask layer)，以便先在该掩模层中形成/定义这些微小图案，随后将该等图案转移至目标膜层。一般而言，掩模层例如是通过光刻制作工艺形成的图案化光致抗蚀剂层，和/或利用该图案化光致抗蚀剂层形成的图案化掩模层。

随着集成电路的复杂化，这些微小图案的尺寸不断地减小，所以用来产生特征图案的设备就必须满足制作工艺分辨率及叠对准确度(overlay accuracy)的严格要求，单一图案化(single patterning)方法已无法满足制造微小线宽图案的分辨率需求或制作工艺需求。是以，如何改良该些微结构的现有制作工艺及其布局即为本领域现今的重要课题之一。

发明内容

本发明的一目的在于提供一种半导体结构的布局，其是由多个图案排成不规则的锯齿状侧边，形成该半导体结构的密集区或存储器区，以提升该半导体结构的制作工艺宽裕度。

本发明的另一目的在于提供一种半导体装置，其是由多个图案排成不规则的锯齿状侧边，形成该半导体装置的密集区或存储器区，由此，有利于提升该半导体装置的制作工艺宽裕度。

本发明的另一目的在于提供一种半导体装置的制作工艺，其是利用多重图案化制作工艺，例如是侧壁图案转移(sidewall image transfer,SIT)技术搭配不同光掩模的使用，形成多个图案，并排列成不规则的锯齿状侧边。由此，可在简化制作工艺与节省光掩模使用数的前提下，形成布局相对密集且尺寸相对微小的半导体结构。

为达上述目的，本发明的一实施例提供一种半导体结构的布局，其包含沿着一第一方向排列并排成多列的多个图案。各该图案之间彼此间隔，且该些图案排列成一个区域，该区域包含一个第一侧边与一个第二侧边。该第一侧边朝向该第一方向延伸，而该第二侧边则朝向不同于该第一方向的一个第二方向延伸，并具有一锯齿状，其中，该第二侧边包含多个片段，各该片段包含两个或两个以上的该图案。

为达上述目的，本发明的一实施例提供一种半导体装置，其包含一个基底以及一个材料层。该基底具有一个第一区域以及一个第二区域，该材料层则设置在该基底上，并包含多个图案，且各该图案彼此间隔。其中，该些图案在该第一区域内排列成至少二个锯齿状侧边，且各该锯齿状侧边包含多个片段，各该片段包含两个或两个以上的该图案。

为达上述目的，本发明的一实施例提供一种半导体装置的制作工艺，其包含以下步骤。首先，提供一个基底，其包含一个第一区域以及一个第二区域。接着，在该基底上形成该材料层，该材料层包含多个图案，且各该图案彼此间隔。其中，该些图案在该第一区域内排列成至少二个锯齿状侧边，且各该锯齿状侧边包含多个片段，各该片段包含两个或两个以上的该图案。

整体来说，本发明是利用侧壁转移技术，搭配不同光掩模的使用，形成可排列成不规则锯齿状侧边的多个图案。由此，可在简化制作工艺与节省光掩模使用数的前提下，形成布局相对密集且尺寸相对微小的半导体结构。

附图说明

图1为本发明第一优选实施例中半导体结构的布局示意图；

图2至图4为本发明一优选实施例中半导体装置的形成方法的示意图；其中：

图2为一半导体装置于形成各光掩模结构后的示意图；

图3为一半导体装置于图案化掩模层后的示意图；

图4为一半导体装置于图案化材料层后的示意图。

图5至图6为本发明一优选应用的示意图；其中

图5为一半导体装置于制作工艺初始的剖面示意图；

图6为一半导体装置于图案化导电层后的剖面示意图；

图7为本发明第二优选实施例中半导体结构的布局示意图；

图8为本发明第三优选实施例中半导体结构的布局示意图。

主要元件符号说明

100、200、400 布局

101、102、103、104 区域

113、115、117、119、123 锯齿部

113a、113b 片段

115a、115b 片段

117a、117b 片段

119a、119b 片段

120 图案

121、122、124、126 侧边

123a、123b 片段

300 基底层

301 半导体基底

303 介电层

305 插塞结构

310 导电层

311 导电图案

312 开口

501、503、505 光掩模

501a、503a、505a 实体图案

511、513、515 对应图案

512 开口

A、B 区域

C1-C17 列

D1 第一方向

D2 第二方向

L、L1、L2 长度

P11、P12、P13 间距

P21、P22、P23、P24 间距

P31、P32 间距

θ1、θ2、θ3、θ4 夹角

具体实施方式

为使熟悉本发明所属技术领域的一般技术者能更进一步了解本发明，下文特列举本发明的数个优选实施例，并配合所附的附图，详细说明本发明的构成内容及所欲达成的功效。

请参照图1，所绘示者为本发明第一优选实施例中，半导体结构的布局示意图。本实施例的半导体结构的布局100例如是如图1所示，包含多个图案120，其例如是一半导体层、导电层等合适的材料层，经蚀刻制作工艺后所形成。详细来说，各图案120沿着一第一方向D1例如是y方向排列，并排成多列(column)C1、C2…C17，各图案120之间相互间隔而在第一方向D1上具有一间距P11、P12、P13，各间距P11、P12、P13可以如图1所示彼此相同，或者是，彼此不同(未绘示)，然而，各该间距之间的差距约为各图案120长度的5％至10％左右，但不以此为限。图案120密集且均匀地排列而形成一区域101，其例如是一半导体元件的密集区(dense region)或是一存储器元件的存储器区(cell region)，而环绕在区域101以外的部分则构成另一区域103，其例如是孤立区(isolation region)或是周边区(peripheryregion)。

排列在奇数列C1、C3、C5、C7、C9、C11、C13、C15、C17的各图案120在垂直于第一方向D1的一第二方向D2(例如是x方向)上彼此对位排列，并且，各图案120之间相互间隔而具有一间距P21、P23，如图1所示。而排列在偶数列C2、C4、C6、C8、C10、C12、C14、C16的各图案120在第二方向D2同样是彼此对位排列，并且，各图案120之间同样相互间隔而具有一间距P22、P24。其中，各间距P21、P22、P23、P24可以如图1所示彼此相同，或者是，彼此不同(未绘示)，使各该间距之间的差距约为各图案120长度的5％至10％左右，但不以此为限。另一方面，排列于相邻两列的各图案120则是彼此错位排列且错开一预定距离，举例来说，排列在列C1、C2的各图案120彼此错位排列，且于第一方向D1上错位二分之一的间距P1，如图1所示。其中，位于各列的图案120可选择性地排列有相同或者不同数量的图案120，如列C3、C4之间可排列有相同数量的图案120彼此错位排列，而列C1、C2之间则排列有不同数量的图案120彼此错位排列。由此，整个区域101即可通过各列C1、C2…C17错位排列的图案120而可在沿第二方向D2上形成锯齿状的两相对侧边122。并且，在本实施例中，两相对侧边122不相互对称。

详细来说，各侧边122进一步包含由多个锯齿部113、115、117、119，且各锯齿部113、115、117、119是分别由朝向不同于第一方向D1与第二方向D2的两方向(未绘示)延伸的片段113a、113b、115a、115b、117a、117b、119a、119b所构成，使得各锯齿部113、115、117、119具有约为50度至70度的一夹角θ1、θ2、θ3、θ4。其中，各锯齿部的夹角θ1、θ2、θ3、θ4可以彼此相同，如锯齿部115、117、119的夹角θ2、θ3、θ4，也可选择彼此不同，如锯齿部113、115的夹角θ1、θ2，但不以此为限。此外，锯齿部113、115、117、119的各片段113a、113b、115a、115b、117a、117b、119a、119b较佳是由两个或两个以上的图案120排列而成，且各图案120同样是彼此间隔而具有一间距P31、P32。其中，各间距P31、32可以如图1所示彼此相同，或者是，彼此不同(未绘示)，使各该间距之间的差距约为各图案120长度的5％至10％左右，但不以此为限。并且，间距P31与间距P21、间距P11之间也可选择相同或不同。是以，各片段113a、113b、115a、115b、117a、117b、119a、119b的长度大体上约为间距P31、P32的两倍，或是两倍以上。举例来说，片段113a是由4个图案120排列而成，其长度L1约为间距P31的四倍，而片段113b是由2个图案120排列而成，其长度L2约为间距P32的两倍，如图1所示。

另一方面，区域101在第一方向D1上，则是经图案120规则地排列而形成垂直的两相对侧边121。本领域者应可理解，本实施例虽是使各列排列数量不同的图案120，而使区域101具有不相互对称的两锯齿状侧边122，但并不以此为限，也可依据产品需求调整，使该区域也可具有对称的锯齿状侧边。

由此，即构成本发明第一优选实施例的半导体结构的布局100。依据本实施例的布局100，主要是利用各图案120的排列构成区域101，使区域101在第一方向D1上具有垂直的侧边121，而在第二方向D2上具有锯齿状的侧边122。并且，锯齿状的侧边122上进一步包含有由各片段113a、113b、115a、115b、117a、117b、119a、119b构成的锯齿部113、115、117、119，且各片段113a、113b、115a、115b、117a、117b、119a、119b至少由两个或两个以上的图案120排列形成，因此，在进行光刻及蚀刻等制作工艺时，有利于黄光蚀刻的进行。另外，本实施例的布局因是通过各图案120之间的错位排列形成侧边不规则的区域101，而使得区域101的对应位置更为弹性，有利于提升其制作工艺的宽裕度。

接着，请参照图2至图4所是，其绘示本发明半导体结构的布局的形成方法。其例如是先提供一材料层(未绘示)，其可以包含合适的半导体材质、介电材质或导电材质，然后，如图2所示，在该材料层上依序形成对应于光掩模501、503、505的光致抗蚀剂结构(未绘示)，其中，光掩模501上定义出相互平行地且朝同一方向延伸的多个实体图案501a，利用实体图案501a于对应的光致抗蚀剂结构(未绘示)上形成对应光致抗蚀剂图案、并进行一侧壁图案转移技术，即可在下方的一个掩模层(未绘示)上形成多个对应图案511。另一方面，光掩模503上定义出相互平行地且朝同一方向延伸的多个实体图案503a，利用实体图案503a于对应的光致抗蚀剂结构(未绘示)上形成对应光致抗蚀剂图案、并进行侧壁图案转移技术，即可在该掩模层上进一步形成多个对应图案513，并且，对应图案513较佳是与对应图案511相交，而不相互垂直，如图3所示。而光掩模505上仅定义出实体图案505a，利用实体图案505a于对应的光致抗蚀剂结构(未绘示)上形成对应光致抗蚀剂图案、并进行一蚀刻制作工艺，则可在下方的另一掩模层上形成对应图案515，部分覆盖对应图案511、513，如图3所示。此外，本发明也可以直接利用双重曝光(double patterning)制作工艺分别形成对应图案511与对应图案513。

需注意的是，光掩模505所定义出的实体图案505a具有一锯齿状侧边505b，使得形成的对应图案515同样具有锯齿状侧边515a，且锯齿状侧边515a的各片段较佳是与各对应图案511、513重叠，如图3所示。由此，当同时以对应图案511、513、515为掩模进行一蚀刻制作工艺，即可在下方的该材料层内形成对应的多个开口512，并且于其上定义出形成有开口512的一区域A，以及未形成任何开口的区域B，如图4所示。区域A在第一方向D1上具有垂直的相对侧边，在第二方向D2上则具有锯齿状的相对侧边，并且，各该锯齿状的相对侧边是由朝向不同于第一方向D1与第二方向D2延伸的各片段构成多个锯齿部而组成，如图4所示。值得注意的是，如图2、图3所示，虽然多个呈直条状的对应图案511(由实体图案505a形成)与多个呈直条状的对应图案513(由实体图案503a形成)交错而成的开口图案为四边形，但在经过曝光、显影、蚀刻等实际制作工艺之后，则会形成如图4所示，约略成圆形或椭圆形的开口512。

前述实施例中布局的形成方法虽然是以形成开口512为实施样态说明，但并不以此为限，在实际操作时，也可选择搭配正、负光致抗蚀剂，以及双图案化蚀刻制作工艺等，而同样通过前述光掩模而在该材料层上形成多个对应的实体图案(未绘示)。并且，利用前述制作工艺所形成的半导体结构的布局，可实际应用于一半导体存储装置中，例如是一动态随机处理存储器(dynamic random access memory,DRAM)装置，使各图案120构成其内用于电连接各存储节点(storage node contact,SNC)的接触垫。详细来说，其是先提供一基底层300，例如包含一个半导体基底301，如硅基底，以及形成于其上的一个介电层303如包含氮化硅。在一实施例中，半导体基底301内还形成有多个埋藏式晶体管结构(未绘示)以作为字符线，而半导体基底301上的介电层103内则形成有多个位线(bit line,BL,未绘示)结构以及多个插塞结构305，如图5所示。在一特定方向(未绘示)上，该些位线与插塞结构305于介电层303内交替排列。

然后，在基底层300上形成一个导电层310作为该材料层。其中，导电层310例如包含钨(tungsten,W)、铝(aluminum,Al)或铜(copper,Cu)等低阻值金属材质。由此，通过前述的制作工艺即可将导电层310图案化为多个导电图案311，并于导电层310内形成多个开口312，如图6所示。由此，形成有导电图案311与开口312的区域A即可作为一存储器区，而区域B则作为一周边区，通过该存储器区内的各导电图案311可直接连接下方的插塞结构305，而作为一存储节点接垫(SN pad)，使各插塞结构305能通过位于基底301表面的一金属硅化物层(silicide layer,未绘示)而电连接至一晶体管元件的一源极/漏极区(未绘示)，而作为存储节点。

然而，本发明的实际应用应不限于前述实施样态，在其他实施例中，也可选择应用于其他半导体制作工艺，以在制作工艺简化与节省光掩模数量的前提下，形成布局相对密集且尺寸相对微小的半导体结构。此外，本领域通常知识者也应了解，本发明的半导体结构布局，以及半导体结构布局的形成方法也不限于前述，而可另以其他方式达成。下文将针对本发明的半导体结构布局的其他实施例或变化型进行说明。且为简化说明，以下说明主要针对各实施例不同之处进行详述，而不再对相同之处作重复赘述。此外，本发明的各实施例中相同的元件是以相同的标号进行标示，以利于各实施例间互相对照。

请参照图7所示，其绘示本发明第二优选实施例中的半导体结构的布局示意图，本实施例的布局大体上与前述第一优选实施例相同，于此不在赘述。本实施例的布局与前述第一优选实施例主要差异在于，排列于各奇数列的图案120具有相同的数量，由此，彼此错位排列的各列C1、C2…C17的图案120则可在第二方向D2上形成相互对称的两锯齿状侧边124。

详细来说，各侧边124所包含的各个锯齿部123的各个片段123a、123b皆是由相同数量的图案120排列而成，是以，各片段123a、123b的长度L大体上相同，且约为间距P31、P32的两倍以上，或如图7所示约为间距P31、P32的两倍。由此，本实施例的布局，同样可在进行光刻及蚀刻等制作工艺时，达到利于黄光蚀刻进行的效果。并且，通过各图案120之间的错位排列形成具有对称锯齿状侧边的区域102，而使得区域102的对应位置更为弹性，有利于提升其制作工艺的宽裕度。

请参照图8所示，其绘示本发明第三优选实施例中的半导体结构的布局示意图，本实施例的布局大体上与前述第一优选实施例相同，于此不在赘述。本实施例的布局与前述实施例主要差异在于，本实施例的区域104在第一方向D1、第二方向D2上皆具有锯齿状侧边126。其中，各锯齿状侧边126可以如图8所示相互对称，也可以选择不相互对称，使得区域104的对应位置可更为弹性，更有利于提升其制作工艺的宽裕度。

整体来说，本发明是利用侧壁转移技术，搭配不同光掩模的使用，形成可排列成不规则锯齿状侧边的多个图案。由此，可在简化制作工艺与节省光掩模使用数的前提下，形成布局相对密集且尺寸相对微小的半导体结构。

以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的保护范围。

Claims (20)

1.一种半导体结构的布局，其特征在于，该半导体结构的布局包含：

多个图案沿着一个第一方向排列并排成多列，各该图案之间彼此间隔，该多个图案在所述第一方向上彼此对齐排列，且该多列的该些图案排列成一个区域，该区域包含：

一个第一侧边，朝向该第一方向延伸；以及

一个第二侧边，朝向不同于该第一方向的一个第二方向延伸，并具有一锯齿状，其中，该第二侧边包含多个片段，各该片段包含两个或两个以上的该图案。

2.依据权利要求1所述的半导体结构的布局，其特征在于，相邻的两该片段分别朝向不同于该第一方向与该第二方向的两方向延伸，且该两方向彼此相交而不垂直。

3.依据权利要求1所述的半导体结构的布局，其特征在于，排列于奇数列的该些图案在该第二方向上相互对位排列。

4.依据权利要求1所述的半导体结构的布局，其特征在于，排列于偶数列的该些图案在该第二方向上相互对位排列。

5.依据权利要求1所述的半导体结构的布局，其特征在于，任两相邻列的该些图案在该第二方向上彼此错位排列。

6.依据权利要求1所述的半导体结构的布局，其特征在于，该区域还包含一个第三侧边，朝向该第二方向延伸，该第三侧边相对于该第二侧边且具有锯齿状。

7.依据权利要求6所述的半导体结构的布局，其特征在于，该第三侧边与该第二侧边不相互对称。

8.依据权利要求6所述的半导体结构的布局，其特征在于，该第三侧边与该第二侧边相互对称。

9.一种半导体装置，其特征在于，该半导体装置包含：

一个基底，包含一个第一区域以及一个第二区域；以及

一个材料层，设置在该基底上，该材料层包含多个图案，且各该图案间彼此间隔，其中，该些图案在该第一区域内排列成至少二个锯齿状侧边，且各该锯齿状侧边包含多个片段，各该片段包含两个或两个以上的该图案。

10.依据权利要求9所述的半导体装置，其特征在于，该至少二个锯齿状侧边彼此对称。

11.依据权利要求9所述的半导体装置，其特征在于，该至少二个锯齿状侧边彼此不对称。

12.依据权利要求9所述的半导体装置，其特征在于，各该锯齿状侧边包含多个锯齿部，且各该锯齿部由任两相邻的该片段构成。

13.依据权利要求12所述的半导体装置，其特征在于，该两相邻的片段分别朝向不同的两方向延伸，且该两方向彼此相交而不相互垂直。

14.依据权利要求9所述的半导体装置，其特征在于，各该图案沿着一个第一方向排列并排成多列，其中，排列于奇数列的该些图案在不同于该第一方向的一个第二方向上相互对位。

15.依据权利要求14所述的半导体装置，其特征在于，排列于偶数列的该些图案在该第二方向上相互对位。

16.依据权利要求14所述的半导体装置，其特征在于，任两相邻列的该些图案在该第二方向上交错排列。

17.依据权利要求9所述的半导体装置，其特征在于，还包含：

多个位线设置在该基底上，位于该第一区域内，该些位线位于该材料层下；以及

多个插塞，设置在该基底上，位于该第一区域内，该些插塞与该些位线交替排列，且该些图案分别位于该些插塞上。

18.一种半导体装置的制作工艺，其特征在于，该半导体装置的制作工艺包含：

提供一个基底，该基底包含一个第一区域以及一个第二区域；以及

在该基底上形成一个材料层，该材料层包含多个图案，且各该图案彼此间隔，其中，该些图案在该第一区域内排列成至少二个锯齿状侧边，且各该锯齿状侧边包含多个片段，各该片段包含两个或两个以上的该图案，

其中在该基底上形成一个材料层包括：

透过至少一双重曝光制作工艺以及一掩模层蚀刻该材料层，在该材料层中形成多个图案，其中，该掩模层包含二个锯齿状侧边。

19.依据权利要求18所述的半导体装置的制作工艺，其特征在于，各该图案沿着一第一方向排列并排成多列，其中，排列于奇数列的该些图案在不同于该第一方向的一个第二方向上相互对位。

20.依据权利要求19所述的半导体装置的制作工艺，其特征在于，任两相邻列的该些图案在该第二方向上交错排列。

Images