CN110707082B - 形成半导体装置布局的方法 - Google Patents

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Abstract

本发明公开一种形成半导体装置布局的方法，包含：形成多个第一线图案，其中第一线图案在一第一区以及一第二区沿着一第一方向延伸，在位于第一区及第二区之间的一边界区沿着一第二方向延伸；形成多个第二线图案，其中第二线图案在第一区及第二区沿着一第三方向延伸，在位于第一区及第二区之间的边界区沿着一第四方向延伸，故在边界区中第一线图案及第二线图案的重叠区域之间的最小距离大于在第一区及第二区中第一线图案及第二线图案的重叠区域之间的最小距离；进行一修整制作工艺，遮蔽在边界区中及第二区中的第一线图案及第二线图案。

Description

形成半导体装置布局的方法
技术领域
本发明涉及一种形成半导体装置布局的方法，且特别是涉及一种在边界区改变布局方向的形成半导体装置布局的方法。
背景技术
随机存取存储器(RAM：Random Access Memory)使用时可以读取数据也可以写入数据，当电源关闭以后数据立刻消失。由于随机存取存储器的数据更改容易，所以一般应用在个人计算机作为暂时存储数据的存储器。随机存取存储器又可以细分为「动态(Dynamic)」与「静态(Static)」两种。
「静态随机存取存储器(SRAM：Static RAM)」是以6个晶体管来存储1个位(1bit)的数据，而且使用时不需要周期性地补充电源来保持存储的内容，故称为「静态(Static)」。静态随机存取存储器的构造较复杂(6个晶体管存储1个位的数据)使得存取速度较快，但是成本也较高，因此一般都制作成对容量要求较低但是对速度要求较高的存储器，例如：个人计算机的中央处理器(CPU)内建的快取存储器(Cache Memory)。
「动态随机存取存储器(DRAM：Dynamic RAM)」是以1个晶体管加上1个电容来存储1个位(1bit)的数据，而且使用时必须要周期性地补充电源来保持存储的内容，故称为「动态(Dynamic)」。动态随机存取存储器构造较简单(1个晶体管加上1个电容来存储1个位的数据)使得存取速度较慢(电容充电放电需要较长的时间)，但是成本也较低，因此一般都制作成对容量要求较高但是对速度要求较低的存储器，例如：个人计算机主机板上通常使用的主存储器(main memory)。
发明内容
本发明提出一种形成半导体装置布局的方法，其在边界区改变布线图案的方向，以扩大各欲转移的图案之间的距离，能改善修整制作工艺的精密度。
本发明提供一种形成半导体装置布局的方法，包含有下述步骤。首先，形成多个第一线图案，其中此些第一线图案在一第一区以及一第二区沿着一第一方向延伸，但此些第一线图案在一边界区沿着一第二方向延伸，其中边界区位于第一区以及第二区之间，且第二方向不同于第一方向。接着，形成多个第二线图案，其中此些第二线图案在第一区以及第二区沿着一第三方向延伸，但此些第二线图案在边界区沿着一第四方向延伸，其中边界区位于第一区以及第二区之间，且第四方向不同于第三方向，故在边界区中此些第一线图案以及此些第二线图案的重叠区域之间的最小距离大于在第一区以及第二区中此些第一线图案以及此些第二线图案的重叠区域之间的最小距离。接续，进行一修整制作工艺，遮蔽在边界区中以及第二区中的此些第一线图案以及此些第二线图案。
基于上述，本发明提供一种形成半导体装置布局的方法，其形成多个第一线图案，但第一线图案在一第一区以及一第二区沿着一第一方向延伸，而在第一区以及第二区之间的一边界区沿着一第二方向延伸，其中第二方向不同于第一方向；形成多个第二线图案，但第二线图案在第一区以及第二区沿着一第三方向延伸，而在第一区以及第二区之间的边界区沿着一第四方向延伸，其中第四方向不同于第三方向。因此，在边界区中第一线图案以及第二线图案的重叠区域之间的最小距离大于在第一区以及第二区中第一线图案以及第二线图案的重叠区域之间的最小距离。如此一来，当后续进行一修整制作工艺，欲遮蔽在边界区中以及第二区中的第一线图案以及第二线图案以仅转移第一区的第一线图案以及第二线图案于正下方的材料层时，可防止应用于修整制作工艺中的一图案化光致抗蚀剂等材料边缘在边界区中因偏移等制作工艺误差遮蔽欲暴露出的重叠区域，或者暴露出欲遮蔽的重叠区域。进而，增进修整制作工艺的精密度。
附图说明
图1为本发明优选实施例中线图案的立体示意图；
图2为本发明优选实施例中线图案的俯视示意图；
图3为本发明优选实施例中形成半导体装置布局的方法的俯视示意图；
图4为本发明优选实施例中材料层的剖面示意图；
图5A为本发明优选实施例中图案转移过程中的线图案的俯视示意图；
图5B为本发明优选实施例中图案转移过程中的线图案的俯视示意图；
图5C为本发明优选实施例中图案转移过程中的线图案的俯视示意图；
图5D为本发明优选实施例中图案转移过程中的线图案的俯视示意图；
图5E为本发明优选实施例中图案转移过程中的线图案的俯视示意图；
图6a-图6e为本发明优选实施例中图案转移制作工艺的剖面示意图；
图7a-图7e为本发明优选实施例中图案转移制作工艺的剖面示意图；
图8a-图8d为本发明优选实施例中图案转移制作工艺的剖面示意图。
主要元件符号说明
2、3：间隙壁材料
2a、3a：间隙壁
10：绝缘层
20、30：材料层
21：氮化硅层
22：硼磷硅玻璃层
23、32、32a：氧化层
24、26：含碳的氮化硅层
25：等离子体增强氧化物层
31：非晶硅层
33、33a、33b：先进曝光图样薄膜层
34、34a、36、36a、42、42a、42b、42c、44、44a：氮氧化硅层
35、35a、41、41a、43、43a：有机介电层
110、110a：第一线图案
112：第一间隙壁图案
120、120a：第二线图案
122：第二间隙壁图案
130：重叠区域
A：第一区
B：第二区
C：边界区
D1、D2：方向
D3：第一方向
D4：第二方向
D5：第三方向
D6：第四方向
E1：边缘
K：图案区
P1、P2：修整制作工艺
P3：蚀刻制作工艺
Q1、Q2、Q3：图案化光致抗蚀剂
t1、t2、t3：最小距离
x：水平方向
具体实施方式
图1绘示本发明优选实施例中线图案的立体示意图。如图1所示，多个第一线图案110与多个第二线图案120可位于不同平面中，且第一线图案110与第二线图案120可以一绝缘层10隔绝。图1仅绘示绝缘层10为单层，但在其他实施例中绝缘层10可为多层。图1仅绘示一第一区A。在此第一区A中的第一线图案110沿着一方向D1延伸，而第二线图案120沿着一方向D2延伸。如图2所示，绘示第一线图案110与第二线图案120的俯视示意图。图2中的a绘示第一线图案110沿着方向D1延伸，而图2中的b绘示第二线图案120沿着方向D2延伸。方向D2不同于方向D1，因而第一线图案110与第二线图案120交会出重叠区域130。在一实施例中，如应用在自对准双图案化(self-aligned double pattering,SADP)制作工艺中用以定义下方材料图案的掩模，可仅有第一线图案110与第二线图案120交会出的重叠区域130能蚀刻至下层材料层。如图2中的c所示，第一线图案110与第二线图案120所交会出的重叠区域130为具有菱形的俯视图案，因而可在第一线图案110与第二线图案120下方的材料层形成具有菱形开口的孔洞。在一实施例中，经过多次蚀刻之后，具有菱形开口的孔洞在材料层中可能钝化为具有圆形开口的孔洞。
以下将第一线图案110与第二线图案120跨设于不同区域，且仅在特定区域形成特定图案。图3绘示本发明优选实施例中形成半导体装置布局的方法的俯视示意图。为清楚说明本发明，第一线图案110与第二线图案120仅分别以实线及虚线表示，且只有在第一线图案110与第二线图案120交会出的重叠区域130才以菱形区块表示。如图3所示，形成多个第一线图案110，其中第一线图案110在第一区A以及一第二区B沿着一第一方向D3延伸，但第一线图案110在一边界区C沿着一第二方向D4延伸。边界区C位于第一区A以及第二区B之间，且第二方向D4不同于第一方向D3。接着，可在不同层形成多个第二线图案120，其中第二线图案120在第一区A以及第二区B沿着一第三方向D5延伸，但第二线图案120在边界区C沿着一第四方向D6延伸。边界区C位于第一区A以及第二区B之间，且第四方向D6不同于第三方向D5，使在边界区C中第一线图案110以及第二线图案120的重叠区域130之间的最小距离t1大于在第一区A中的第一线图案110以及第二线图案120的重叠区域130之间的最小距离t2，以及第二区B中第一线图案110以及第二线图案120的重叠区域130之间的最小距离t3。之后，进行一修整制作工艺P1，遮蔽在边界区C中以及第二区B中的第一线图案110以及第二线图案120。在本实施例中，修整制作工艺P1以形成一图案化光致抗蚀剂Q1覆盖边界区C中以及第二区B中的第一线图案110以及第二线图案120。
由于本发明在边界区C中第一线图案110以及第二线图案120的布线方向分别沿着不同于第一区A以及第二区B的布线方向，致使在边界区C中第一线图案110以及第二线图案120的重叠区域130之间的最小距离t1大于在第一区A以及第二区B中的第一线图案110以及第二线图案120的重叠区域130之间的最小距离t2/t3。因而，本发明在边界区C中形成的图案化光致抗蚀剂Q1的一边缘E1，更能精确的不遮蔽到各重叠区域130。
详细而言，由于在边界区C中第一线图案110以及第二线图案120的重叠区域130相较于例如第一区A以及第二区B中的重叠区域130具有更大的最小距离t1，因而本发明可在维持第一区A以及第二区B所形成的布局精密度的同时，又能精确覆盖图案化光致抗蚀剂Q1，使其边缘E1能在边界区C中准确设置于重叠区域130之间，而在不需在下方材料层形成图案的区域(意即第二区B)覆盖图案化光致抗蚀剂Q1，但暴露出欲在下方材料层形成图案的区域(意即第一区A)。换言之，以本实施例的图3所示，仅有第一区A中的重叠区域130会蚀刻至下方的材料层而于材料层中形成孔洞，但本发明不以此为限。
再者，本实施例的第一区A可例如为一存储节点图案区，而第二区B为一存储节点备用图案区，因而下方的材料层可例如为一动态随机存取存储器区中欲形成一存储节点图案的一掩模层，因此蚀刻重叠区域130暴露出的材料层即可形成一掩模图案，然后可再将此掩模图案转移至一存储节点层以形成一存储节点图案，但本发明不以此为限。
在一优选的实施例中，第一线图案110以及第二线图案120的重叠区域130沿着一水平方向x以及一垂直方向y分布，因而分布于一平面上，且一图案区K则在垂直方向y上区分为第一区A、第二区B以及边界区C。在本实施例中，第二方向D4以及水平方向x之间的一锐角θ1大于第一方向D3以及水平方向x之间的一锐角θ2；第四方向D6以及水平方向x之间的一锐角θ3大于第三方向D5以及水平方向x之间的一锐角θ4。因而，在边界区C中第一线图案110以及第二线图案120的重叠区域130之间的最小距离t1能大于在第一区A中的第一线图案110以及第二线图案120的重叠区域130之间的最小距离t2，以及第二区B中第一线图案110以及第二线图案120的重叠区域130之间的最小距离t3。在一优选的实施例中，第一方向D3以及水平方向x之间的锐角θ2为30°，而第二方向D4以及水平方向x之间的锐角θ1大于30°但小于90°；第三方向D5以及水平方向x之间的锐角θ4为30°，且第四方向D6以及水平方向x之间的锐角θ3大于30°但小于90°，使重叠区域130能有效的分布，且能兼顾布局精密度及蚀刻光刻时边缘区C的制作工艺良率。
在一优选的实施例中，边界区C中的图案化光致抗蚀剂Q1的边缘E1为一锯齿状边缘，使边缘E1尽可能沿着重叠区域130之间的中线分布，进而能防止图案化光致抗蚀剂Q1的边缘E1应偏移而遮蔽或暴露出附近的重叠区域130，因而能避免蚀刻出的图案误差。在一更佳的实施例中，图案化光致抗蚀剂Q1的锯齿状边缘E1与水平方向x之间的锐角θ5大于第一方向D3以及水平方向x之间的锐角θ2，大于第三方向D5以及水平方向x之间的锐角θ4，但小于第二方向D4以及水平方向x之间的锐角θ1，小于第四方向D6以及水平方向x之间的锐角θ3。
更进一步而言，本发明形成第一线图案110及第二线图案120，并以自对准双图案化(self-aligned double pattering,SADP)制作工艺在下方材料中定义图案的方法，可详细包含下述步骤，但本发明不以此为限。
图4绘示本发明优选实施例中材料层的剖面示意图。本实施例将本发明应用于图案化动态随机存取存储器的电容的存储节点，而图4所绘示的材料层为欲形成下方存储节点图案(未绘示)的掩模层。如图4所示，图1-图3的第一线图案110与第二线图案120下方的材料层可例如由下而上包含由原子层沉积制作工艺形成的一氮化硅层21、一硼磷硅玻璃层22、一氧化层23、一含碳的氮化硅层24、一等离子体增强氧化物层25、一含碳的氮化硅层26、一非晶硅层31、一氧化层32、一先进曝光图样薄膜层33、一氮氧化硅层34、一有机介电层35以及一氮氧化硅层36，其中例如氮化硅层21的厚度为210埃(angstrom)、硼磷硅玻璃层22的厚度为8000埃、氧化层23的厚度为500埃、含碳的氮化硅层24的厚度为350埃、等离子体增强氧化物层25的厚度为5300埃、含碳的氮化硅层26的厚度为2700埃、非晶硅层31的厚度为7000埃、氧化层32的厚度为2400埃、先进曝光图样薄膜层33的厚度为2500埃、氮氧化硅层34的厚度为400埃、有机介电层35的厚度为850埃以及氮氧化硅层36的厚度为200埃，但本发明不以此为限。
本实施例将图3的第一线图案110及第二线图案120形成于图4的材料层20/30上并将图案转移至图4的材料层20/30中。图5A-图5E则绘示图案转移过程中的线图案的俯视示意图。先如图5A所示，形成多个如图3的第一线图案110。接着，如图5B所示，形成多个第一间隙壁图案112围绕第一线图案110，再移除第一线图案110。之后，如图5C所示，形成多个如图3的第二线图案120。而后，如图5D所示，形成多个第二间隙壁图案122围绕第二线图案120，再移除第二线图案120。如此一来，即可由形成于不同层的第一线图案110以及第二线图案120形成位于不同层且彼此交错的第一间隙壁图案112以及第二间隙壁图案122，如图5E所示。第一间隙壁图案112以及第二间隙壁图案122交错出的重叠区域130为孔洞，其中在本实施例中的孔洞为菱形孔洞，但本发明不以此为限。值得强调的是，在形成第一间隙壁图案112以及第二间隙壁图案122之后，才进行图3的修整制作工艺P1，以仅对于第一区A进行后续图案转移制作工艺。换言之，本实施例则对于图3的第一线图案110以及第二线图案120加入第一间隙壁图案112以及第二间隙壁图案122的步骤，并移除第一线图案110以及第二线图案120，以使重叠区域130形成为菱形孔洞，而在后续制作工艺中蚀刻重叠区域130下方的材料层，但本发明不以此为限。
详细而言，可如图6a-图8d绘示本发明优选实施例中图案转移制作工艺的剖面示意图。各区的图案转移过程都相同，故图6a-图8d仅绘示例如边界区C的剖面示意图。在本实施例中，图4的材料层20/30为一掩模层，其中掩模层较佳为一堆叠的掩模层。在一优选实施例中，以多次制作工艺将图3的第一线图案110及第二线图案120逐步转移至图4的材料层20/30。为简化本发明，仅将图案逐步转移至图4的材料层30的步骤绘示于图6a-图8d，而材料层30的图案再转移至材料层20为本领域所熟知，故不再赘述。
首先，图6a-图6e绘示形成如图3的第一线图案110的方法。如图6a所示，先形成一图案化光致抗蚀剂Q2覆盖材料层30。接着，蚀刻材料层30中的氮氧化硅层36以及有机介电层35，而形成图案化的一有机介电层35a以及图案化的一氮氧化硅层36a于氮氧化硅层34上，如图6b所示。在本实施例中，图案化的有机介电层35a以及图案化的氮氧化硅层36a即构成第一线图案110a。如图6c-图6e所示，形成氮氧化硅层34a(即第一间隙壁图案)围绕第一线图案110a，再移除第一线图案110a。详细而言，可先如图6c所示，一间隙壁材料2全面覆盖图案化的有机介电层35a以及图案化的氮氧化硅层36a(意即第一线图案110a)；蚀刻间隙壁材料2，而形成一间隙壁2a以及氮氧化硅层34a围绕第一线图案110a，再移除第一线图案110a，可如图6d所示。随即，可移除间隙壁2a，但保留氮氧化硅层34a，如图6e所示。
接续，图7a-图7e绘示形成如图3的第二线图案120的方法。如图7a所示，依序形成一有机介电层41、一氮氧化硅层42、一有机介电层43以及一氮氧化硅层44全面覆盖氮氧化硅层34a以及先进曝光图样薄膜层33。如图7b所示，形成一图案化光致抗蚀剂Q3覆盖氮氧化硅层44。接着，蚀刻氮氧化硅层44以及有机介电层43，而形成图案化的一有机介电层43a以及图案化的一氮氧化硅层44a于氮氧化硅层42上，如图7c所示。在本实施例中，图案化的有机介电层43a以及图案化的氮氧化硅层44a即构成第二线图案120a。如图7d-图7e所示，形成氮氧化硅层42a以及间隙壁3a(意即第二间隙壁图案)围绕第二线图案120a，再移除第二线图案120a。详细而言，可先如图7d所示，一间隙壁材料3全面覆盖图案化的氮氧化硅层44a以及图案化的有机介电层43a(意即第二线图案120a)；蚀刻间隙壁材料3，而形成氮氧化硅层42a以及间隙壁3a围绕第二线图案120a，再移除第二线图案120a，如图7e所示。在本实施例中，蚀刻间隙壁材料3时，部分蚀刻氮氧化硅层42，而形成氮氧化硅层42a，但保留一氮氧化硅层42b。
图8a-图8d绘示进行如图3的修整制作工艺P1的方法。如图8a-图8d所示，进行一修整制作工艺P2，其中修整制作工艺P2形成一图案化光致抗蚀剂Q3覆盖部分的氮氧化硅层34a、氮氧化硅层42a以及间隙壁3a。接着，进行一蚀刻制作工艺P3，蚀刻未被图案化光致抗蚀剂Q3遮蔽，且氮氧化硅层34a、氮氧化硅层42a以及间隙壁3a暴露出的氮氧化硅层42b、有机介电层41以及先进曝光图样薄膜层33，因而由下而上形成一先进曝光图样薄膜层33a、一有机介电层41a以及一氮氧化硅层42c。随即，移除图案化光致抗蚀剂Q3，如图8b所示。
之后，继续向下蚀刻先进曝光图样薄膜层33a及暴露出的氧化层32，而形成一先进曝光图样薄膜层33b及一氧化层32a，并完全移除间隙壁3a、氮氧化硅层42c、有机介电层41a以及氮氧化硅层34a，如图8c所示。其后，移除先进曝光图样薄膜层33b，并暴露出氧化层32a，如图8d所示。如此一来，本发明即能精确的在边界区形成所需图案。
综上所述，本发明提供一种形成半导体装置布局的方法，其形成多个第一线图案，但第一线图案在一第一区以及一第二区沿着一第一方向延伸，而在第一区以及第二区之间的一边界区沿着一第二方向延伸，其中第二方向不同于第一方向；形成多个第二线图案，但第二线图案在第一区以及第二区沿着一第三方向延伸，而在第一区以及第二区之间的边界区沿着一第四方向延伸，其中第四方向不同于第三方向。因此，在边界区中第一线图案以及第二线图案的重叠区域之间的最小距离大于在第一区以及第二区中第一线图案以及第二线图案的重叠区域之间的最小距离。如此一来，当后续进行一修整制作工艺，欲遮蔽在边界区中以及第二区中的第一线图案以及第二线图案以仅转移第一区的第一线图案以及第二线图案于正下方的材料层时，可防止应用于修整制作工艺中的一图案化光致抗蚀剂等材料边缘在边界区因偏移等制作工艺误差遮蔽欲暴露出的重叠区域，或者暴露出欲遮蔽的重叠区域。进而，增进修整制作工艺的精密度。
更进一步而言，修整制作工艺所使用的图案化光致抗蚀剂可具有一锯齿状边缘，且较佳者锯齿状边缘与水平方向之间的锐角大于第一方向以及水平方向之间的一锐角，大于第三方向以及水平方向之间的一锐角，但小于第二方向以及水平方向之间的一锐角，小于第四方向以及水平方向之间的一锐角。如此，可进一步防止图案化光致抗蚀剂的边缘偏移至附近的重叠区域上。
以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。

Claims (20)

1.一种形成半导体装置布局的方法，包含有：
形成多个第一线图案，其中该些第一线图案在第一区以及第二区沿着第一方向延伸，但该些第一线图案在一边界区沿着第二方向延伸，其中该边界区位于该第一区以及该第二区之间，且该第二方向不同于该第一方向；
形成多个第二线图案，其中该些第二线图案在该第一区以及该第二区沿着第三方向延伸，但该些第二线图案在该边界区沿着第四方向延伸，其中该边界区位于该第一区以及该第二区之间，且该第四方向不同于该第三方向，在该边界区中该些第一线图案以及该些第二线图案的多个重叠区域排列为相邻的第一行和第二行，该第一行位于该第二行与该第一区之间，该第一行中的该些重叠区域与该第二行中的该些重叠区域之间的最小距离大于在该第一区以及该第二区中该些第一线图案以及该些第二线图案的多个重叠区域之间的最小距离；以及
进行修整制作工艺，遮蔽在该边界区中以及该第二区中的该些第一线图案以及该些第二线图案。
2.如权利要求1所述的形成半导体装置布局的方法，其中该些重叠区域沿着水平方向以及垂直方向分布，且一图案区在该垂直方向上区分为该第一区、该第二区以及该边界区。
3.如权利要求2所述的形成半导体装置布局的方法，其中该第二方向以及该水平方向之间的锐角大于该第一方向以及该水平方向之间的锐角。
4.如权利要求3所述的形成半导体装置布局的方法，其中该第一方向以及该水平方向之间的该锐角为30°，且该第二方向以及该水平方向之间的该锐角大于30°但小于90°。
5.如权利要求2所述的形成半导体装置布局的方法，其中该第四方向以及该水平方向之间的锐角大于该第三方向以及该水平方向之间的锐角。
6.如权利要求5所述的形成半导体装置布局的方法，其中该第三方向以及该水平方向之间的该锐角为30°，且该第四方向以及该水平方向之间的该锐角大于30°但小于90°。
7.如权利要求1所述的形成半导体装置布局的方法，其中进行该修整制作工艺包含形成一图案化光致抗蚀剂覆盖该边界区中以及该第二区中的该些第一线图案以及该些第二线图案。
8.如权利要求7所述的形成半导体装置布局的方法，其中该边界区中的该图案化光致抗蚀剂的边缘包含锯齿状边缘。
9.如权利要求8所述的形成半导体装置布局的方法，其中该图案化光致抗蚀剂的该锯齿状边缘与水平方向之间的锐角大于该第一方向以及该水平方向之间的锐角，大于该第三方向以及该水平方向之间的锐角，但小于该第二方向以及该水平方向之间的锐角，小于该第四方向以及该水平方向之间的锐角。
10.如权利要求1所述的形成半导体装置布局的方法，在形成该些第一线图案之后，还包含：
形成多个第一间隙壁图案围绕该些第一线图案，再移除该些第一线图案。
11.如权利要求10所述的形成半导体装置布局的方法，在形成该些第二线图案之后，还包含：
形成多个第二间隙壁图案围绕该些第二线图案，再移除该些第二线图案。
12.如权利要求11所述的形成半导体装置布局的方法，在形成该些第一间隙壁图案以及该些第二间隙壁图案之后，进行该修整制作工艺。
13.如权利要求12所述的形成半导体装置布局的方法，其中该些重叠区域包含孔洞，其中该些第一间隙壁图案以及该些第二间隙壁图案围绕该些孔洞。
14.如权利要求13所述的形成半导体装置布局的方法，其中该些孔洞包含菱形孔洞。
15.如权利要求11所述的形成半导体装置布局的方法，其中该些第一间隙壁图案以及该些第二间隙壁图案位于不同层。
16.如权利要求12所述的形成半导体装置布局的方法，其中该些第一间隙壁图案以及该些第二间隙壁图案位于掩模层上。
17.如权利要求16所述的形成半导体装置布局的方法，还包含：
蚀刻该些重叠区域暴露出的该掩模层，以形成掩模图案，再将该掩模图案转移至存储节点层以形成存储节点图案。
18.如权利要求17所述的形成半导体装置布局的方法，其中该掩模层包含在动态随机存取存储器区中形成的存储节点层的掩模层。
19.如权利要求18所述的形成半导体装置布局的方法，其中该第一区包含存储节点图案区，而该第二区包含存储节点备用图案区。
20.如权利要求16所述的形成半导体装置布局的方法，其中该掩模层包含堆叠的掩模层。
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