TWI820688B - 半導體裝置 - Google Patents

半導體裝置 Download PDF

Info

Publication number
TWI820688B
TWI820688B TW111115931A TW111115931A TWI820688B TW I820688 B TWI820688 B TW I820688B TW 111115931 A TW111115931 A TW 111115931A TW 111115931 A TW111115931 A TW 111115931A TW I820688 B TWI820688 B TW I820688B
Authority
TW
Taiwan
Prior art keywords
lower electrodes
openings
semiconductor device
support structure
inventive concept
Prior art date
Application number
TW111115931A
Other languages
English (en)
Other versions
TW202301574A (zh
Inventor
沈正燮
朴智慧
孫完基
韓銀洙
Original Assignee
南韓商三星電子股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 南韓商三星電子股份有限公司 filed Critical 南韓商三星電子股份有限公司
Publication of TW202301574A publication Critical patent/TW202301574A/zh
Application granted granted Critical
Publication of TWI820688B publication Critical patent/TWI820688B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/562—Protection against mechanical damage
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/41—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region of a memory region comprising a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Noodles (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)
  • Bipolar Transistors (AREA)
  • Led Device Packages (AREA)
  • Photovoltaic Devices (AREA)

Abstract

本發明提供一種可包含基底、在基底上的多個下部電極以及支撐結構的半導體裝置。多個下部電極可在與基底的頂部表面垂直的第一方向上延伸。支撐結構可具有平板形狀。支撐結構可接觸多個下部電極的側表面且可支撐多個下部電極。支撐結構可包含多個開口。支撐結構可包含第一部分及第二部分。第一部分可包含以第一間距重複的多個開口。第二部分可包含以不同於第一間距的第二間距重複的多個開口。

Description

半導體裝置
本發明概念是關於一種半導體裝置。 相關申請案的交叉引用
本申請案基於且主張2021年5月6日在韓國智慧財產局申請的韓國專利申請案第10-2021-0058822號的優先權，所述申請案的揭露內容以全文引用的方式併入本文中。
隨著記憶體產品的高度整合隨近來微型化半導體製程技術的快速發展而加速發展，單位單元的面積已減小且半導體裝置的操作電壓已降低。舉例而言，在諸如動態隨機存取記憶體（random-access memory；DRAM）及NAND快閃記憶體的半導體裝置中，由對應於1位元的單位記憶體單元佔據的面積減小，從而由於尚未導致故障的製程因素而導致故障。
本發明概念提供具有經改良的可靠性的半導體裝置。
根據本發明概念的實施例，一種半導體裝置可包含基底、在基底上的多個下部電極以及支撐結構。多個下部電極可在與基底的頂部表面垂直的第一方向上延伸。支撐結構可具有平板形狀。支撐結構可接觸多個下部電極的側表面且可支撐多個下部電極。支撐結構可包含多個開口。支撐結構可包含第一部分及第二部分。第一部分可包含以第一間距重複的多個開口。第二部分可包含以不同於第一間距的第二間距重複的多個開口。
根據本發明概念的實施例，一種半導體裝置可包含多個區塊。多個區塊中的每一者可為設定記憶體單元且可包含多個下部電極及支撐結構。多個下部電極可在第一方向上延伸。支撐結構具有平板形狀。支撐結構可接觸多個下部電極的側表面且可支撐多個下部電極。支撐結構可包含多個開口。多個區塊中的每一者可具有其中多個開口可以第一間距重複的中心部分及其中多個開口可以第二間距重複的邊緣部分。第一間距可小於第二間距。邊緣部分可包圍中心部分。
根據本發明概念的實施例，一種半導體裝置可包含：基底；多個閘電極，在與基底的頂部表面垂直的第一方向上堆疊於基底上；多個絕緣膜，位於多個閘電極之間；多個通道結構，穿過多個閘電極及多個絕緣膜；以及多個位元線，在多個通道結構上在平行於基底的頂部表面的第二方向上延伸。可將多個位元線連接至多個通道結構的至少一部分。多個位元線可包含第一位元線及第二位元線。第一位元線可在與第一方向及第二方向垂直的第三方向上以第一間距重複。第二位元線可在第三方向上以不同於第一間距的第二間距重複。
當術語「約」或「實質上」在本說明書中結合數值使用時，相關聯數值意欲包含所陳述數值周圍的製造或操作容限（例如±10%）。此外，當字語「大體上」及「實質上」與幾何形狀結合使用時，意欲不要求幾何形狀的精確度，但形狀的寬容度在本揭露的範圍內。另外，無論數值或形狀是否修飾為「約」或「實質上」，應理解，此等值及形狀均應視為包含所陳述數值或形狀周圍的製造或操作容限（例如，±10%）。
在下文中，將參考隨附圖式詳細描述本發明概念的實施例。圖式中的相同組件將稱為相同附圖標號，且將不會重複描述。
圖1示出根據本發明概念的實施例的半導體裝置100的佈局。
參考圖1，半導體裝置100可包含第一排組BNK1、第二排組BNK2、第三排組BNK3、第四排組BNK4、第五排組BNK5、第六排組BNK6、第七排組BNK7以及第八排組BNK8。第一排組BNK1至第八排組BNK8為在半導體裝置100中的記憶體裝置內部依序操作的分開的區。
第一排組BNK1至第八排組BNK8中的每一者可包含第一群組G1及第二群組G2。在第一群組G1與第二群組G2之間，可配置用於控制第一排組BNK1至第八排組BNK8中的每一者的控制電路。即，第一群組G1及第二群組G2可藉由其間的控制電路而彼此分隔開，且包含於第一排組BNK1至第八排組BNK8中的任一者中的第一群組G1及第二群組G2可受同一控制電路控制。
第一群組G1及第二群組G2可包含多個區塊BLK。區塊BLK可分別包含多個記憶體單元。多個記憶體單元中的每一者可儲存但不限於1位元記憶體。多個記憶體單元可為例如多層級單元，且可儲存1位元或大於1位元的記憶體。每一區塊BLK可為例如具有約1兆位元組的容量的單位記憶體區塊。為便於描述，可將區塊BLK分類為內部區塊BLKI、第一邊緣區塊BLKX、第二邊緣區塊BLKY以及拐角區塊BLKC。內部區塊BLKI、第一邊緣區塊BLKX、第二邊緣區塊BLKY以及拐角區塊BLKC可具有實質上相同的電路佈局且具有應用於其的不同的光學鄰接校正（optical proximity correction；OPC）規則。
不同的OPC規則可包含將參考圖3至圖6更詳細地描述的漸次偏置及宏觀偏置。在本文中，漸次偏置意欲校正孔的彎曲，所述彎曲出現在將材料沈積到具有較小間距及較大縱橫比的多個孔中的製程中。特定組件的間距可意謂其中重複設置組件的單位長度。宏觀偏置意欲校正由在第一群組G1與第二群組G2之間的邊界中的佈局的不對稱性導致的邊緣效應。
舉例而言，可將漸次偏置應用於內部區塊BLKI。可將漸次偏置及宏觀偏置應用於第一邊緣區塊BLKX、第二邊緣區塊BLKY以及拐角區塊BLKC。
可將與包含於半導體裝置100中的基底110（參見圖4）的頂部表面平行且彼此垂直的兩個方向定義為X方向及Y方向，且可將與頂部表面垂直的方向定義為Z方向。
舉例而言，可將第一排組BNK1的第二群組G2配置為鄰近於第二排組BNK2的第一群組G1。第一排組BNK1的第一群組G1與第一排組BNK1的第二群組G2之間的X方向距離可大於第一排組BNK1的第二群組G2與第二排組BNK2的第一群組G1之間的X方向距離。因此，第二邊緣區塊BLKY可配置在第一排組BNK1的第一群組G1平行於Y方向的相對邊緣中的每一者中。且第二邊緣區塊BLKY可配置在第一排組BNK1的第二群組G2平行於Y方向的邊緣中的鄰近於第一群組G1的一者中。
即，宏觀偏置可不基於作為半導體裝置100的操作單元的第一排組BNK1至第八排組BNK8進行應用，且可基於在第一群組G1與第二群組G2之間的間隔（更特定言之，在區塊BLK之間的間隔）進行應用。
圖2示出圖1的內部區塊BLKI的佈局。
參考圖2，內部區塊BLKI可包含中心部分BC及包圍中心部分BC的邊緣部分BE。根據本發明概念的實施例，可將漸次偏置應用於邊緣部分BE且可不將漸次偏置應用於中心部分BC。
在內部區塊BLKI中，可配置對應於設定容量單位（例如，約1兆位元組）的記憶體裝置單元。容量單位的描述及內部區塊BLKI的佈局可類似於圖1的第一邊緣區塊BLKX、第二邊緣區塊BLKY以及拐角區塊BLKC而應用。
圖3為放大圖2的內部區塊BLKI的中心部分BC的一部分BCP的局部平面視圖。
圖4為沿著圖3的切割線XX-XX'截取的橫截面圖。
參考圖3及圖4，半導體裝置100可包含基底110、層間絕緣膜113、蝕刻停止膜115、多個下部電極120、第一支撐結構130、第二支撐結構140、介電層150以及上部電極160。
基底110可包含諸如例如矽、鍺、矽-鍺等的半導體材料，且可更包含磊晶層、絕緣體上矽（silicon on insulator；SOI）層、絕緣體上鍺（germanium on insulator；GOI）層、絕緣體上半導體（semiconductor on insulator；SeOI）層等。基底110可包含用於驅動藉由多個下部電極120及上部電極160組態的記憶體單元的半導體元件。舉例而言，半導體元件可包含金屬-氧化物-半導體（metal-oxide-semiconductor；MOS）電晶體、二極體以及電阻器。
層間絕緣膜113可包含高密度電漿（high density plasma；HDP）氧化膜、正矽酸四乙酯（tetraethylorthosilicate；TEOS）、電漿增強正矽酸四乙酯（plasma enhanced tetraethylorthosilicate；PE-TEOS）、O3-正矽酸四乙酯（O3-tetraethylorthosilicate；O 3-TEOS）、未摻雜矽酸鹽玻璃（undoped silicate glass；USG）、磷矽酸鹽玻璃（phosphosilicate glass；PSG）、硼矽酸鹽玻璃（borosilicate glass；BSG）、硼磷矽酸鹽玻璃（borophosphosilicate glass；BPSG）、氟矽酸鹽玻璃（fluorosilicate glass；FSG）、旋塗式玻璃（spin on glass；SOG）、東燃矽氮烷（Tonen Silazene；TOSZ）或其組合。此外，層間絕緣膜113可包含氮化矽、氮氧化矽或具有低介電常數的材料，例如具有比氧化矽更低介電常數的材料。
蝕刻停止膜115可由對經平面化的層間絕緣膜113具有蝕刻選擇性的材料形成。舉例而言，蝕刻停止膜115可由氮化矽或氮氧化矽形成。
多個下部電極120可包含金屬材料、金屬氮化物或金屬矽化物中的至少一者。舉例而言，多個下部電極120可包含諸如鈷、鈦、鎳、鎢以及鉬的耐高溫金屬材料。在另一實例中，多個下部電極120可包含諸如氮化鈦（TiN）、氮化鈦矽（TiSiN）、氮化鈦鋁（TiAlN）、氮化鉭（TaN）、氮化鉭矽（TaSiN）、氮化鉭鋁（TaAlN）以及氮化鎢（WN）的金屬氮化物。多個下部電極120可包含選自由鉑（Pt）、釕（Ru）以及銥（IR）組成的群組中的至少一種貴金屬材料。多個下部電極120可包含貴金屬氧化物。
在基底110上，多個下部電極120可具有在與基底110的頂部表面垂直的方向上延伸的柱狀形狀。下部電極120的橫截面可為圓形或橢圓形。
可在X方向及Y方向上配置多個下部電極120以構成多個列及行。在此情況下，為了確保在多個下部電極120之間的間隔，構成任一列的多個下部電極120可與構成另一相鄰列的多個下部電極120交替地配置。因此，可在多個下部電極120之間設置有效較大以提供用於形成介電層150的介電材料的空間。
根據本發明概念的一些實施例，多個下部電極120可形成蜂巢結構，其中多個下部電極120配置於填充二維平面的多個六邊形的頂點及中心點處。構成蜂巢結構的六邊形中的每一者的六個頂點中的每一者可為配置為鄰近於六邊形的六個其他六邊形中的每一者的中心點，其中六邊形的中心點可為在六個六邊形當中共用的頂點。
由於多個下部電極120以蜂巢結構配置，因此可在多個下部電極120之間維持恆定間隔，使得介電材料及上部電極材料可在後續製程中均勻地沈積。
在本發明概念的實施例中，多個下部電極120可具有高縱橫比，導致多個下部電極120崩壞且因此造成缺陷。根據本發明概念的實施例，由於第一支撐結構130及第二支撐結構140支撐多個下部電極120，因此可限制及/或防止多個下部電極120的崩壞，且因此亦可限制及/或防止半導體裝置100的缺陷。
根據本發明概念的實施例，第一支撐結構130及第二支撐結構140可包含但不限於氮化矽。半導體裝置100示出為包含但不限於兩個支撐結構，即，第一支撐結構130及第二支撐結構140。舉例而言，半導體裝置100可包含第一支撐結構130及第二支撐結構140中的任一者或可更包含額外的支撐結構。
第一支撐結構130及第二支撐結構140可形成為包含多個開口OP的一體式類型。第一支撐結構130的開口OP中的每一者可在Z方向上與第二支撐結構140的開口OP中的任意對應一者重疊。第一支撐結構130及第二支撐結構140可具有與基底110的頂部表面分隔開的平板形狀。第一支撐結構130可配置於第二支撐結構140與基底110的頂部表面之間。
可在X方向及Y方向上配置多個開口OP。根據本發明概念的實施例，多個開口OP可具有橢圓形狀且可經配置以使得多個開口OP中的每一者的中心與包含四個相鄰下部電極120的菱形的中心重疊。在此情況下，多個開口OP中的每一者可暴露四個下部電極120。
然而，本發明概念不限於此，且多個開口中的每一者的平面形狀可為圓形，且多個開口中的每一者的中心可與包含三個相鄰下部電極120的等邊三角形的中心重疊。當多個開口OP中的每一者的平面形狀為圓形時，多個開口OP中的每一者可暴露三個下部電極120。
在本文中，當多個開口OP暴露多個下部電極120時，可意謂第一支撐結構130及第二支撐結構140在介電層150及上部電極160的沈積之前暴露多個下部電極120的一部分。
介電層150可包含例如選自金屬氧化物（諸如HfO 2、ZrO 2、Al 2O 3、La 2O 3、Ta 2O 3以及TiO 2；）與具有鈣鈦礦結構的介電材料（諸如SrTiO 3（STO）、BaTiO 3、PZT以及PLZT）的組合的任一單個膜或其組合。
上部電極160可包含矽、金屬材料、金屬氮化物膜或摻雜金屬矽化物中的至少一者。上部電極160可包含但不限於與多個下部電極120相同的材料。
根據本發明概念的實施例，在中心部分BC的部分BCP中，多個開口OP的X方向間距PXC可為多個下部電極120的X方向間距PX的約兩倍，且多個開口OP的Y方向間距PYC可為多個下部電極120的Y方向間距PY的約兩倍。
圖5為放大圖2的內部區塊BLKI的邊緣部分BE的一部分BEP的局部平面視圖。
在圖5中，分別藉由鄰近於多個下部電極120的虛線指示對應於多個下部電極120的多個所設計位置120B。根據本發明概念的實施例，所設計位置120B可與多個下部電極120的底部表面的位置實質上相同。類似地，在圖5中，藉由在圖5中的虛線指示多個開口OP的對應於多個下部電極120的多個所設計位置120B的所設計位置DOP。
參考圖2及圖5，在設置用於形成多個下部電極120的多個孔之後，當構成多個下部電極120的導電材料在孔中沈積時，下部電極120可在沈積的製程中彎曲。因此，即使在基於精確對準而執行形成多個孔的微影製程時，仍可能在提供構成下部電極120的材料的製程中在下部電極120的所設計位置120B與實際位置（例如，頂部表面的位置）之間發生偏移。
多個開口OP可形成於與所設計位置DOP偏置的位置中。多個開口OP的X方向偏置及Y方向偏置可根據多個開口OP的位置而改變。
由於多個開口OP的X方向偏置及Y方向偏置，多個開口OP中的每一者的中心可在Z方向上與由四個相鄰下部電極120的頂部表面形成的菱形的中心中的對應一者重疊，且可不與菱形的由四個相鄰下部電極120的頂部表面的所設計位置120B形成的中心中的對應一者重疊。此處，當藉由多個開口OP中的一者暴露基於構成菱形中的一者的四個所設計位置120B中的每一者而傳送至實際電路的四個下部電極120時，可參考多個開口OP中的一者對應於菱形中的一者。在本文中，菱形的由四個相鄰下部電極120的頂部表面的所設計位置120B形成的中心中的每一者可與菱形的由四個相鄰下部電極120的底部表面的所設計位置形成的中心中的每一者實質上相同。
配置為相對接近於在多個開口OP當中的內部區塊BLKI的中心部分BC的開口OP的偏置可小於配置為相對遠離在多個開口OP當中的內部區塊BLKI的中心部分BC的開口OP的偏置。在本文中，偏置可意謂自在基於規則的OPC中設計的位置移動的幅度。
多個開口OP可經配置以形成多個列R1、列R2、列R3以及列R4及多個行C1、行C2、行C3、行C4、行C5、行C6以及行C7。第一列R1可距多個列R1至列R4當中的中心部分BC最遠，且第一行C1可距多個行C1至行C7當中的中心部分BC最遠。即，自第一列R1朝向第四列R4的方向及自第一行C1朝向第七行C7的方向可為自內部區塊BLKI的邊緣部分BE朝向中心部分BC的方向。
舉例而言，屬於多個列R1至列R4當中的在前者的開口OP的Y方向偏置可大於屬於多個列R1至列R4當中的在後者的開口OP的Y方向偏置。更特定言之，第一列R1的開口OP的Y方向偏置可大於第二列R2的開口OP的Y方向偏置，且第二列R2的開口OP的Y方向偏置可大於第三列R3的開口OP的Y方向偏置。可根據方程式1來判定第n列的開口OP的Y方向偏置BY(n)。
[方程式1]
在方程式1中，BY0指示第一列R1的開口OP的Y方向偏置，且ΔY指示列R1至列R4中的相鄰者的Y方向偏置之間的差。
因此，與中心部分BC的開口OP的Y方向間距PYC（參見圖3）相比，邊緣部分BE的開口OP的Y方向間距PYE可減小。邊緣部分BE的開口OP的Y方向間距PYE與中心部分BC的開口OP的Y方向間距PYC（參見圖3）之間的關係可表達如下。在本文中，中心部分BC的開口OP的Y方向間距PYC（參見圖3）可與多個開口OP的所設計位置DOP的Y方向間距實質上相同。
[方程式2]
類似地，屬於多個行C1至行C7當中的在前者的開口OP的X方向偏置可大於屬於多個行C1至行C7當中的在後者的開口OP的X方向偏置。更特定言之，第一行C1的開口OP的X方向偏置可大於第二行C2的開口OP的X方向偏置，且第二行C2的開口OP的X方向偏置可大於第三行C3的開口OP的X方向偏置。可根據方程式3來判定第n行的開口OP的X方向偏置BX(n)。
[方程式3]
在方程式3中，BX0指示第一行C1的開口OP的X方向偏置，且ΔX指示行C1至行C7中的相鄰者的X方向偏置之間的差。
因此，與中心部分BC的開口OP的X方向間距PXC（參見圖3）相比，邊緣部分BE的開口OP的X方向間距PXE可減小。邊緣部分BE的開口OP的X方向間距PXE與中心部分BC的開口OP的X方向間距PXC（參見圖3）之間的關係可表達如下。在本文中，中心部分BC的開口OP的X方向間距PXC（參見圖3）可與多個開口OP的所設計位置DOP的X方向間距實質上相同。
[方程式4]
上文參考方程式1至方程式4描述的偏置可指示為漸次偏置以區別於參考圖6及圖7所描述的偏置。
根據本發明概念的實施例，考慮到由形成多個下部電極120的材料沈積製程導致的誤對準，可在執行微影製程之前執行取決於多個開口OP的所設計位置DOP的應用X方向偏置及Y方向偏置的基於規則的OPC。因此，可限制及/或防止由於未暴露下部電極120中的一些而導致的介電層150及上部電極160的未形成，且可改良半導體裝置100的可靠性。
半導體裝置100可更包含未由多個開口OP暴露的虛擬下部電極120D。根據本發明概念的實施例，可在自所設計位置120DB偏移的位置中配置虛擬下部電極120D，與下部電極120類似。
根據本發明概念的實施例，第一支撐結構130及第二支撐結構140可形成為跨越整個內部區塊BLKI。因此，第一支撐結構130及第二支撐結構140中的每一者可包含其中多個開口OP具有第一間距（例如，X方向間距PXC及Y方向間距PYC）的第一部分（例如，部分BC）及其中多個開口OP具有第二間距（例如，在X方向上的間距（PXE）及在Y方向上的間距（PYE））的第二部分（例如，部分BE）。
圖6為對應於圖3的示出拐角區塊BLKC的部分BCP'的局部平面視圖。
圖7為對應於圖5的示出拐角區塊BLKC的部分BEP'的局部平面視圖。
為便於描述，將省略與參考圖3至圖5進行的描述冗餘的描述且將主要描述差異。
參考圖1、圖3以及圖6，拐角區塊BLKC的部分BCP'的開口OP可自所設計位置DOP偏置，不同於內部區塊BLKI的部分BCP的開口OP。包含於部分BCP'中的開口OP中的每一者可在X方向上偏置相同距離且在Y方向上偏置相同距離。為便於描述，此類偏置將表示為宏觀偏置。
因此，不同於在內部區塊BLKI的部分BCP中，拐角區塊BLKC的部分BCP'的多個開口OP中的每一者的中心可在Z方向上與由四個相鄰下部電極120的頂部表面形成的菱形的中心中的對應一者重疊，且可不與菱形的由四個相鄰下部電極120的頂部表面的所設計位置120B形成的中心中的對應一者重疊。
根據本發明概念的實施例，儘管是宏觀偏置，但包含於部分BCP'中的開口OP的X方向間距PXC'及Y方向間距PYC'可與所設計間距相同。換言之，包含於部分BCP'中的開口OP的X方向間距PXC'可與包含於部分BCP中的開口OP的X方向間距PXC相同，且包含於部分BCP'中的開口OP的Y方向間距PYC'可與包含於部分BCP中的開口OP的Y方向間距PYC相同。
根據本發明概念的實施例，包含於拐角區塊BLKC的部分BCP'中的開口OP可分別在X方向及Y方向上偏置。此意欲校正拐角區塊BLKC的下部電極120的偏移，所述偏移由於第一群組G1與第二群組G2之間的邊界的不對稱性而發生。
藉由圖1中的箭頭表明拐角區塊BLKC、第一邊緣區塊BLKX以及第二邊緣區塊BLKY的宏觀偏置的方向。宏觀偏置的方向可自第一群組G1與第二群組G2之間的邊界朝向中心。更特定言之，拐角區塊BLKC的宏觀偏置的方向可朝向在對角線方向上配置的拐角區塊BLKC，且第一邊緣區塊BLKX的偏置方向可為Y方向且第二邊緣區塊BLKY的偏置方向可為X方向。
參考圖1、圖3以及圖7，可將漸次偏置應用於包含於拐角區塊BLKC的類似於內部區塊BLKI的部分BEP的部分BEP'中的開口OP。可將參考圖1、圖3以及圖6所描述的宏觀偏置以及漸次偏置應用於包含於拐角區塊BLKC的部分BEP'中的開口OP。
包含於拐角區塊BLKC的部分BEP'中的開口OP可構成列R1'、列R2'、列R3'以及列R4'及行C1'、行C2'、行C3'、行C4'、行C5'、行C6'以及行C7'，類似於在圖5中。
包含於拐角區塊BLKC的部分BEP'的第n列中的開口OP的Y方向偏置BY'(n)可遵循方程式5。
[方程式5]
在本文中，MY指示在Y方向上的宏觀偏置的幅度。
因此，拐角區塊BLKC的部分BEP'的開口OP的Y方向間距PYE'可如下。
[方程式6]
即，拐角區塊BLKC的部分BEP'的開口OP的Y方向間距PYE'可與內部區塊BLKI的部分BEP的開口OP的Y方向間距PYE實質上相同。
包含於拐角區塊BLKC的部分BEP'的第n行中的開口OP的X方向偏置BX'(n)可遵循方程式7。
[方程式7]
在本文中，MX指示在X方向上的宏觀偏置的幅度。
因此，拐角區塊BLKC的部分BEP'的開口OP的X方向間距PXE'可如下。
[方程式8]
即，拐角區塊BLKC的部分BEP'的開口OP的X方向間距PXE'可與內部區塊BLKI的部分BEP的開口OP的X方向間距PXE實質上相同。
即，漸次偏置及宏觀偏置可不應用於內部區塊BLKI的部分BCP，且漸次偏置可應用於部分BEP而宏觀偏置可不應用於部分BEP。
此外，宏觀偏置可應用於第一邊緣區塊BLKX及第二邊緣區塊BLKY以及拐角區塊BLKC的部分BCP'，但漸次偏置可不應用於第一邊緣區塊及第二邊緣區塊以及拐角區塊的部分，且漸次偏置及宏觀偏置可分別應用於部分BEP'。
圖8示出用於描述根據本發明概念的其他實施例的半導體記憶體裝置的佈局。
為便於描述，將省略與參考圖1至圖7進行的描述冗餘的描述且將主要描述差異。
參考圖8，內部區塊BLK'可包含中心部分BC、包圍中心部分BC的第一邊緣部分BE1以及在第一邊緣部分BE1與中心部分BC之間的第二邊緣部分BE2。
根據本發明概念的實施例，包含於第一邊緣部分BE1的第n列中的開口OP（參見圖5）的Y方向偏置BY1(n)及包含於第一邊緣部分BE1的第n行中的開口OP（參見圖5）的X方向偏置BX1(n)可遵循方程式9。
[方程式9]
在本文中，BY1指示包含於第一邊緣部分BE1的第一列中的開口OP（參見圖5）的Y方向偏置，且ΔY1指示相鄰列之間的Y方向偏置中的差異。BX1指示包含於第一邊緣部分BE1的第一行中的開口OP（參見圖5）的X方向偏置，且ΔX1指示相鄰行之間的X方向偏置中的差異。
根據本發明概念的實施例，包含於第二邊緣部分BE2的第n列中的開口OP（參見圖5）的Y方向偏置BY2(n)及包含於第二邊緣部分BE2的第n行中的開口OP（參見圖5）的X方向偏置BX2(n)可遵循方程式10。
[方程式10]
在本文中，BY2指示包含於第二邊緣部分BE2的第一列中的開口OP（參見圖5）的Y方向偏置，且ΔY2指示相鄰列之間的Y方向偏置中的差異。BX2指示包含於第二邊緣部分BE2的第一行中的開口OP（參見圖5）的X方向偏置，且ΔX2指示相鄰行之間的X方向偏置中的差異。
根據本發明概念的實施例，在第一邊緣部分BE1、ΔX1以及ΔY1的偏置之間的差異可不同於在第二邊緣部分BE2、ΔX2以及ΔY2的偏置之間的差異。舉例而言，ΔX1可大於ΔX2，且ΔY1可大於ΔY2。在另一實例中，ΔX2可大於ΔX1，且ΔY2可大於ΔY1。
根據本發明概念的實施例，第一邊緣部分BE1的X方向間距PXE1及Y方向間距PYE1可遵循方程式11。
[方程式11]
類似地，第二邊緣部分BE2的X方向間距PXE2及Y方向間距PYE2可遵循方程式12。
[方程式12]
根據本發明概念的實施例，X方向間距PXE1可不同於X方向間距PXE2，且Y方向間距PYE1可不同於Y方向間距PYE2。舉例而言，PXE1可大於PXE2，且PYE1可大於PYE2。在另一實例中，PXE2可大於PXE1，且PYE2可大於PYE1。
基於本發明概念參考圖8所描述的實施例，所屬技術領域中具有通常知識者可容易地達至其中應用三個或大於三個不同漸次偏置的區塊。
圖9示出根據本發明概念的其他實施例的半導體裝置200的佈局。
參考圖9，半導體裝置200可為例如四邊形記憶體晶片。半導體裝置200可為但不限於NAND快閃記憶體。
半導體裝置200可包含一或多個平面200P。儘管存在一些限制，但大體而言，可在平面200P中的每一者中執行相同的同時操作。
每一平面200P可包含多個區塊BLK"。在本文中，區塊BLK"可為能夠執行擦除操作的最小單位，且可為具有相同電路設計的記憶體單位。每一區塊BLK"可包含多個頁面。多個頁面可對應於能夠執行程式化（例如，寫入）操作的最小單位。
多個區塊BLK"可為具有與圖1設定的大小類似的記憶體單位。多個區塊BLK"可包含中心部分BC"及包圍中心部分BC"的邊緣部分BE"。
圖10為圖9的中心部分BC"的部分BCP"的平面視圖。
圖11為沿著圖10的切割線Y-Y'截取的橫截面圖。
參考圖10及圖11，半導體記憶體裝置可包含包含外圍電路的第一半導體裝置層L1及包含作為記憶體單元操作的通道結構的第二半導體裝置層L2。第二半導體裝置層L2可配置於第一半導體裝置層L1上。
第一半導體裝置層L1可包含基底201、配置於基底201上的外圍電晶體205、電連接至外圍電晶體205的外圍電路線以及覆蓋外圍電晶體205及外圍電路線的下部絕緣層210。根據本發明概念的一些實施例，下部絕緣層210可包含絕緣材料。根據本發明概念的一些實施例，下部絕緣層210可包含但不限於氧化矽、氮化矽、氮氧化矽等。
根據本發明概念的一些實施例，基底201可為包含諸如單晶矽或單晶鍺的半導體材料的半導體基底。可在基底201上形成用於界定主動區及非主動區的溝槽及填充溝槽的裝置隔離膜202。在本文中，可將平行於基底201的頂部表面且彼此垂直的兩個方向定義為X方向及Y方向，且可將與基底201的頂部表面垂直的方向定義為Z方向。
根據本發明概念的一些實施例，外圍電晶體111可構成用於驅動第二半導體裝置層L2的記憶體單元的外圍電路。根據本發明概念的一些實施例，外圍電晶體205可構成控制邏輯、列解碼器、頁緩衝器以及NAND快閃記憶體的乾式共用源極線。
外圍電路線可包含依序堆疊於基底201上的多個外圍導電圖案215。外圍電路線可更包含外圍電晶體205及連接形成於不同層級中的多個外圍導電圖案215的多個外圍通孔211。根據本發明概念的一些實施例，外圍電路線示出為包含三層的外圍導電圖案215及連接其的外圍通孔211，但不限於此，可包含一層、兩層或四層的外圍導電線及連接其的通孔。
根據本發明概念的一些實施例，外圍導電圖案215及外圍通孔211可包含導電材料。根據本發明概念的一些實施例，外圍導電圖案215及外圍通孔211可包含鎢、鉭、鈷、鎳、矽化鎢、矽化鉭、矽化鈷或矽化鎳。根據本發明概念的一些實施例，外圍導電圖案215及外圍通孔211可包含多晶矽。
第二半導體裝置層L2可包含共用源極線板CSL、配置於共用源極線板CSL上的第一半導體層221、第二半導體層222以及第三半導體層223，以及絕緣膜230、閘電極240，以及交替地且重複地堆疊於第一半導體層221、第二半導體層222以及第三半導體層223上的上部絕緣膜261、上部絕緣膜263以及上部絕緣膜265。第二半導體裝置層L2可包含穿過絕緣膜230及閘電極240的通道結構250以及分隔閘電極240的字元線切割絕緣膜WLCI。根據本發明概念的一些實施例，第二半導體裝置層L2可更包含用於閘電極240的線及穿過閘電極240以操作為記憶體單元陣列的通道結構250。
共用源極線板CSL可配置於第一半導體裝置層L1上。根據本發明概念的一些實施例，共用源極線平板CSL可具有平板形狀。根據本發明概念的一些實施例，共用源極線平板CSL可包含鎢（W）或鎢（W）化合物。
根據本發明概念的一些實施例，第一半導體層221、第二半導體層222以及第三半導體層223可為支撐絕緣膜230及閘電極240的支撐層。根據本發明概念的一些實施例，第一半導體層221、第二半導體層222以及第三半導體層223可包含但不限於多個層。
根據本發明概念的一些實施例，第一半導體層221可與第二半導體層222接觸。根據本發明概念的一些實施例，第二半導體層222可與第三半導體層223接觸。根據本發明概念的一些實施例，第二半導體層222可包含暴露第一半導體層221的頂部表面的開口。根據本發明概念的一些實施例，第三半導體層223可經由開口部分地接觸第一半導體層221。
根據本發明概念的一些實施例，第一半導體層221、第二半導體層222以及第三半導體層223可包含多晶矽。根據本發明概念的一些實施例，第一半導體層221、第二半導體層222以及第三半導體層223可包含摻雜多晶矽膜。根據本發明概念的一些實施例，第一半導體層221、第二半導體層222以及第三半導體層223可以實質上相同的濃度摻雜，但不限於此。
第一半導體層221、第二半導體層222以及第三半導體層223可為藉由執行選擇性磊晶生長（selective epitaxial growth；SEG）獲得的磊晶膜的基底。第一半導體層221、第二半導體層222以及第三半導體層223可包含例如矽（Si）、鍺（Ge）、矽鍺（SiGe）、砷化鎵（GaAs）、砷化銦鎵（InGaAs）、砷化鋁鎵（AlGaAs）或其混合物中的至少一者。
根據本發明概念的一些實施例，閘電極240可對應於圖3中所繪示的電晶體的閘極。更特定言之，底部層的閘電極240（GE）可操作為接地選擇電晶體的閘極，頂部層的閘電極240（SE）可操作為字串選擇電晶體的閘極，且配置於其間的閘電極240（WE）可操作為多個記憶體單元的閘極。參考圖11，示出八個閘電極240操作為記憶體單元的閘極，但不限於此。舉例而言，各種數目（例如4、16、32、64或128）的閘電極240可操作為記憶體單元的閘極。
根據本發明概念的一些實施例，一或多個虛擬閘電極可進一步配置於對應於接地選擇電晶體的閘電極240（GE）與對應於記憶體單元的閘電極240（WE）之間及/或配置於對應於字串選擇電晶體的閘電極240（SE）與對應於記憶體單元的閘電極240（WE）之間。在此情況下，可減輕出現在相鄰閘電極240之間的單元間干擾。
根據本發明概念的一些實施例，閘電極240可包含導電材料。根據本發明概念的一些實施例，如圖11中所繪示，閘電極240可包含多個層。根據本發明概念的一些實施例，閘電極240可包含鎢、鉭、鈷、鎳、矽化鎢、矽化鉭、矽化鈷或矽化鎳。根據本發明概念的一些實施例，閘電極240可包含多晶矽。
根據本發明概念的一些實施例，第一位元線接觸通孔271及第二位元線接觸通孔275、上部導電圖案273以及位元線BL可包含上文描述的用於描述閘電極240的材料中的任何一或多者。
根據本發明概念的一些實施例，第一上部絕緣膜261及第二上部絕緣膜263可配置於頂部層的閘電極240（SE）上。第一上部絕緣膜261及第二上部絕緣膜263可包含絕緣材料。
根據本發明概念的一些實施例，多個通道結構250可在Z方向上穿過第一上部絕緣膜261、閘電極240以及絕緣膜230。根據本發明概念的一些實施例，通道結構250可穿過第三半導體層223。根據本發明概念的一些實施例，通道結構250的下部部分可由第一半導體層221包圍。因此，通道結構250的頂部表面可與第一上部絕緣膜261共面，且通道結構250的底部表面可位於比第一半導體層221的頂部表面更低層級處。相鄰通道結構可在X方向及Y方向上以特定間隔分隔開。
根據本發明概念的一些實施例，通道結構250中的每一者可包含多個層。根據本發明概念的一些實施例，通道結構250中的每一者可包含閘極絕緣膜251、通道層253以及內埋絕緣膜255。
根據本發明概念的一些實施例，閘極絕緣膜251可具有保形的厚度。根據本發明概念的一些實施例，閘極絕緣膜251可形成通道結構250的底部表面及外部表面。因此，根據本發明概念的一些實施例，閘極絕緣膜251可使通道層253與閘電極240絕緣。
根據本發明概念的一些實施例，閘極絕緣膜251可包含具有保形的厚度的多個層。根據本發明概念的一些實施例，閘極絕緣膜251可包含隧穿絕緣層、電荷捕獲層以及阻隔絕緣層。隧穿絕緣層可包含氧化矽、氧化鉿、氧化鋁、氧化鋯、氧化鉭等。電荷捕獲層可為自通道層253隧穿的電子儲存於其中的區，且可包含氮化矽、氮化硼、氮化矽硼或摻雜多晶矽。阻隔絕緣層可包含單個膜或堆疊膜，諸如氧化矽、氮化矽、氧化鉿、氧化鋁、氧化鋯、氧化鉭等。然而，阻隔絕緣層的材料不限於此，且阻隔絕緣層可包含具有高介電常數的介電材料。
根據本發明概念的一些實施例，閘極絕緣膜251可不與第二半導體層222配置在相同層級中。此是由於在用第二半導體層222替代的製程中移除了閘極絕緣膜251的一部分，使得第二半導體層222及通道層253可彼此連接。
根據本發明概念的一些實施例，通道層253可填充由閘極絕緣膜251界定的內部間隔的一部分。形成於閘極絕緣膜251的內部側壁上的通道層253可具有恆定厚度。根據本發明概念的一些實施例，通道層253的上部部分可具有比通道層253的側壁更大的厚度。
根據本發明概念的一些實施例，可將內埋絕緣膜255填充在由通道層253界定的間隔中。可用通道層253的上部部分覆蓋內埋絕緣層255的頂部表面。根據本發明概念的一些實施例，通道層253的頂部表面可充當用於與第一位元線接觸通孔271形成電連接的襯墊。根據情況，單獨的接觸襯墊可設置於通道層253的頂部表面上。
儘管閘極絕緣膜251示出為覆蓋圖11中的通道層253的底部表面，但本發明概念不限於此。舉例而言，閘極絕緣膜251可暴露通道層253的底部表面且形成通道結構250的側壁。在此情況下，在選擇性磊晶生長的製程中生長的半導體圖案與通道層的底部表面可彼此接觸，且通道層可不直接連接至第一半導體層221、第二半導體層222以及第三半導體層223。
根據本發明概念的一些實施例，字元線切割絕緣膜WLCI可在Z方向上穿過第一上部絕緣膜261、第二上部絕緣膜263、閘電極240以及絕緣膜230。根據本發明概念的一些實施例，字元線切割絕緣膜WLCI可穿過第一半導體層221的一部分，但不限於此。根據本發明概念的一些實施例，字元線切割絕緣膜WLCI可使配置在相同豎直層級中的不同閘電極240彼此絕緣。根據本發明概念的一些實施例，字元線切割絕緣膜WLCI可在X方向上縱向延伸以在X方向上分隔閘電極240。字元線切割絕緣膜WLCI的X方向長度可大於閘電極240的X方向長度。因此，字元線切割絕緣膜WLCI可完全分隔閘電極240。因此，水平地分隔的閘電極240可操作為不同電晶體（例如，接地選擇電晶體、記憶體單元電晶體及/或字串選擇電晶體）的閘極。
根據本發明概念的一些實施例，字元線切割絕緣膜WLCI可在Z方向上具有錐形形狀。在本文中，錐形形狀可表示其中水平寬度朝向第一半導體層221、第二半導體層222以及第三半導體層223以線性方式減小的形狀。根據本發明概念的一些實施例，字元線切割絕緣膜WLCI可包含具有在Z方向上減小的寬度（例如，Y方向寬度）的部分。字元線切割絕緣膜WLCI可具有在與閘電極240相同層級中的水平方向（例如，Y方向）上突出的結構。因此，在與閘電極240相同的層級中配置的字元線切割絕緣膜WLCI的一部分可比在與鄰近於閘電極240的絕緣膜230相同的層級中配置的字元線切割絕緣膜WLCI的一部分具有更寬的寬度。可在節點分離製程中藉由使閘電極材料凹入而形成上文描述的字元線切割絕緣膜WLCI的結構。
根據本發明概念的一些實施例，字元線切割絕緣膜WLCI可包含諸如氧化矽、氮化矽、氮氧化矽等的絕緣材料。
第三上部絕緣膜265可將相鄰字元線切割絕緣膜WLCI之間的頂部層的閘電極240（SE）劃分為三個部分，但不限於此。舉例而言，第三上部絕緣膜265可將相鄰字元線切割絕緣膜WLCI之間的頂部層的閘電極240（SE）劃分為四個或大於四個部分。
第三上部絕緣膜265可配置於第二上部絕緣膜263上。第三上部絕緣膜265可包含絕緣材料。根據本發明概念的一些實施例，第一位元線接觸通孔271及第二位元線接觸通孔275可在與第三上部絕緣膜265的至少一部分相同的層級中在Z方向上延伸。根據本發明概念的一些實施例，第一位元線接觸通孔271可進一步穿過第二上部絕緣膜263。根據本發明概念的一些實施例，第一位元線接觸通孔271可接觸通道層253。根據本發明概念的一些實施例，上部導電圖案273可配置於第一位元線接觸通孔271與第二位元線接觸通孔275之間。根據本發明概念的一些實施例，上部導電圖案273可在水平方向（例如，X方向及/或Y方向）上延伸。根據本發明概念的一些實施例，上部導電圖案273可接觸第一位元線接觸通孔271及第二位元線接觸通孔275。根據本發明概念的一些實施例，位元線BL可接觸第二位元線接觸通孔275。
根據本發明概念的一些實施例，通道結構250可經由第一位元線接觸通孔271、上部導電圖案273以及第二位元線接觸通孔275而連接至位元線BL。
圖12為圖9的邊緣部分BEP"的部分BEP"的平面視圖。
根據本發明概念的實施例，部分BEP"的通道結構250中的每一者的頂部表面可自所設計位置250B偏移。因此，可在與Y方向（位元線283（BL）的延伸方向）垂直的X方向上將漸次偏置應用於位元線283（BL）。根據本發明概念的實施例，可不在作為位元線283（BL）的延伸方向的Y方向上應用漸次偏置。
舉例而言，位元線283（BL）可自所設計位置283D由X方向偏置BX1、X方向偏置BX2、X方向偏置BX3、X方向偏置BX4以及X方向偏置BX5移動。X方向偏置BX1、X方向偏置BX2、X方向偏置BX3、X方向偏置BX4以及X方向偏置BX5的幅度可依次減小。舉例而言，X方向偏置BX1可大於X方向偏置BX2，且X方向偏置BX2可大於X方向偏置BX3。因此，位元線283（BL）的X方向間距PXE"可小於所設計位置283D的X方向間距PXD及圖10中所繪示的部分BCP"的位元線283（BL）的間距PXC"。
儘管已參考本發明概念的實施例特定繪示及描述本發明概念，但將理解，可在不脫離以下申請專利範圍的精神及範圍的情況下對其形式及細節作出各種改變。
100、200:半導體裝置 110、201:基底 111、205:外圍電晶體 113:層間絕緣膜 115:蝕刻停止膜 120:下部電極 120B、120DB、250B、283D、DOP:所設計位置 120D:虛擬下部電極 130:第一支撐結構 140:第二支撐結構 150:介電層 160:上部電極 200P:平面 202:裝置隔離膜 210:下部絕緣層 211:外圍通孔 215:外圍導電圖案 221:第一半導體層 222:第二半導體層 223:第三半導體層 230:絕緣膜 240:閘電極 250:通道結構 251:閘極絕緣膜 253:通道層 255:內埋絕緣膜 261:第一上部絕緣膜 263:第二上部絕緣膜 265:第三上部絕緣膜 271:第一位元線接觸通孔 273:上部導電圖案 275:第二位元線接觸通孔 283、BL:位元線 BC、BC":中心部分 BCP、BCP'、BCP"、BEP、BEP'、BEP":部分 BE、BE":邊緣部分 BE1:第一邊緣部分 BE2:第二邊緣部分 BLK、BLK":區塊 BLKC:拐角區塊 BLKI、BLK':內部區塊 BLKX:第一邊緣區塊 BLKY:第二邊緣區塊 BNK1:第一排組 BNK2:第二排組 BNK3:第三排組 BNK4:第四排組 BNK5:第五排組 BNK6:第六排組 BNK7:第七排組 BNK8:第八排組 BX1、BX2、BX3、BX4、BX5:X方向偏置 C1、C1'、C2、C2'、C3、C3'、C4、C4'、C5、C5'、C6、C6'、C7、C7':行 CSL:共用源極線板 G1:第一群組 G2:第二群組 L1:第一半導體裝置層 L2:第二半導體裝置層 OP:開口 PX、PXC、PXC'、PXD、PXE、PXE'、PXE"、PXE1、PXE2:X方向間距 PY、PYC、PYC'、PYE、PYE'、PYE1、PYE2:Y方向間距 R1、R1'、R2、R2'、R3、R3'、R4、R4':列 WLCI:字元線切割絕緣膜 X、Y、Z:方向 XX-XX'、Y-Y':切割線
自結合隨附圖式進行的以下詳細描述將更清楚地理解本發明概念的實施例，在隨附圖式中： 圖1示出根據本發明概念的實施例的半導體裝置的佈局。 圖2示出圖1的內部區塊的佈局。 圖3為放大圖2的內部區塊的中心部分的一部分的局部平面視圖。 圖4為沿著圖3的切割線XX-XX'截取的橫截面圖。 圖5為放大圖2的內部區塊的邊緣部分的一部分的局部平面視圖。 圖6為對應於圖3的示出拐角區塊的一部分的局部平面視圖。 圖7為對應於圖5的示出拐角區塊BLKC的一部分的局部平面視圖。 圖8示出用於描述根據本發明概念的其他實施例的半導體裝置的佈局。 圖9示出根據本發明概念的其他實施例的半導體裝置的佈局。 圖10為圖9的中心部分的一部分的平面視圖。 圖11為沿著圖10的切割線Y-Y'截取的橫截面圖。 圖12為圖9的邊緣部分的一部分的平面視圖。
100:半導體裝置
BLK:區塊
BLKC:拐角區塊
BLKI:內部區塊
BLKX:第一邊緣區塊
BLKY:第二邊緣區塊
BNK1:第一排組
BNK2:第二排組
BNK3:第三排組
BNK4:第四排組
BNK5:第五排組
BNK6:第六排組
BNK7:第七排組
BNK8:第八排組
G1:第一群組
G2:第二群組
X、Y、Z:方向

Claims (10)

  1. 一種半導體裝置，包括：基底；多個下部電極，位於所述基底上，所述多個下部電極在與所述基底的頂部表面垂直的第一方向上延伸；以及支撐結構，具有平板形狀，所述支撐結構接觸所述多個下部電極的側表面且支撐所述多個下部電極，所述支撐結構包含多個開口，所述支撐結構包含第一部分及第二部分，所述第一部分包含以第一間距重複的所述多個開口，所述第二部分包含以第二間距重複的所述多個開口，且所述第一間距小於所述第二間距。
  2. 如請求項1所述的半導體裝置，其中所述第一部分水平地包圍所述第二部分。
  3. 如請求項2所述的半導體裝置，其中所述支撐結構更包括在所述第一部分與所述第二部分之間的第三部分，所述第三部分包含以大於所述第一間距且小於所述第二間距的第三間距重複的所述多個開口。
  4. 如請求項1所述的半導體裝置，其中所述多個下部電極配置為蜂巢結構，且所述多個開口的中心在所述第一方向上與第一菱形的中心重疊，所述第一菱形由在所述多個下部電極當中的四個相鄰下部電極的頂部表面的中心形成。
  5. 如請求項4所述的半導體裝置，其中所述多個開口 的所述中心與第二菱形的中心水平地分隔開，所述第二菱形由在所述多個下部電極當中的所述四個相鄰下部電極的底部表面的中心形成。
  6. 如請求項5所述的半導體裝置，其中所述多個開口包含第一開口及第二開口，所述第二開口比所述第一開口更接近所述支撐結構，第一偏置為在所述第一開口的中心與所述第二菱形的所述中心中的對應一者之間的水平距離，第二偏置為在所述第二開口的中心與所述第二菱形的所述中心中的其他對應一者之間的水平距離，且所述第一偏置大於所述第二偏置。
  7. 如請求項1所述的半導體裝置，其中所述多個下部電極配置為蜂巢結構，且所述多個開口的中心在所述第一方向上與第一規則三角形的中心重疊，所述第一規則三角形由在所述多個下部電極當中的三個相鄰下部電極的頂部表面的中心形成。
  8. 如請求項7所述的半導體裝置，其中所述多個開口的所述中心與第二規則三角形的中心水平地分隔開，所述第二規則三角形由在所述多個下部電極當中的三個相鄰下部電極的底部表面的中心形成。
  9. 一種半導體裝置，包括：多個區塊，所述多個區塊中的每一者為設定記憶體單元且包含多個下部電極及支撐結構， 所述多個下部電極在第一方向上延伸，所述支撐結構具有平板形狀，所述支撐結構接觸所述多個下部電極的側表面且支撐所述多個下部電極，所述支撐結構包含多個開口，多個區塊中的每一者具有其中所述多個開口以第一間距重複的中心部分及其中所述多個開口以第二間距重複的邊緣部分，所述第一間距小於所述第二間距，且所述邊緣部分包圍所述中心部分。
  10. 如請求項9所述的半導體裝置，其中所述多個區塊包括：多個內部區塊，經配置以形成矩陣；及多個邊緣區塊，水平地包圍所述多個內部區塊。
TW111115931A 2021-05-06 2022-04-27 半導體裝置 TWI820688B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020210058822A KR20220151498A (ko) 2021-05-06 2021-05-06 반도체 소자
KR10-2021-0058822 2021-05-06

Publications (2)

Publication Number Publication Date
TW202301574A TW202301574A (zh) 2023-01-01
TWI820688B true TWI820688B (zh) 2023-11-01

Family

ID=83855112

Family Applications (1)

Application Number Title Priority Date Filing Date
TW111115931A TWI820688B (zh) 2021-05-06 2022-04-27 半導體裝置

Country Status (4)

Country Link
US (1) US20220359424A1 (zh)
KR (1) KR20220151498A (zh)
CN (1) CN115312530A (zh)
TW (1) TWI820688B (zh)

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4590884B2 (ja) * 2003-06-13 2010-12-01 株式会社デンソー 半導体装置およびその製造方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4590884B2 (ja) * 2003-06-13 2010-12-01 株式会社デンソー 半導体装置およびその製造方法

Also Published As

Publication number Publication date
KR20220151498A (ko) 2022-11-15
TW202301574A (zh) 2023-01-01
CN115312530A (zh) 2022-11-08
US20220359424A1 (en) 2022-11-10

Similar Documents

Publication Publication Date Title
KR101138577B1 (ko) 반도체 구조, 커패시터 형성 방법, 및 ｄｒａｍ 어레이 형성 방법
US8507980B2 (en) Semiconductor devices having bit line interconnections with increased width and reduced distance from corresponding bit line contacts and methods of fabricating such devices
US5976930A (en) Method for forming gate segments for an integrated circuit
TWI471981B (zh) 製作具有埋入式位元線與埋入式字元線的記憶體裝置之方法
US6903406B2 (en) Cells of nonvolatile memory device with high inter-layer dielectric constant
US20050176210A1 (en) Fabrication of lean-free stacked capacitors
US20060046391A1 (en) Vertical wrap-around-gate field-effect-transistor for high density, low voltage logic and memory array
CN110634869A (zh) 存储器阵列及其制造方法
US11569215B2 (en) Three-dimensional memory device with vertical field effect transistors and method of making thereof
JP2002094027A (ja) 半導体記憶装置とその製造方法
KR19990078241A (ko) 수직형 트랜지스터 및 매립된 워드라인을 갖는 반도체 디바이스 및 그 제조방법
US20160099248A1 (en) Semiconductor memory device with improved active area/word line layout
US20230255018A1 (en) Method of manufacturing semiconductor memory device
US20230139839A1 (en) Integrated circuit device and method of manufacturing the same
JP2010080853A (ja) 不揮発性半導体記憶装置およびその製造方法
US7335936B2 (en) DRAM memory having vertically arranged selection transistors
WO2022046415A1 (en) Integrated circuitry comprising a memory array comprising strings of memory cells and methods used in forming a memory array comprising strings of memory cells
US20230317816A1 (en) Semiconductor memory device and method of manufacturing the semiconductor memory device
TWI833319B (zh) 半導體裝置
TWI820688B (zh) 半導體裝置
JP2001257326A (ja) 半導体装置及びその製造方法
US20070023813A1 (en) Semiconductor device having upper electrode and method of fabricating the same
WO2023272881A1 (zh) 晶体管阵列及其制造方法、半导体器件及其制造方法
WO2023272880A1 (zh) 晶体管阵列及其制造方法、半导体器件及其制造方法
CN101459175B (zh) 半导体器件及其制造方法