CN115312530A - 半导体器件 - Google Patents

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Abstract

一种半导体存储器件可以包括：衬底；位于所述衬底上的多个下电极；和支撑结构。所述多个下电极可以沿垂直于所述衬底的顶表面的第一方向延伸。所述支撑结构可以具有平板形状。所述支撑结构可以接触所述多个下电极的侧表面，并且可以支撑所述多个下电极。所述支撑结构可以包括第一部分和第二部分。所述第一部分可以包括以第一节距重复的多个第一开口。所述第二部分可以包括以不同于所述第一节距的第二节距重复的多个第二开口。

Description

半导体器件
相关申请的交叉引用
本申请基于并要求于2021年5月6日在韩国知识产权局提交的韩国 专利申请No.10-2021-0058822的优先权，该韩国专利申请的公开内容通 过引用整体并入本文。
技术领域
发明构思涉及半导体器件。
背景技术
随着近来小型化半导体工艺技术的快速发展，存储器产品的高集成度 加速，单位单元的面积已经减小并且半导体器件的工作电压已经降低。例 如，在诸如动态随机存取存储器(DRAM)和NAND闪存的半导体器件 中，由与1位相对应的单位存储单元所占据的面积减少，从而由于还未引 起故障的工艺因素而导致故障。
发明内容
发明构思提供一种具有改善的可靠性的半导体器件。
根据发明构思的实施例，半导体器件可以包括：衬底；位于所述衬底 上的多个下电极；和支撑结构。所述多个下电极可以沿垂直于所述衬底的 顶表面的第一方向延伸。所述支撑结构可以具有平板形状。所述支撑结构 可以接触所述多个下电极的侧表面，并且可以支撑所述多个下电极。所述 支撑结构可以包括第一部分和第二部分。所述第一部分可以包括以第一节 距重复的多个第一开口。所述第二部分可以包括以不同于所述第一节距的第二节距重复的多个第二开口。
根据发明构思的实施例，半导体器件可以包括多个块。所述多个块中 的每一个块可以为一组存储单元，并且可以包括多个下电极和支撑结构。 所述多个下电极可以沿第一方向延伸。所述支撑结构可以具有平板形状。 所述支撑结构可以接触所述多个下电极的侧表面，并且可以支撑所述多个 下电极。所述支撑结构可以包括多个第一开口和多个第二开口。所述多个 块中的每一个块可以具有中央部分和边缘部分，所述多个第一开口可以在所述中央部分中以第一节距重复，并且所述多个第二开口可以在所述边缘 部分中以第二节距重复。所述第一节距可以大于所述第二节距。所述边缘 部分可以围绕所述中央部分。
根据发明构思的实施例，半导体器件可以包括：衬底；多个栅电极， 所述多个栅电极在垂直于所述衬底的顶表面的第一方向上堆叠在所述衬 底上；多个绝缘膜，所述多个绝缘膜位于所述多个栅电极之间；多个沟道 结构，所述多个沟道结构穿过所述多个栅电极和所述多个绝缘膜；和多条 位线，所述多条位线在所述多个沟道结构上在平行于所述衬底的所述顶表 面的第二方向上延伸。所述多条位线可以连接到所述多个沟道结构的至少 一部分沟道结构。所述多条位线可以包括第一位线和第二位线。所述第一 位线可以在垂直于所述第一方向和所述第二方向的第三方向上以第一节 距重复。所述第二位线可以在所述第三方向上以不同于所述第一节距的第 二节距重复。
附图说明
根据以下结合附图进行的详细描述，将更清楚地理解发明构思的实施例， 在附图中：
图1示出了根据发明构思的实施例的半导体器件的布局；
图2示出了图1的内部块的布局；
图3是放大图2的内部块的中央部分的一部分的局部俯视图；
图4是沿着图3的切割线XX-XX'截取的截面图；
图5是放大图2的内部块的边缘部分的一部分的局部俯视图；
图6是对应于图3的局部俯视图，示出了角块的一部分；
图7是对应于图5的局部俯视图，示出了角块BLKC的一部分；
图8示出了用于描述根据发明构思的其他实施例的半导体器件的布局；
图9示出了根据发明构思的其他实施例的半导体器件的布局；
图10是图9的中央部分的一部分的俯视图；
图11是沿着图10的切割线YY-YY'截取的截面图；和
图12是图9的边缘部分的一部分的俯视图。
具体实施方式
当在本说明书中结合数值使用术语“大约”或“基本上”时，相关数值 旨在包括围绕所述数值的制造或操作公差(例如，±10％)。此外，当结合几 何形状使用词语“大体上”和“基本上”时，旨在不需要几何形状的精确度， 而是形状的幅度在本公开的范围内。此外，无论数值或形状是否被“大约” 或“基本上”修饰，将理解的是，这些值和形状应当被解释为包括围绕所述 数值或形状的制造或操作公差(例如，±10％)。
在下文中，将参照附图详细描述发明构思的实施例。附图中相同的部件 将使用相同的附图标记，并且将不再重复描述。
图1示出了根据发明构思的实施例的半导体器件100的布局。
参照图1，半导体器件100可以包括第一至第八存储体BNK1、BNK2、 BNK3、BNK4、BNK5、BNK6、BNK7和BNK8。第一至第八存储体BNK1 至BNK8是在半导体器件100中的存储器件内部顺序运行的分离区域。
第一至第八存储体BNK1至BNK8中的每一者可以包括第一组G1和第 二组G2。在第一组G1与第二组G2之间，可以布置用于控制第一至第八存 储体BNK1至BNK8中的每一者的控制电路。即，第一组G1和第二组G2可 以通过其间的控制电路彼此分开，并且第一至第八存储体BNK1至BNK8中 的任何一者中包括的第一组G1和第二组G2可以被同一控制电路控制。
第一组Gl和第二组G2可以包括多个块BLK。块BLK可以分别包括多 个存储单元。多个存储单元中的每一个存储单元可以存储1位，但不限于1 位。多个存储单元可以是例如多级单元，并且可以存储1位或更多位。每个 块BLK可以是例如具有大约1MB的容量的单元存储块。为了便于描述，块 BLK可以被分为内部块BLKI、第一边缘块BLKX、第二边缘块BLKY和角 块BLKC。内部块BLKI、第一边缘块BLKX、第二边缘块BLKY和角块BLKC 可以具有基本上相同的电路布局，并且被应用不同的光学邻近校正(OPC) 规则。
不同的OPC规则可以包括将参照图3至图6更详细地描述的渐进偏差 (gradualbias)和宏观偏差(macro bias)。这里，渐进偏差旨在校正在将材料 沉积到具有小节距和大纵横比的多个孔中的工艺中发生的孔的弯曲。特定组 件的节距可以指重复提供组件的单位长度。宏观偏差旨在校正由第一组G1与 第二组G2之间的边界中的布局不对称引起的边缘效应。
例如，可以向内部块BLKI施加渐进偏差。渐进偏差和宏观偏差可以应 用于第一边缘块BLKX、第二边缘块BLKY和角块BLKC。
平行于半导体器件100中包括的衬底110(参见图4)的顶表面并且彼此 垂直的两个方向可以被定义为X方向和Y方向，并且垂直于顶表面的方向可 以被定义为Z方向。
例如，第一存储体BNK1的第二组G2可以布置为与第二存储体BNK2 的第一组G1相邻。第一存储体BNK1的第一组G1与第一存储体BNK1的 第二组G2之间的X方向距离可以大于第一存储体BNK1的第二组G2与第 二存储体BNK2的第一组G1之间的X方向距离。因此，第二边缘块BLKY 可以布置在第一存储体BNK1的第一组G1的平行于Y方向的每个相对边缘 中。并且第二边缘块BLKY可以布置在第一存储体BNK1的第二组G2的平 行于Y方向的边缘中的与第一组G1相邻的边缘中。
即，可以不基于作为半导体器件100的操作单元的第一至第八存储体 BNK1至BNK8来施加宏观偏差，而是可以基于第一组G1与第二组G2之间 的间隔(更具体地，块BLK之间的间隔)来施加宏观偏差。
图2示出了图1的内部块BLKI的布局。
参照图2，内部块BLKI可以包括中央部分BC和围绕中央部分BC的边 缘部分BE。根据发明构思的实施例，可以将渐进偏差施加到边缘部分BE， 并且可以不将渐进偏差施加到中央部分BC。
在内部块BLKI中，可以布置对应于设定容量单位(例如，大约1MB) 的存储器件单元。内部块BLKI的容量单位和布局的描述可以类似地应用于 图1的第一边缘块BLKX、第二边缘块BLKY和角块BLKC。
图3是放大图2的内部块BLKI的中央部分BC的部分BCP的局部俯视 图。
图4是沿着图3的切割线XX-XX'截取的截面图。
参照图3和图4，半导体器件100可以包括衬底110、层间绝缘膜113、 蚀刻停止膜115、多个下电极120、第一支撑结构130、第二支撑结构140、 介电层150和上电极160。
衬底110可以包括诸如例如硅、锗、硅-锗等的半导体材料，并且还可以 包括外延层、绝缘体上硅(SOI)层、绝缘体上锗(GOI)层、绝缘体上半导 体(SeOI)层等。衬底110可以包括用于驱动由上电极160和多个下电极120 构成的存储单元的半导体元件。例如，半导体元件可以包括金属氧化物半导 体(MOS)晶体管、二极管和电阻器。
层间绝缘膜113可以包括高密度等离子体(HDP)氧化膜、原硅酸四乙 酯(TEOS)、等离子体增强原硅酸四乙酯(PE-TEOS)、O3-原硅酸四乙酯(O3- TEOS)、未掺杂的硅玻璃(USG)、磷硅玻璃(PSG)、硼硅玻璃(BSG)、硼 磷硅玻璃(BPSG)、氟硅玻璃(FSG)、旋涂玻璃(SOG)、东燃硅氮烷(tonen silazene，TOSZ)或它们的组合。此外，层间绝缘膜113可以包括氮化硅、氮 氧化硅或具有低介电常数的材料，例如，具有比氧化硅的介电常数低的介电 常数的材料。
蚀刻停止膜115可以由对平坦化的层间绝缘膜113具有蚀刻选择性的材 料形成。例如，蚀刻停止膜115可以由氮化硅或氮氧化硅形成。
多个下电极120可以包括金属材料、金属氮化物或金属硅化物中的至少 一种。例如，多个下电极120可以包括难熔金属材料，例如钴、钛、镍、钨 和钼。在另一示例中，多个下电极120可以包括金属氮化物，例如氮化钛(TiN)、 氮化钛硅(TiSiN)、氮化钛铝(TiAlN)、氮化钽(TaN)、氮化钽硅(TaSiN)、 氮化钽铝(TaAlN)和氮化钨(WN)。多个下电极120可以包括从由铂(Pt)、 钌(Ru)和铱(Ir)组成的组中选择的至少一种贵金属材料。多个下电极120 可以包括贵金属氧化物。
在衬底110上，多个下电极120可以具有在垂直于衬底110的顶表面的 方向上延伸的柱状。下电极120的截面可以为圆形或椭圆形。
多个下电极120可以在X方向和Y方向上布置以构成多个行和多个列。 在这种情况下，为了确保多个下电极120之间的空间，构成任意一行的多个 下电极120可以与构成另一相邻行的多个下电极120交替布置。因此，可以 在多个下电极120之间提供高效大的空间以提供用于形成介电层150的介电 材料。
根据发明构思的一些实施例，多个下电极120可以形成蜂窝结构，其中 多个下电极120布置在填充二维平面的多个六边形的顶点和中心点处。构成 蜂窝结构的每个六边形的六个顶点中的每一个顶点可以是与该六边形相邻布 置的六个其他六边形中的每一个六边形的中心点，其中六边形的中心点可以 是六个六边形之间共享的顶点。
由于多个下电极120以蜂窝结构布置，因此多个下电极120之间可以保 持恒定的间隔，从而可以在后续工艺中均匀地沉积介电材料和上电极材料。
在发明构思的实施例中，多个下电极120可以具有高纵横比，从而导致 多个下电极120塌陷并因此导致缺陷。根据发明构思的实施例，由于第一支 撑结构130和第二支撑结构140支撑多个下电极120，所以可以限制和/或防 止多个下电极120的塌陷，从而也可以限制和/或防止半导体器件100的缺陷。
根据发明构思的实施例，第一支撑结构130和第二支撑结构140可以包 括但不限于氮化硅。半导体器件100被示为包括但不限于两个支撑结构，即 第一支撑结构130和第二支撑结构140。例如，半导体器件100可以包括第 一支撑结构130和第二支撑结构140中的任何一者，或者还可以包括额外的 支撑结构。
第一支撑结构130和第二支撑结构140可以形成为包括多个开口OP的 一体型。第一支撑结构130的每个开口OP可以在Z方向上与第二支撑结构 140的相应开口OP交叠。第一支撑结构130和第二支撑结构140可以具有 与衬底110的顶表面分开的平板形状。第一支撑结构130可以布置在第二支 撑结构140与衬底110的顶表面之间。
多个开口OP可以在X方向和Y方向上布置。根据发明构思的实施例， 多个开口OP可以具有椭圆形状，并且可以布置成使得多个开口OP中的每 一个开口的中心与包括四个相邻下电极120的菱形的中心交叠。在这种情况 下，多个开口OP中的每一个开口可以暴露四个下电极120。
然而，发明构思不限于此，并且多个开口中的每一个开口的平面形状可 以为圆形，并且多个开口中的每一个开口的中心可以与包括三个相邻的下电 极120的等边三角形的中心交叠。当多个开口OP中的每一个开口的平面形 状为圆形时，多个开口OP中的每一个开口可以暴露三个下电极120。
这里，当多个开口OP暴露多个下电极120时，可以表示在沉积介电层 150和上电极160之前，第一支撑结构130和第二支撑结构140暴露多个下 电极120的一部分。
介电层150可以包括例如从诸如HfO2、ZrO2、Al2O3、La2O3、Ta2O3和 TiO2的金属氧化物以及诸如SrTiO3(STO)、BaTiO3、PZT和PLZT的具有钙 钛矿结构的介电材料或它们的组合的组中选择的任何一种单个膜。
上电极160可以包括掺杂有杂质的硅、金属材料、金属氮化物膜或金属 硅化物中的至少一种。上电极160可以包括但不限于与多个下电极120相同 的材料。
根据发明构思的实施例，在中央部分BC的部分BCP中，多个开口OP 的X方向节距PXC可以是多个下电极120的X方向节距PX的大约两倍， 并且多个开口OP的Y方向节距PYC可以是多个下电极120的Y方向节距 PY的大约两倍。
图5是放大图2的内部块BLKI的边缘部分BE的部分BEP的局部俯视 图。
在图5中，与多个下电极120对应的多个设计位置120B分别由与多个 下电极120相邻的虚线表示。根据发明构思的实施例，设计位置120B可以 与多个下电极120的底表面的位置基本上相同。同样地，在图5中，与多个 下电极120的多个设计位置120B对应的多个开口OP的设计位置DOP在图 5中由虚线表示。
参照图2和图5，在提供用于形成多个下电极120的多个孔之后，当构 成多个下电极120的导电材料沉积在孔中时，下电极120可能在沉积工艺中 弯曲。因此，即使当基于精确对准执行形成多个孔的光刻工艺时，在提供构 成下电极120的材料的工艺中，在下电极120的设计位置120B与实际位置 (例如，顶表面的位置)之间也可能发生偏移。
多个开口OP可以形成在从设计位置DOP偏移的位置中。多个开口OP 的X方向偏差和Y方向偏差可以根据多个开口OP的位置而改变。
由于多个开口OP的X方向偏差和Y方向偏差，多个开口OP中的每一 个开口的中心可以与由四个相邻的下电极120在Z方向上的顶表面形成的菱 形的中心中的相应一个中心交叠。这里，当基于构成一个菱形的四个设计位 置120B中的每一个设计位置被转移为实际电路的四个下电极120被多个开 口OP中的一个开口暴露时，可以称为多个开口OP中的一个开口对应于一 个菱形。这里，由四个相邻的下电极120的顶表面的设计位置120B形成的 菱形的每个中心可以与由四个相邻的下电极120的底表面的设计位置形成的 菱形的每个中心基本上相同。
多个开口OP当中的相对靠近内部块BLKI的中央部分BC布置的开口 OP的偏差可以小于多个开口OP当中的相对远离内部块BLKI的中央部分 BC布置的开口OP的偏差。这里，偏差可以表示从基于规则的OPC设计的 位置的移动的幅度。
多个开口OP可以被布置为形成多个行R1、R2、R3和R4以及多个列 C1、C2、C3、C4、C5、C6和C7。第一行R1可以在多个行R1至R4当中离 中央部分BC最远，并且第一列C1可以在多个列C1当C7当中离中央部分 BC最远。即，从第一行R1朝向第四行R4的方向以及从第一列C1朝向第 七列C7的方向可以是从内部块BLKI的边缘部分BE朝向中央部分BC的方 向。
例如，属于多个行R1至R4当中的在前行的开口OP的Y方向偏差可以 大于属于多个行R1至R4当中的后续行的开口OP的Y方向偏差。更具体 地，第一行R1的开口OP的Y方向偏差可以大于第二行R2的开口OP的Y 方向偏差，并且第二行R2的开口OP的Y方向偏差R2可以大于第三行R3 的开口OP的Y方向偏差。可以根据式1确定第n行的开口OP的Y方向偏 差BY(n)。
[式1]
BY(n)＝BY0-(n-1)ΔY
在式1中，BY0表示第一行R1的开口OP的Y方向偏差，ΔY表示行 R1至R4中的相邻行的Y方向偏差之差。
因此，与中央部分BC的开口OP的Y方向节距PYC(参见图3)相比， 边缘部分BE的开口OP的Y方向节距PYE可以减小。边缘部分BE的开口 OP的Y方向节距PYE与中央部分BC的开口OP的Y方向节距PYC(参见 图3)之间的关系可以表达如下。这里，中央部分BC的开口OP的Y方向节 距PYC(参见图3)可以与多个开口OP的设计位置DOP的Y方向节距基本 上相同。
[式2]
PYE＝PYC-ΔY
同样，属于多个列C1至C7当中的在前列的开口OP的X方向偏差可以 大于属于多个列C1至C7当中的后续列的开口OP的X方向偏差。更具体 地，第一列C1的开口OP的X方向偏差可以大于第二列C2的开口OP的X 方向偏差，第二列C2的开口OP的X方向偏差可以大于第三列C3的开口 OP的X方向偏差。可以根据式3确定第n列的开口OP的X方向偏差BX(n)。
[式3]
BX(n)＝BXO-(n-1)ΔX
在式3中，BX0表示第一列C1的开口OP的X方向偏差，ΔX表示列 C1至C7中的相邻列的X方向偏差之差。
因此，与中央部分BC的开口OP的X方向节距PXC(参见图3)相比， 边缘部分BE的开口OP的X方向节距PXE可以减小。边缘部分BE的开口 OP的X方向节距PXE与中央部分BC的开口OP的X方向节距PXC(参见 图3)之间的关系可以表达如下。这里，中央部分BC的开口OP的X方向节 距PXC(参见图3)可以与多个开口OP的设计位置DOP的X方向节距基本 上相同。
[式4]
PXE＝PXC-ΔX
上面参照式1至式4描述的偏差可以表示为渐进偏差，以区别于参照图 6和图7描述的偏差。
根据发明构思的实施例，考虑到由形成多个下电极120的材料沉积工艺 引起的未对准，施加取决于多个开口OP的设计位置DOP的X方向偏差和Y 方向偏差的基于规则的OPC可以在执行光刻工艺之前执行。因此，可以限制 和/或防止由于下电极120中的一些下电极的未暴露而导致的介电层150和上 电极160的未形成，并且可以改善半导体器件100的可靠性。
半导体器件100还可以包括未被多个开口OP暴露的虚设下电极120D。 根据发明构思的实施例，与下电极120类似，虚设下电极120D可以布置在 从设计位置120DB偏移的位置。
根据发明构思的实施例，第一支撑结构130和第二支撑结构140可以跨 整个内部块BLKI形成。因此，第一支撑结构130和第二支撑结构140中的 每一者可以包括其中多个开口OP具有第一节距(例如，X方向节距PXC和 Y方向节距PYC)的第一部分(例如，部分BC)以及其中多个开口OP具有 第二节距(例如，在X方向上的节距(PXE)和在Y方向上的节距(PYE))第二部分(例如，部分BE)。
图6是对应于图3的局部俯视图，示出了角块BLKC的部分BCP'。
图7是对应于图5的局部俯视图，示出了角块BLKC的部分BEP'。
为了便于描述，将省略与参照图3至图5进行的描述的冗余描述，并且 将主要描述不同之处。
参照图1、图3和图6，与内部块BLKI的部分BCP的开口OP不同，角 块BLKC的部分BCP'的开口OP可以偏离设计位置DOP。包括在部分BCP' 中的每个开口OP可以在X方向上偏离相同的距离并且在Y方向上偏离相同 的距离。为了便于描述，这种偏差将被表示为宏观偏差。
因此，与内部块BLKI的部分BCP不同，角块BLKC的部分BCP'的多 个开口OP中的每一个开口的中心可以在Z方向上与由四个相邻的下电极120 的顶表面形成的菱形的中心的相应中心交叠，并且可以不与由四个相邻的下 电极120的顶表面的设计位置120B形成的菱形的中心的对应中心交叠。
根据发明构思的实施例，尽管存在宏观偏差，但部分BCP'中包括的开口OP的X方向节距PXC′和Y方向节距PYC′可以与设计节距相同。换句话说， 部分BCP′中包括的开口OP的X方向节距PXC′可以与部分BCP中包括的开 口OP的X方向节距PXC相同，并且部分BCP′中包括的开口OP的Y方向 节距PYC′可以与部分BCP中包括的开口OP的Y方向节距PYC相同。
根据发明构思的实施例，角块BLKC的部分BCP′中包括的开口OP可以 分别在X方向和Y方向上偏差。这是为了校正角块BLKC的下电极120的 偏移，该偏移是由于第一组G1与第二组G2之间的边界的不对称而发生的。
角块BLKC、第一边缘块BLKX和第二边缘块BLKY的宏观偏差的方向 由图1中的箭头指示。宏观偏差的方向可以是从第一组G1与第二组G2之间 的边界朝向中心。更具体地，角块BLKC的宏观偏差的方向可以是朝向在对 角线方向上布置的角块BLKC，第一边缘块BLKX的偏差方向可以是Y方 向，并且第二边缘块BLKY的偏差方向可以是X方向。
参照图1、图3和图7，与内部块BLKI的部分BEP一样，可以向角块 BLKC的部分BEP′中包括的开口OP施加渐进偏差。参照图1、图3和图6 描述的宏观偏差以及渐进偏差可以施加到角块BLKC的部分BEP′中包括的 开口OP。
角块BLKC的部分BEP′中包括的开口OP可以构成行R1′、R2′、R3′和 R4′以及列C1′、C2′、C3′、C4′、C5′、C6′和C7′，像图5中一样。
角块BLKC的部分BEP′的第n行中包括的开口OP的Y方向偏差BY′(n) 可以遵循式5。
[式5]
BY′(n)＝BYO-(n-1)ΔY+MY
这里，MY表示在Y方向上的宏观偏差的大小。
因此，角块BLKC的部分BEP′的开口OP的Y方向节距PYE′可以如下。
[式6]
PYE′＝PYC-ΔY
即，角块BLKC的部分BEP′的开口OP的Y方向节距PYE′可以与内部 块BLKI的部分BEP的开口OP的Y方向节距PYE基本上相同。
角块BLKC的部分BEP′的第n列中包括的开口OP的X方向偏差BX′(n) 可以遵循式7。
[式7]
BX′(n)＝BX0-(n-1)ΔX+MX
这里，MX表示在X方向上的宏观偏差的大小。
因此，角块BLKC的部分BEP′的开口OP的X方向节距PXE′可以如下。
[式8]
PXE′＝PXC-ΔX
即，角块BLKC的部分BEP′的开口OP的X方向节距PXE′可以与内部 块BLKI的部分BEP的开口OP的X方向节距PXE基本上相同。
即，可以不对内部块BLKI的部分BCP施加渐进偏差和宏观偏差，并且 可以对部分BEP施加渐进偏差并且可以不对部分BEP施加宏观偏差。
此外，分别地，可以对第一边缘块BLKX和第二边缘块BLKY以及角块 BLKC的部分BCP′施加宏观偏差，但可以不对第一边缘块BLKX和第二边缘 块BLKY以及角块BLKC的部分BCP′施加渐进偏差，并且可以对部分BEP′ 施加渐进偏差和宏观偏差。
图8示出了用于描述根据发明构思的其他实施例的半导体存储器件的布 局。
为了便于描述，将省略与参照图1至图7进行的描述的冗余描述，并且 将主要描述不同之处。
参照图8，内部块BLK′可以包括中央部分BC、围绕中央部分BC的第一 边缘部分BE1以及位于第一边缘部分BE1与中央部分BC之间的第二边缘部 分BE2。
根据发明构思的实施例，第一边缘部分BE1的第n行中包括的开口OP (参见图5)的Y方向偏差BY1(n)和第一边缘部分BE1的第n列中包括的 开口OP(参见图5)的X方向偏差BX1(n)可以遵循式9。
[式9]
BY1(n)＝BY1-(n-1)ΔY1
BX1(n)＝BX1-(n-1)ΔX1
这里，BY1表示第一边缘部分BE1的第一行中包括的开口OP(参见图 5)的Y方向偏差，ΔY1表示相邻行之间的Y方向偏差之差。BX1表示第一 边缘部分BE1的第一列中包括的开口OP(参见图5)的X方向偏差，并且 ΔX1表示相邻列之间的X方向偏差之差。
根据发明构思的实施例，第二边缘部分BE2的第n行中包括的开口OP (参见图5)的Y方向偏差BY2(n)和第二边缘部分BE2的第n列中包括的 开口OP(参见图5)的X方向偏差BX2(n)可以遵循式10。
[式10]
BY2(n)＝BY2-(n-1)ΔY2
BX2(n)＝BX2-(n-1)ΔX2
这里，BY2表示第二边缘部分BE2的第一行中包括的开口OP(参见图 5)的Y方向偏差，ΔY2表示相邻行之间的Y方向偏差之差。BX2表示第二 边缘部分BE2的第一列中包括的开口OP(参见图5)的X方向偏差，ΔX2 表示相邻列之间的X方向偏差之差。
根据发明构思的实施例，第一边缘部分BE1的偏差之差ΔX1和ΔY1可 以不同于第二边缘部分BE2的偏差之差ΔX2和ΔY2。例如，ΔX1可以大于 ΔX2，ΔY1可以大于ΔY2。在另一示例中，ΔX2可以大于ΔX1，ΔY2可以大 于ΔY1。
根据发明构思的实施例，第一边缘部分BE1的X方向节距PXE1和Y方 向节距PYE1可以遵循式11。
[式11]
PXE1＝PXC--ΔX1
PYE1＝PYC-ΔY1
同样，第二边缘部分BE2的X方向节距PXE2和Y方向节距PYE2可 以遵循式12。
[式12]
PXE2＝PXC-ΔX2
PYE2＝PYC-ΔY2
根据发明构思的实施例，X方向节距PXE1可以不同于X方向节距PXE2， 并且Y方向节距PYE1可以不同于Y方向节距PYE2。例如，X方向节距 PXE1可以大于X方向节距PXE2，Y方向节距PYE1可以大于Y方向节距 PYE2。在另一示例中，X方向节距PXE2可以大于X方向节距PXE1，Y方 向节距PYE2可以大于Y方向节距PYE1。
本领域普通技术人员可以基于参照图8描述的发明构思的实施例容易地 实现被施加了三个或更多个不同渐进偏差的块。
图9示出了根据发明构思的其他实施例的半导体器件200的布局。
参照图9，半导体器件200可以是例如四边形存储芯片。半导体器件200 可以是但不限于NAND闪存。
半导体器件200可以包括一个或更多个平面200P。尽管有一些限制，但 通常可以在每个平面200P中执行相同的并发操作。
每个平面200P可以包括多个块BLK″。这里，块BLK″可以是能够执行 擦除操作的最小单元，并且可以是具有相同电路设计的存储单元。每个块 BLK″可以包括多个页面。多个页面可以对应于能够执行编程(例如，写入) 操作的最小单元。
多个块BLK″可以是具有类似于图1设置的大小的存储单元。多个块 BLK″可以包括中央部分BC″和围绕中央部分BC的边缘部分BE″。
图10是图9的中央部分BC″的部分BCP″的俯视图。
图11是沿着图10的切割线YY-YY′截取的截面图。
参照图10和图11，半导体存储器件10可以包括具有外围电路的第一半 导体器件层L1和具有充当存储单元的沟道结构的第二半导体器件层L2。第 二半导体器件层L2可以布置在第一半导体器件层L1上。
第一半导体器件层L1可以包括衬底201、布置在衬底201上的外围晶体 管205、电连接到外围晶体管205的外围电路线以及覆盖外围晶体管205和 外围电路线的下绝缘层210。根据发明构思的一些实施例，下绝缘层210可 以包括绝缘材料。根据发明构思的一些实施例，下绝缘层210可以包括但不 限于氧化硅、氮化硅、氮氧化硅等。
根据发明构思的一些实施例，衬底201可以是包括诸如单晶硅或单晶锗 的半导体材料的半导体衬底。在衬底201上可以形成用于限定有源区和无源 区的沟槽和填充该沟槽的器件隔离膜202。这里，平行于衬底201的顶表面 并且彼此垂直的两个方向可以被定义为X方向和Y方向，并且垂直于衬底 201的顶表面的方向可以被定义为Z方向。
根据发明构思的一些实施例，外围晶体管111和112可以构成用于驱动 第二半导体器件层L2的存储单元的外围电路。根据发明构思的一些实施例， 外围晶体管205可以构成NAND闪存的控制逻辑、行译码器、页面缓冲器和 公共源极线。
外围电路线可以包括顺序地堆叠在衬底201上的多个外围导电图案215。 外围电路线还可以包括多个外围导电图案215以及连接在不同层中形成的多 个外围导电图案215的多个外围通路211。根据发明构思的一些实施例，外 围电路线被示出为包括三层外围导电图案215和连接它们的外围通路211， 但不限于此，可以包括一层、两层、或四层外围导电图案和连接它们的通路。
根据发明构思的一些实施例，外围导电图案215和外围通路211可以包 括导电材料。根据发明构思的一些实施例，外围导电图案215和外围通路211 可以包括钨、钽、钴、镍、硅化钨、硅化钽、硅化钴或硅化镍。根据发明构 思的一些实施例，外围导电图案215和外围通路211可以包括多晶硅。
第二半导体器件层L2可以包括公共源极线板CSL、布置在公共源极线 板CSL上的第一至第三半导体层221、222和223、交替地并重复地堆叠在第 一至第三半导体层221、222和223上的绝缘膜230和栅电极240以及上绝 缘层膜261、263和265。第二半导体器件层L2可以包括穿过绝缘膜230和 栅电极240的沟道结构250以及将栅电极240分开的字线切割绝缘膜WLCI。 根据发明构思的一些实施例，第二半导体器件层L2还可以包括用于栅电极 240的线和穿过栅电极240以充当存储单元阵列的沟道结构250。
公共源极线板CSL可以布置在第一半导体器件层Ll上。根据发明构思 的一些实施例，公共源极线板CSL可以具有平板形状。根据发明构思的一些 实施例，公共源极线板CSL可以包括钨(W)或钨(W)化合物。
根据发明构思的一些实施例，第一至第三半导体层221、222和223可以 是支撑绝缘膜230和栅电极240的支撑层。根据发明构思的一些实施例，第 一至第三半导体层221、222和223可以包括但不限于多个层。
根据发明构思的一些实施例，第一半导体层221可以与第二半导体层222 接触。根据发明构思的一些实施例，第二半导体层222可以与第三半导体层 223接触。根据发明构思的一些实施例，第二半导体层222可以包括暴露第 一半导体层221的顶表面的开口。根据发明构思的一些实施例，第三半导体 层223可以通过开口部分地接触第一半导体层221。
根据发明构思的一些实施例，第一至第三半导体层221、222和223可以 包括多晶硅。根据发明构思的一些实施例，第一至第三半导体层221、222和 223可以包括掺杂多晶硅膜。根据发明构思的一些实施例，第一至第三半导 体层221、222和223可以以基本上相同的浓度掺杂，但不限于此。
第一至第三半导体层221、222和223可以是通过执行选择性外延生长 (SEG)获得的外延薄膜的衬底。第一至第三半导体层221、222和223可以 包括例如硅(Si)、锗(Ge)、硅锗(SiGe)、砷化镓(GaAs)、砷化铟镓(InGaAs)、 砷化铝镓(AlGaAs)或它们的混合物中的至少一种。
根据发明构思的一些实施例，栅电极240可以对应于图3所示的晶体管 的栅极。更具体地，底层的栅电极240(GE)可以充当接地选择晶体管的栅 极，顶层的栅电极240(SE)可以充当串选择晶体管的栅极，并且布置在其 间的栅电极240(WE)可以充当多个存储单元的栅极。参照图11，示出了八 个栅电极240充当存储单元的栅极，但不限于此。例如，各种数目的(例如、16、32、64或128个)栅电极240可以充当存储单元的栅极。
根据发明构思的一些实施例，一个或更多个虚设栅电极还可以布置在对 应于接地选择晶体管的栅电极240(GE)与对应于存储单元的栅电极240(WE) 之间和/或对应于串选择晶体管的栅电极240(SE)与对应于存储单元的栅电 极240(WE)之间。在这种情况下，可以减轻相邻栅电极240之间发生的单 元间干扰。
根据发明构思的一些实施例，栅电极240可以包括导电材料。根据发明 构思的一些实施例，如图11所示，栅电极240可以包括多个层。根据发明构 思的一些实施例，栅电极240可以包括钨、钽、钴、镍、硅化钨、硅化钽、 硅化钴或硅化镍。根据发明构思的一些实施例，栅电极240可以包括多晶硅。
根据发明构思的一些实施例，第一位线接触通路271和第二位线接触通 路275、上导电图案273以及位线BL可以包括上面用于描述栅电极240的 材料中的任何一种或更多种。
根据发明构思的一些实施例，第一上绝缘膜261和第二上绝缘膜263可 以布置在顶层的栅电极240(SE)上。第一上绝缘膜261和第二上绝缘膜263 可以包括绝缘材料。
根据发明构思的一些实施例，多个沟道结构250可以在Z方向上穿过第 一上绝缘膜261、栅电极240和绝缘膜230。根据发明构思的一些实施例，沟 道结构250可以穿过第三半导体层223。根据发明构思的一些实施例，沟道 结构250的下部可以被第一半导体层221围绕。因此，沟道结构250的顶表 面可以与第一上绝缘膜261共面，并且沟道结构250的底表面可以低于第一 半导体层221的顶表面。相邻的沟道结构可以在X方向和Y方向上分开特定间隔。
根据发明构思的一些实施例，每个沟道结构250可以包括多个层。根据 发明构思的一些实施例，每个沟道结构250可以包括栅极绝缘膜251、沟道 层253和掩埋绝缘膜255。
根据发明构思的一些实施例，栅极绝缘膜251可以具有共形厚度。根据 发明构思的一些实施例，栅极绝缘膜251可以形成沟道结构250的底表面和 外表面。因此，根据发明构思的一些实施例，栅极绝缘膜251可以使沟道层 253与栅电极240绝缘。
根据发明构思的一些实施例，栅极绝缘膜251可以包括具有共形厚度的 多个层。根据发明构思的一些实施例，栅极绝缘膜251可以包括隧道绝缘层、 电荷俘获层和阻挡绝缘层。隧道绝缘层可以包括氧化硅、氧化铪、氧化铝、 氧化锆、氧化钽等。电荷俘获层可以是存储从沟道层253隧穿的电子的区域， 并且可以包括氮化硅、氮化硼、氮化硼硅或掺杂有杂质的多晶硅。阻挡绝缘 层可以包括单个膜或堆叠膜，例如氧化硅、氮化硅、氧化铪、氧化铝、氧化 锆、氧化钽等。然而，阻挡绝缘层的材料不限于此，并且阻挡绝缘层可以包 括具有高介电常数的介电材料。
根据发明构思的一些实施例，栅极绝缘膜251可以不布置在与第二半导 体层222相同的高度上。这是因为在用第二半导体层222替换的工艺中去除 了栅极绝缘膜251的一部分，使得第二半导体层222和沟道层253可以彼此 连接。
根据发明构思的一些实施例，沟道层253可以填充由栅极绝缘膜251限 定的内部空间的一部分。形成在栅极绝缘膜251的内侧壁上的沟道层253可 以具有恒定的厚度。根据发明构思的一些实施例，沟道层253的上部可以具 有比沟道层253的侧壁大的厚度。
根据发明构思的一些实施例，掩埋绝缘膜255可以填充在由沟道层253 限定的空间中。掩埋绝缘层255的顶表面可以被沟道层253的上部覆盖。根 据发明构思的一些实施例，沟道层253的顶表面可以用作用于与第一位线接 触通路271形成电连接的焊盘。根据情况，可以在沟道层253的顶表面上提 供单独的接触焊盘。
虽然在图11中栅极绝缘膜251被示出为覆盖沟道层253的底表面，但发 明构思不限于此。例如，栅极绝缘膜251可以暴露沟道层253的底表面并形 成沟道结构250的侧壁。在这种情况下，在选择性外延生长工艺中生长的半 导体图案和沟道层的底面层可以彼此接触，并且沟道层可以不直接连接到第 一半导体层221、第二半导体层222和第三半导体层223。
根据发明构思的一些实施例，字线切割绝缘膜WLCI可以在Z方向上穿 过第一上绝缘膜261、第二上绝缘膜263、栅电极240和绝缘膜230。根据发 明构思的一些实施例，字线切割绝缘膜WLCI可以穿过第一半导体层221的 一部分，但不限于此。根据发明构思的一些实施例，字线切割绝缘膜WLCI 可以使布置在相同垂直高度的不同栅电极240彼此绝缘。根据发明构思的一 些实施例，字线切割绝缘膜WLCI可以在X方向上纵向延伸以在X方向上分 开栅电极240。字线切割绝缘膜WLCI的X方向长度可以大于栅电极240的 X方向长度。因此，字线切割绝缘膜WLCI可以完全分开栅电极240。因此， 水平分开的栅电极240可以充当不同晶体管(例如，接地选择晶体管、存储 单元晶体管和/或串选择晶体管)的栅极。
根据发明构思的一些实施例，字线切割绝缘膜WLCI可以在Z方向上具 有渐窄的形状。这里，渐窄的形状可以表示水平宽度朝向第一至第三半导体 层221、222和223线性减小的形状。根据发明构思的一些实施例，字线切割 绝缘膜WLCI可以包括具有宽度(例如，Y方向宽度)在Z方向上减小的部 分。字线切割绝缘膜WLCI在与栅电极240相同的高度上可以具有在水平方 向(例如，Y方向)上突出的结构。因此，字线切割绝缘膜WLCI的布置在 与栅电极240相同的高度上的部分可以具有比字线切割绝缘膜WLCI的布置 在与相邻于栅电极240的绝缘膜230相同的高度上的部分宽的宽度。字线切 割绝缘膜WLCI的上述结构可以通过在节点分离工艺中使栅电极材料凹陷来 形成。
根据发明构思的一些实施例，字线切割绝缘膜WLCI可以包括诸如氧化 硅、氮化硅、氮氧化硅等的绝缘材料。
第三上绝缘膜265可以将相邻的字线切割绝缘膜WLCI之间的顶层的栅 电极240(SE)分成三个部分，但不限于此。例如，第三上绝缘膜265可以 将相邻的字线切割绝缘膜WLCI之间的顶层的栅电极240(SE)分成四个部 分或更多个部分。
第三上绝缘膜265可以布置在第二上绝缘膜263上。第三上绝缘膜265 可以包括绝缘材料。根据发明构思的一些实施例，第一位线接触通路271和 第二位线接触通路275可以在与第三上绝缘膜265的至少一部分相同的高度 上沿Z方向延伸。根据发明构思的一些实施例，第一位线接触通路271还可 以穿过第二上绝缘膜263。根据发明构思的一些实施例，第一位线接触通路 271可以接触沟道层253。根据发明构思的一些实施例，上导电图案273可以 布置在第一位线接触通路271与第二位线接触通路275之间。根据发明构思 的一些实施例，上导电图案273可以在水平方向(例如，X方向和/或Y方 向)上延伸。根据发明构思的一些实施例，上导电图案273可以接触第一位 线接触通路271和第二位线接触通路275。根据发明构思的一些实施例，位 线BL可以接触第二位线接触通路275。
根据发明构思的一些实施例，沟道结构250可以通过第一位线接触通路 271、上导电图案273和第二位线接触通路275连接到位线BL。
图12是图9的边缘部分BEP"的部分BEP"的俯视图。
根据发明构思的实施例，部分BEP"的每个沟道结构250的顶表面可以从 设计位置250B偏移。因此，可以在与作为位线283(BL)的延伸方向的Y方 向垂直的X方向上向位线283(BL)施加渐进偏差。根据发明构思的实施例， 可以不在作为位线283(BL)的延伸方向的Y方向上施加渐进偏差，但不限 于此。
例如，位线283(BL)可以从设计位置283D移动X方向偏差BX1、BX2、 BX3、BX4和BX5。X方向偏差BX1、BX2、BX3、BX4和BX5的大小可以 依次减小。例如，X方向偏差BX1可以大于X方向偏差BX2，并且X方向 偏差BX2可以大于X方向偏差BX3。因此，位线283(BL)的X方向节距PXE"可以小于图10所示的部分BCP"的设计位置283D的X方向节距PXD 和位线283(BL)的节距PXC"。
虽然已经参照发明构思的实施例具体示出和描述了发明构思，但应当理 解，在不脱离所附权利要求的精神和范围的情况下，可以对本文进行形式和 细节上的各种改变。

Claims (20)

1.一种半导体器件，所述半导体器件包括：
衬底；
多个下电极，所述多个下电极位于所述衬底上，所述多个下电极沿垂直于所述衬底的顶表面的第一方向延伸；和
支撑结构，所述支撑结构具有平板形状，所述支撑结构接触所述多个下电极的侧表面并支撑所述多个下电极，
所述支撑结构包括第一部分和第二部分，所述第一部分包括以第一节距重复的多个第一开口，并且所述第二部分包括以不同于所述第一节距的第二节距重复的多个第二开口。
2.根据权利要求1所述的半导体器件，其中，
所述第一部分水平地围绕所述第二部分，并且
所述第一节距小于所述第二节距。
3.根据权利要求2所述的半导体器件，其中，
所述支撑结构还包括位于所述第一部分与所述第二部分之间的第三部分，
所述第三部分包括以大于所述第一节距并且小于所述第二节距的第三节距重复的多个第三开口。
4.根据权利要求1所述的半导体器件，其中，
所述多个下电极以蜂窝结构布置，并且
所述多个第一开口的中心和所述多个第二开口的中心在所述第一方向上与由所述多个下电极当中的四个相邻的下电极的顶表面的中心形成的第一菱形的中心交叠。
5.根据权利要求4所述的半导体器件，其中，所述多个第一开口的中心和所述多个第二开口的中心与由所述多个下电极当中的所述四个相邻的下电极的底表面的中心形成的第二菱形的中心水平地分开。
6.根据权利要求5所述的半导体器件，其中，
所述第二开口比所述第一开口靠近所述支撑结构的中心，
第一偏差是所述第一开口的中心与所述第二菱形的中心中的相应的中心之间的水平距离，
第二偏差是所述第二开口的中心与所述第二菱形的中心中的另一相应的中心之间的水平距离，并且
所述第一偏差大于所述第二偏差。
7.根据权利要求1所述的半导体器件，其中，
所述多个下电极以蜂窝结构布置，并且
所述多个第一开口的中心和所述多个第二开口的中心在所述第一方向上与由所述多个下电极当中的三个相邻的下电极的顶表面的中心形成的第一正三角形的中心交叠。
8.根据权利要求7所述的半导体器件，其中，
所述多个第一开口的中心和所述多个第二开口的中心与由所述多个下电极当中的三个相邻的下电极的底表面中心形成的第二正三角形的中心水平地分开。
9.一种半导体器件，所述半导体器件包括：
多个块，所述多个块中的每一个块为一组存储单元并且包括多个下电极和支撑结构，
所述多个下电极沿第一方向延伸，
所述支撑结构具有平板形状，
所述支撑结构接触所述多个下电极的侧表面并且支撑所述多个下电极，
所述支撑结构包括多个第一开口和多个第二开口，
所述多个块中的每一个块具有中央部分和边缘部分，所述多个第一开口在所述中央部分中以第一节距重复，并且所述多个第二开口在所述边缘部分中以第二节距重复，
所述第一节距大于所述第二节距，并且
所述边缘部分围绕所述中央部分。
10.根据权利要求9所述的半导体器件，其中，所述多个块包括：
多个内部块，所述多个内部块布置为形成矩阵；和
多个边缘块，所述多个边缘块水平地围绕所述多个内部块。
11.根据权利要求10所述的半导体器件，其中，
所述多个内部块的第一节距等于所述多个边缘块的第一节距，并且
所述多个内部块的第二节距等于所述多个边缘块的第二节距。
12.根据权利要求10所述的半导体器件，其中，
所述多个下电极以蜂窝结构布置，并且
所述多个内部块的所述中央部分的所述多个第一开口的中心均在所述第一方向上与由所述多个下电极当中的四个相邻的下电极的底表面的中心形成的菱形的相应中心交叠，并且
所述多个内部块的所述边缘部分的所述多个第二开口的中心均与所述菱形的相应中心水平地分开。
13.根据权利要求12所述的半导体器件，其中，所述多个边缘块的所述中央部分的所述多个第一开口的中心均与所述菱形的相应中心水平地分开。
14.根据权利要求12所述的半导体器件，其中，所述多个边缘块的所述边缘部分的所述多个第二开口的中心均与所述菱形的相应中心水平地分开。
15.根据权利要求12所述的半导体器件，其中，所述多个边缘块包括：
第一边缘块，所述第一边缘块在垂直于所述第一方向的第二方向上布置；和
第二边缘块，所述第二边缘块在垂直于所述第一方向和所述第二方向的第三方向上布置，并且
所述第一边缘块的所述中央部分的所述第一开口的中心均在所述第三方向上与所述菱形的相应中心分开。
16.根据权利要求15所述的半导体器件，其中，所述第二边缘块的所述中央部分的所述第一开口的中心均在所述第二方向上与所述菱形的相应中心分开。
17.根据权利要求12所述的半导体器件，其中，
所述多个内部块的所述边缘部分的所述多个第二开口包括第三开口和第四开口，
所述第四开口比所述第三开口靠近所述中央部分，
第一偏差是所述第三开口的中心与所述菱形的中心中的相应中心之间的水平距离，
第二偏差是所述第四开口的中心与所述菱形的中心中的另一相应中心之间的水平距离，并且
所述第一偏差大于所述第二偏差。
18.一种半导体器件，所述半导体器件包括：
衬底；
多个栅电极，所述多个栅电极在垂直于所述衬底的顶表面的第一方向上堆叠在所述衬底上；
多个绝缘膜，所述多个绝缘膜位于所述多个栅电极之间；
多个沟道结构，所述多个沟道结构穿过所述多个栅电极和所述多个绝缘膜；和
多条位线，所述多条位线在所述多个沟道结构上在平行于所述衬底的所述顶表面的第二方向上延伸，所述多条位线连接到所述多个沟道结构的至少一部分沟道结构，
所述多条位线包括第一位线和第二位线，
所述第一位线在垂直于所述第一方向和所述第二方向的第三方向上以第一节距重复，并且
所述第二位线在所述第三方向上以不同于所述第一节距的第二节距重复。
19.根据权利要求18所述的半导体器件，所述半导体器件还包括：
多个块，所述多个块具有相同的电路设计，
其中，所述第一位线位于所述多个块的中央部分中，所述第二位线位于所述多个块的边缘部分中，并且所述边缘部分围绕所述中央部分。
20.根据权利要求19所述的半导体器件，其中，所述第一节距大于所述第二节距。
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