CN108231770B - 形成图案的方法 - Google Patents

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Abstract

本发明公开一种形成图案的方法，可解决不同图案密度的区域于自对准双倍图案(self‑aligned‑doubled patterning,SADP)制作工艺中产生的负载效应而导致的问题，主要于第二材料层厚度较薄的区域上额外形成一第三材料层，以于回蚀刻制作工艺中作为第二材料层的回蚀刻缓冲层，可减少第二材料层厚度较薄的区域于该回蚀刻制作工艺中的移除量。

Description

形成图案的方法
技术领域
本发明涉及半导体制作工艺领域，特别涉及一种图案化方法。
背景技术
动态随机存取存储器(dynamic random access memory,DRAM)属于一种挥发性存储器，包含由多个存储单元(memory cell)构成的阵列区(array area)，以及控制电路所在的周边区(peripheral area)。控制电路可通过横跨阵列区并与每一个存储单元电连接的字符线(word line,WL)与位线(bit line,BL)，定位(addressing)至每一存储单元并控制其数据的存取。为了提高动态随机存取存储器的集成度，微缩存储单元特征尺寸(featuresize)的同时也发展出可排列得更紧密的阵列结构，例如，将存储器阵列的字符线或位线设置在晶片表面之下，形成埋藏式字符线(buried wordline)或埋藏式位线(buriedbitline)。
多重图案化(multi-patterning)制作工艺是利用多层光掩模的对准叠合，在一材料层中形成目标图案。多重图案化制作工艺中常包含自对准双倍图案(self-aligned-doubled patterning,SADP)技术，或称为侧壁图案转移(sidewall image transfer,SIT)技术，是目前先进制作工艺中用来制作紧密阵列图案的主流技术。SADP制作工艺的特征在于，以第一次图案化制作工艺制作出具两倍间距(double pitch)的心轴(mandrel)结构后，接着在心轴结构两侧形成间隙壁。后续，可移除心轴结构并留下间隙壁作为掩模，蚀刻未被间隙壁覆盖的下方材料层，或者，可形成另一材料层填满心轴结构之间剩余的间隙后，移除间隙壁而形成间隙，作为蚀刻通道蚀刻自间隙暴露出来的下方材料层。后续，可进行第二次或更多次图案化制作工艺，切割或部分移除由间隙壁或心轴结构定义的图案。如此一来，即可制作出具有目标间距(pitch)的图案，换句话说，与第一次图案化制作工艺所定义的图案(即心轴结构)相比，具有倍增(doubled)的图案密度。
上述采用SADP技术的多重图案化制作工艺也被广泛用来制作动态随机存取存储器，特别是用来制作排列紧密的存储器阵列的主动区。然而，由于存储器分野明显的阵列区和周边区之间，具有显著的图案密度(pattern density)差异，会在采用SADP的制作工艺中产生负载效应(loading effect)而造成实行上的困难，例如遮蔽层厚度太薄无法提供足够的抵挡效果，或者遮蔽层太厚而导致残留或形成非预期的细微图形，造成缺陷(defect)。因此，本领域仍需提出一改良的制作方法，以克服上述问题。
发明内容
本发明目的在于提供一种图案化方法，可克服采用SADP技术时，由于密集图案区和宽松图案区(例如存储器的阵列区和周边区)之间的图案密度差异而产生的负载效应及其导致的问题。
根据本发明一实施例的图案化方法，首先，提供一基底，包含相邻的一阵列区以及一周边区。接着，在基底上形成一硬掩模层，并于该硬掩模层上形成一第一材料层。然后，图案化该第一材料层，以于该阵列区形成多条第一材料结构，并完全移除该周边区的该第一材材料层。形成一牺牲层，至少覆盖各该第一材料结构的侧壁。后续，形成一第二材料层，完全覆盖该阵列区以及该周边区，并且于该周边区的该第二材料层上形成一第三材料层。接着，进行一回蚀刻制作工艺，以移除该阵列区的部分该第二材料层直至暴露出该牺牲层，以及移除至少部分该周边区的该第三材料层。移除该暴露的牺牲层，形成多条位于该第二材料层与该第一材料结构之间的间隙。然后，自该多条间隙蚀刻该硬掩模层，图案化该阵列区的该硬掩模层。
根据本发明另一实施例的图案化方法，首先，提供一基底，包含相邻的一阵列区以及一周边区。接着，在基底上形成一硬掩模层，并于该硬掩模层上形成一第一材料层，然后图案化该第一材料层，以于该阵列区形成多条第一材料结构，其中该周边区的该硬掩模层仍完全被该第一材料层覆盖。然后，形成一牺牲层，至少覆盖各该第一材料结构以及该第一材料层的侧壁。后续，形成一第二材料层，完全覆盖该阵列区以及该周边区，并且于该阵列区的该第二材料层形成一第三材料层。进行一回蚀刻制作工艺，以完全移除该阵列区的该第三材料层并移除部分该阵列区以及该周边区的该第二材料层直至暴露出该牺牲层。移除该暴露的牺牲层，形成多条位于该第二材料层与该第一材料结构之间的第一间隙，以及一沿着该阵列区以及该周边区交界处的第二间隙。然后，自该多条第一间隙以及该第二间隙蚀刻该硬掩模层，图案化该阵列区的该硬掩模层。
经由上述提供的图案化方法图案化阵列区的硬掩模层后，可再进行另一次图案化制作工艺，以图案化周边区的硬掩模层同时再次图案化阵列区的硬掩模层，形成完全图案化的硬掩模层。后续，以上述完全图案化的硬掩模层作为掩模对基底进行蚀刻，可同时得到理想的阵列区图案和周边区图案。
附图说明
图1-图7为本发明第一实施例的图案化方法的剖面示意图；
图8-图14为本发明第二实施例的图案化方法的剖面示意图。
其中，附图标记说明如下：
10、50 基底
12、52 阵列区
14、54 周边区
16、56 硬掩模层
A-A' 切线
B-B' 切线
C-C' 切线
D-D' 切线
58 第一材料层
18a、58a 第一材料结构
18b、58b 间隙
18c、58c 顶面
18d、58d 侧壁
19、59 抗反射层
20、60 牺牲层
22、62 第二材料层
t1、t2、t5、t6 厚度
t3、t4、t7 移除量
24、64 第三材料层
30、70 回蚀刻制作工艺
40、80 硬掩模蚀刻制作工艺
81 预清洗(de scum)
22a、62a 第二材料结构
32、72 间隙
34、74 间隙
42、82 清洗步骤
17、57 部分定义阵列图案
17a、57a 完全定义阵列图案
17b、57b 周边电路图案
具体实施方式
为使熟悉本发明所属技术领域的一般技术者能更进一步了解本发明，下文特列举本发明的较佳实施例，并配合所附附图，详细说明本发明的构成内容及所欲达成的功效。
本发明的各附图仅为示意图，以更容易了解本发明，其详细的比例可依照设计的需求进行调整。在文中所描述对于图形中相对元件的上下关系，在本领域的人皆应能理解其是指物件的相对位置而言，因此皆可以翻转而呈现相同的构件，此皆应同属本说明书所公开的范围，在此容先叙明。
图1-图7为根据本发明第一实施例的图案化方法的步骤示意图。
请参考图1。首先，提供基底10，包含密集图案区12以及相邻的宽松图案区14。本发明可适用于任何同时包含密集图案区和宽松图案区的图案化，以下为了便于说明，以制作存储器为例，其中，密集图案区12即为后续制作存储器阵列的阵列区12，宽松图案区14即为后续制作周边电路的周边区14。图1上方的顶视图例示存储器中阵列区12和周边区14可能的布局位置，但并不以此为限。在其他布局中，阵列区和周边区也可能是以其他方式设置。图1左下方以及右下方分别是沿着阵列区12的切线A-A’和周边区14的切线B-B’的剖面示意图。
基底10可包含硅基底、硅覆绝缘(SOI)基底等半导材料，可以是单层或多层结构。基底10上包含一硬掩模层16，覆盖阵列区12以及周边区14。硬掩模层16可包含氧化硅或、氮化硅、非晶碳层(amorphous carbon,APF)等适合于后续蚀刻基底10时作为硬掩模的材料，可以包含单层结构或多层结构。然后，在硬掩模层16上全面性地覆盖第一材料层(图未示)。第一材料层为与硬掩模层16具有蚀刻选择比的材料，例如，为一有机介电层(organicdielectric layer,ODL)，可经由硬化(harden)处理而具有足够的硬度，以于后续蚀刻硬掩模层16时作为掩模。接着，图案化该第一材料层，以于阵列区12的正上方形成多条互相平行的第一材料结构18a。第一材料结构18a包含顶部18c及侧壁18d，并且由间隙18b彼此区隔开。部分阵列区12的硬掩模层16自间隙18b暴露出来。值得注意的是，周边区14正上方的第一材材料层于上述图案化过程中完全被移除，完全暴露出周边区14正上方的硬掩模层16。如图所示，可根据需要，在图案化第一材料层前选择性地在第一材料层表面设置一抗反射层19，例如含硅的抗反射层(silicon-containing hard-mask bottom anti-reflectioncoating,SHB)。
请参考图2。在阵列区12正上方的硬掩模层16上形成第一材料结构18a后，接着，形成一牺牲层20，覆盖第一材料结构18a，且至少覆盖第一材料结构18a的侧壁18d。较佳者，可利用例如原子层沉积法(ALD)形成厚度均匀的牺牲层20，共形地覆盖第一材料结构18a的顶面18c、侧壁18d和暴露出来的硬掩模层16。牺牲层20材质可包含氧化硅或氮化硅等和第一材料结构18a具有明显蚀刻选择比的材料。
请参考图3。接着，在基底10上全面性地形成一第二材料层22，完全覆盖阵列区12以及周边区14。较佳者，第二材料层22与第一材料层18相同，都是有机介电层(organicdielectric layer,ODL)，具有优良的填充能力(filling capability)，可完全填满间隙18b，并且可经由硬化(harden)处理而具有足够的硬度，以于后续蚀刻硬掩模层16时作为掩模。如图3左边所示，第二材料层22完全覆盖阵列区12的第一材料结构18a，并填满第一材料结构18a之间的间隙18b，其覆盖第一材料结构18a顶面18c的部分具有一厚度t1。如图3右边所示，覆盖周边区14的第二材料层22具有厚度t2。值得注意的是，形成第二材料层22时，由于周边区14的第一材料层已于前面步骤完全被移除，因此相较于具有多条第一材料结构18a的阵列区12，周边区14具有明显较低的图案密度(patterning density)，因此使得周边区14正上方的第二材料层22的厚度t2会小于阵列区12第一材料结构18a顶面18c正上方的第二材料层22的厚度t1。根据本发明一实施例，厚度t1大约介于1800～2000埃之间，而t2小于1400埃。换句话说，阵列区12与周边区14的第二材料层22存在至少400埃的厚度差。
请参考图4。接着，在周边区14形成一第三材料层24，例如是一未具有图案、平坦的光致抗蚀剂层。参考图4上部的顶视图，第三材料层24完全覆盖住周边区14，但不覆盖住阵列区12。本发明一特征在于，选用光致抗蚀剂材料作为第三材料层，因此可以利用现有曝光显影的方式，方便地于周边区14的第二材料层22上选择性地形成第三材料层24。。本发明另一特征在于，第三材料层24与第一材料层和第二材料层22具有相似的材料性质，例如都包含有机化合物，可以被相同的蚀刻方法以不同的蚀刻率移除。第三材料层24的厚度并未特定，仅需可在后续回蚀刻制作工艺30中(如图5所示步骤)发挥足够的回蚀刻缓冲效果即可。另外，第三材料层24相较于第一材料层和第二材料层22，可具有较高的流动性。
请参考图5。接着，进行一回蚀刻(etching back)制作工艺30，以移除阵列区12的部分第二材料层22直到暴露出部分牺牲层20，如图5左边所示。可以理解的，阵列区12的第二材料层22的移除量t3需等于或大于厚度t1。值得注意的是，回蚀刻制作工艺30进行时，同时会移除部分周边区14的第三材料层24，或者如图5右边所示，会完全移除周边区14的第三材料层24然后接着移除部分位于其下方的第二材料层22但不暴露出周边区14的牺牲层20(及其下方的硬掩模层16)的任何部分。根据所述实施例，周边区14的第二材料层22的移除量为t4。本发明主要特征在于，利用在厚度相对较薄的周边区14的第二材料层22上设置第三材料层24，可在回蚀刻制作工艺30中作为回蚀刻缓冲层。当回蚀刻制作工艺30全面性地开始施加于基底10上时，周边区14的第三材料层24可延迟其下方的第二材料层22开始被移除的时间，达到于同一回蚀刻制作工艺30中即可差异化地移除阵列区12和周边区14的第二材料层22的目的。换句话说，周边区14的第二材料层22的移除量为t4会小于阵列区12的第二材料层22的移除量t3，使得回蚀刻制作工艺30进行至阵列区12暴露出部分牺牲层20时，周边区14的硬掩模层16(和牺牲层20)上仍剩余足够厚度的第二材料层22，可在后续硬掩模蚀刻制作工艺40(如图7所示步骤)中保护周边区14的硬掩模层16不被蚀刻。根据本发明一实施例，移除量t3与t4之间的差异至少会大于400埃。第三材料层24作为周边区14的第二材料层22的回蚀刻缓冲层，可补偿由于阵列区12和周边区14图案密度差异导致形成第二材料层22时产生的厚度差。较佳者，可通过调整第三材料层24的厚度，使得回蚀刻制作工艺30后，阵列区12与周边区14剩余的第二材料层22厚度大致相等。
请参考图6。后续，移除牺牲层20暴露出来的部分，在阵列区12形成交替排列的第二材料结构22a和第一材料结构18a，两者之间具有一间隙32，暴露出部分硬掩模层16。如图所示，第二材料结构22a实际上包含剩余的第二材料层22和被其覆盖的牺牲层20。根据所述实施例，第一材料结构18a顶部的抗反射层19也会被移除。位于周边区14的牺牲层20仍完全被第二材料层22覆盖，并未被移除。
请参考图7上方，接着，以阵列区12的第二材料结构22a、第一材料结构18a和周边区14剩余的第二材料层22作为掩模，进行硬掩模蚀刻制作工艺40，自间隙32蚀刻硬掩模层16以在阵列区12的硬掩模层16中形成间隙34，以将第二材料结构22a和第一材料结构18a共同定义的图案转移至阵列区12的硬掩模层16中，形成部分定义的阵列图案17。须注意的是，进行硬掩模蚀刻制作工艺40时，周边区14的硬掩模层16完全被剩余的第二材料层22(以及牺牲层20)覆盖住，因此并不会被蚀刻。
接着，如图7下方所示，可进行一清洗步骤42，全面性地移除阵列区12的第一材料结构18a、第二材料结构22a和周边区14剩余的第二材料层22。暴露出未被移除的牺牲层20和已被部分图案化的硬掩模层16。制作工艺至此，阵列区12的硬掩模层16包含部分定义阵列图案17，而周边区14的硬掩模层16及其上方的牺牲层20仍是完整的，并未包含任何图案或被蚀刻的痕迹。
后续，可进行另一次图案化制作工艺(图未示)，例如现有的曝光-显影-蚀刻制作工艺，以完全图案化硬掩模层16，即，图案化阵列区14的硬掩模层16以形成周边电路图案17b，并再次图案化阵列区12的硬掩模层16以将部分定义阵列图案17转变成完全定义阵列图案17a。例如，在阵列区12形成多条与间隙34交错的切槽(cut)，将由间隙34区分的硬掩模层16再切分成数个区段，区分出个别的记忆单元的区块。之后，再以包含上述边电路图案17b和完全定义阵列图案17a的完全图案化的硬掩模层16作为掩模，对基底10进行蚀刻，制作出理想的阵列区和周边区最终图案。
请参考图8-图14，为根据本发明第二实施例的图案化方法的步骤示意图，其中使用的材料与前文所述第一实施例相同，因此以下均不再赘述，其与第一实施例主要差异处在于，第二实施例图案化第一材料层时，周边区正上方的第一材料层是完整保留的，换句话说，形成第一材料结构后，周边区的硬掩模层仍完全被第一材料层覆盖，并未暴露出来。
请参考图8。同样的，首先提供一基底50，包含阵列区52以及相邻的周边区54。图8上方的顶视图例示了阵列区52以及周边区54可能的布局位置，但并不以此为限。图8左下方以及右下方分别是沿着阵列区52的切线C-C’，以及横跨阵列区52和周边区54的交界处52a的切线D-D’的剖面示意图。
基底50上包含一硬掩模层56，覆盖阵列区52以及周边区54。然后，在硬掩模层56上全面性的覆盖第一材料层58，并图案化第一材料层58，以于阵列区52正上方形成多条互相平行的第一材料结构58a，由间隙58b彼此区隔开。部分阵列区52的硬掩模层56自间隙58b暴露出来，如图8左下的剖视图所示。值得注意的是，周边区54正上方的第一材材料层58于上述图案化过程中完全被保留，覆盖住周边区54的硬掩模层56，如图8右下的剖视图所示。根据所述实施例，留下的第一材料层58具有顶面58e以及与交界处52a切齐的侧壁58f。同样的，在图案化第一材料层58前，可根据需要选择性地在第一材料层58表面设置一抗反射层59，例如含硅的抗反射层(SHB)。
请参考图9。图案化第一材料层58后，接着，形成一牺牲层60，覆盖阵列区52的第一材料结构58a和周边区54的第一材料层58，至少需覆盖第一材料结构58a的侧壁58d和第一材料层58的侧壁58f。较佳者，可利用例如原子层沉积法(ALD)形成厚度均匀的牺牲层60，共形地覆盖阵列区52的第一材料结构58a的侧壁58d、顶面58c、暴露出来的硬掩模层56的上表面56a，同时，也覆盖周边区54的第一材料层58的顶面58e和侧壁58f。
请参考图10。接着，在基底50上全面性的形成一第二材料层62，完全覆盖阵列区52和周边区54。如图10左边所示，第二材料层62完全覆盖阵列区52的第一材料结构58a并填满第一材料结构58a之间的间隙58b，其覆盖第一材料结构58a顶面58c上方的部分具有一厚度t5。如图10右边所示，覆盖于周边区54的第一材料层58上方的第二材料层62具有厚度t6。值得注意的是，形成第二材料层62时，由于周边区54的第一材料层58是完全保留，因此相较于第一材料层58已被部分移除(形成间隙58b)的阵列区52，周边区54具有明显较高的图案密度，因此使得周边区54正上方的第二材料层62的厚度t6会大于阵列区52第一材料结构58a顶面58c正上方的第二材料层62的厚度t5。根据本发明一实施例，厚度t5大约介于1800～2000埃之间。
请参考图11。接着，在阵列区52形成一第三材料层64，例如是一未具有图案、平坦的光致抗蚀剂层。请参考图11上部的顶视图，第三材料层64完全覆盖住阵列区52，但不覆盖住周边区54。须注意的是，第三材料层64的边缘可与周边区54的第一材料层58侧壁58f切齐，或者，如图11右下的剖视图所示，第三材料层64可延伸至覆盖部分交界处52a，即第三材料层64的边缘是位于交界处52a附近的第一材料层58的正上方。第三材料层64的厚度并未特定，仅需可在后续回蚀刻制作工艺70中(如图12所示步骤)发挥足够的回蚀刻缓冲效果即可。
请参考图12。接着，进行一回蚀刻(etching back)制作工艺70，以完全移除阵列区52的第三材料层64并移除部分位于其下方的第二材料层62，直至暴露出阵列区52的部分牺牲层60。可以理解的是，阵列区52的第二材料层62于回蚀刻制作工艺70的移除量t7必须大于或等于厚度t5。值得注意的是，该回蚀刻制作工艺70同时必须完全移除覆盖周边区54的第二材料层62，以暴露出其下方的牺牲层60，即暴露出覆盖住周边区54第一材料层58顶面58e和侧壁58f的牺牲层60。根据本发明一实施例，回蚀刻制作工艺70后，可选择性地进行一预清洗(descum)步骤81，额外移除部分第二材料层62，确保周边区54第一材料层58侧壁58e的牺牲层60可暴露出来，如图12下部所示，以能于后续的清洗步骤82中被移除(图14所示步骤)，避免产生非预期的细微图形而成为缺陷(defect)来源。
在本实施例中，第三材料层64是形成在厚度相对较薄的阵列区52的第二材料层62上，以于回蚀刻制作工艺70中做为回蚀刻缓冲层，延迟阵列区52的第二材料层62于回蚀刻制作工艺70中开始被移除的时间，以在同一回蚀刻制作工艺70差异化地移除阵列区52和周边区54的第二材料层62，确保在回蚀刻制作工艺70可完全移除周边区54的第二材料层62的情况下，阵列区52的第二材料层62不会被过度移除而导致后续不足够作为蚀刻硬掩模层56时的遮蔽层。换句话说，在回蚀刻制作工艺70完全移除周边区54的第二材料层62的期间，阵列区52的第二材料层62实际上受到较短的移除时间，因此其移除量t7会小于周边区54第二材料层62的厚度t6。较佳者，可通过调整第三材料层64的厚度，使得回蚀刻制作工艺70后阵列区52剩余的第二材料结构62a的厚度等于或仅略小于第一材料结构58a的厚度。
请参考图13。接着，移除暴露的牺牲层60，在阵列区52形成交替排列的第二材料结构62a和第一材料结构58a，两者之间具有一间隙72，暴露出部分硬掩模层56。如图所示，第二材料结构62a实际上包含剩余的第二材料层62和被其覆盖的牺牲层60。根据所述实施例，位于第一材料结构58a顶部的抗反射层59也会被移除。值得注意的是，请参考图13右边，覆盖周边区54第一材料层58顶面58e和侧壁58e的牺牲层60也会被移除，暴露出第一材料层58顶面58e，并形成一沿着交界处52a、介于第二材料结构62a和第一材料层58之间的间隙72a。
请参考图14。接着，以阵列区52的第二材料结构62a、第一材料结构58a和周边区54的第一材料层58作为掩模，进行硬掩模蚀刻制作工艺80，通过间隙72蚀刻硬掩模层56，以在阵列区52的硬掩模层56中形成间隙74，以将第二材料结构52a和第一材料结构58a共同定义的图案转移至阵列区52的硬掩模层56中，形成部分定义的阵列图案57。值得注意的是，根据所述实施例，硬掩模蚀刻制作工艺80也会通过间隙72a蚀刻硬掩模层56，形成一沿着交界处52a的间隙74a。进行硬掩模蚀刻制作工艺80时，周边区54的硬掩模层56完全被第一材料层58覆盖住，因此并不会被蚀刻。
接着，如图14下方所示，可进行一清洗步骤82，全面性地移除阵列区52的第一材料结构58a、第二材料层62a和周边区54的第一材料层58，暴露出未被移除的牺牲层60和已被部分图案化的硬掩模层56。值得注意的是，由于第一材料层58上方的牺牲层60已完全被移除，因此进行清洗步骤82时，并不会有任何剩余的牺牲层60遮蔽第一材料层58而导致残留。制作工艺至此，阵列区52的硬掩模层56已包含部分定义阵列图案57，而周边区54的硬掩模层56仍是完整的，并未包含任何图案或被蚀刻的痕迹。
后续，如第一实施例所述，再进行另一次图案化制作工艺(图未示)，形成包含周边电路图案57b以及完全定义阵列图案57a的完全图案化的硬掩模层56，然后，再以上述完全图案化的硬掩模层56作为掩模，对基底50进行蚀刻，作出理想的阵列区和周边区最终图案。
总结来说，本发明为了解决SADP制作工艺中由于密集图案区和宽松图案区(例如存储器的阵列区和周边区)之间图案密度的差异造成的负载效应及其导致的问题，在SADP制作工艺中形成第二材料层后，在第二材料层厚度较薄的区域上额外形成一第三材料层，以于回蚀刻制作工艺中作为其下方的第二材料层的回蚀刻缓冲层，可减少该第二材料层于该回蚀刻制作工艺中的移除量，使得回蚀刻制作工艺后，覆盖密集图案区和宽松图案区的剩余的第二材料层可具有较接近的厚度。本发明采用的第一材料层和第二材料层包含相同材质，且第三材料层和第一材料层具有类似性质，可于同一回蚀刻步骤、同一清洗步骤被移除，因此可以较简单的制作工艺步骤就达到克服负载效应的目的。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (9)

1.一种图案化方法，包括:
提供一基底，包含相邻的一阵列区以及一周边区；
在基底上形成一硬掩模层；在该硬掩模层上形成一第一材料层；
图案化该第一材料层，在该阵列区形成多条第一材料结构，其中该周边区的该硬掩模层仍完全被该第一材料层覆盖；
形成一牺牲层，至少覆盖各该第一材料结构以及该第一材料层的侧壁；
形成一第二材料层，完全覆盖该阵列区以及该周边区；
在该阵列区的该第二材料层形成一第三材料层；
进行一回蚀刻制作工艺，以完全移除该阵列区的该第三材料层并移除部分该阵列区以及该周边区的该第二材料层直至暴露出该牺牲层；
移除该暴露的牺牲层，形成多条位于该第二材料层与该第一材料结构之间的第一间隙，以及一沿着该阵列区以及该周边区交界处的第二间隙；以及
自该多条第一间隙以及该第二间隙蚀刻该硬掩模层，图案化该阵列区的该硬掩模层。
2.如权利要求1所述的图案化方法，其中该第三材料层的边缘是位于邻近该阵列区以及该周边区交界处的该第一材料层的正上方。
3.如权利要求1所述的图案化方法，其中该回蚀刻制作工艺后，另包含一预清洗步骤(de scum)，以确保暴露出该周边区的该第一材料层的侧壁上的该牺牲层。
4.如权利要求1所述的图案化方法，其中该牺牲层还覆盖各该第一材料结构以及该第一材料层的顶面。
5.如权利要求4所述的图案化方法，其中覆盖各该第一材料结构以及该第一材料层的顶面的牺牲层于该回蚀刻制作工艺后完全暴露出来。
6.如权利要求1所述的图案化方法，其中图案化该阵列区的该硬掩模层后，另包含一清洗步骤，以移除该第一材料结构、该第一材料层和该第二材料层。
7.如权利要求1所述的图案化方法，其中该牺牲层包含氧化硅。
8.如权利要求6所述的图案化方法，其中该第一材料层与该第二材料层包含有机介电层(organic dielectric layer,ODL)，该第三材料层包含光致抗蚀剂材料。
9.如权利要求1所述的图案化方法，其中该回蚀刻制作工艺中，该周边区的该第二材料层的移除量大于该阵列区的该第二材料层的移除量。
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