CN114005737B - 一种半导体结构及半导体结构制作方法 - Google Patents
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Abstract
本申请涉及一种半导体结构及半导体结构制作方法，通过提供定义有阵列区域和外围区域的基底，在基底上依次形成叠层结构、第一介质层、第一掩膜层、抗反射层和光刻胶层，通过以图形化的光刻胶层为掩膜版去除所述阵列区域的部分第一介质层、第一掩膜层和抗反射层，以及所述外围区域的全部第一介质层、第一掩膜层和抗反射层形成第一图案后，图形化部分在所述阵列区域和所述外围区域上形成的第二介质层和第二掩膜层后形成第二图案，最终的阵列区域与外围区域高度相匹配，从而起到降低负载效应的作用，简化了工艺流程，减少了成本。
Description
技术领域
本申请涉及半导体制造技术领域，具体地涉及一种半导体结构及半导体结构制作方法。
背景技术
动态随机存储器(Dynamic Random Access Memory，检测DRAM)是一种广泛应用于计算机系统的半导体存储器。在生产制造存储器元件的过程中，通常将半导体结构划分为阵列区域和外围区域，阵列区域图案密度(Pattern Density)大，外围区域图案密度较小，由于阵列区域与外围区域的图案密度差大的时候会产生严重的负载效应(LoadingEffect)，会影响后续工艺流程的完成。
因此，现有技术通过在外围区域区生成虚置图案(Dummy Pattern)来降低与阵列区域的图案密度差，用于减少在后续工艺中的负载效应，避免产生空洞等缺陷。然而，由于生成虚置图案需要生长多层掩膜和光刻胶层，导致工艺过程繁琐，并且成本较高。
发明内容
本申请提供一种半导体结构及半导体结构制作方法，用于解决现有的工艺流程繁琐成本较高的问题，用于简化工艺流程，减少成本。
为了解决上述问题，第一方面，本申请提供了一种半导体结构制作方法，包括：
提供基底，所述基底包括阵列区域与外围区域；
在所述基底上形成叠层结构；
在所述叠层结构上依次形成第一介质层、第一掩膜层和抗反射层；
在所述阵列区域的抗反射层上形成光刻胶层；
以所述光刻胶层为掩膜图形化所述第一介质层、所述第一掩膜层和所述抗反射层，去除所述阵列区域的部分第一介质层、部分第一掩膜层和部分抗反射层，以及所述外围区域的第一介质层、第一掩膜层和抗反射层，保留的所述阵列区域的第一介质层、第一掩膜层和抗反射层形成第一图案；
在所述阵列区域和所述外围区域上依次形成第二介质层和第二掩膜层；
图形化部分所述第二介质层和部分所述第二掩膜层，形成第二图案。
在一实施例中，所述叠层结构包括在所述基底上依次形成的硬掩膜层、第三介质层和第三掩膜层。
在一实施例中，所述叠层结构包括位于阵列区域的第一叠层结构和位于外围区域的第二叠层结构；
所述第一叠层结构中的第三介质层和第三掩膜层与所述第二叠层结构中的第三介质层和第三掩膜层的图形不同。
在一实施例中，所述的在所述阵列区域的抗反射层上形成光刻胶层，包括：
在所述阵列区域的抗反射层和所述外围区域的抗反射层上形成初始光刻胶层；
去除所述阵列区域的部分初始光刻胶层和所述外围区域的初始光刻胶层，保留的初始光刻胶层形成光刻胶层。
在一实施例中，所述的在所述阵列区域和所述外围区域上依次形成第二介质层和第二掩膜层，包括：
在所述第一叠层结构、所述第一图案和所述第二叠层结构上依次形成所述第二介质层和所述第二掩膜层。
在一实施例中，所述第一图案包括多个凸起结构，相邻所述凸起结构之间形成有沟槽；
所述的在所述第一叠层结构、所述第一图案和所述第二叠层结构上依次形成所述第二介质层和所述第二掩膜层，包括：
在所述第一叠层结构、所述第一图案和所述第二叠层结构表面形成所述第二介质层，其中，所述第二介质层未填满所述沟槽；
在所述第二介质层表面形成第二掩膜层，所述第二掩膜层填满所述沟槽，且所述第二掩膜层的顶面高于位于所述第一图案顶表面的第二介质层的顶面。
在一实施例中，所述图形化部分所述第二介质层和部分所述第二掩膜层，形成第二图案，包括:
去除部分所述第二掩膜层，直至暴露出所述第一图案顶表面的第二介质层；
去除所述第一图案顶表面的第二介质层和所述第一图案侧表面的第二介质层，形成第二图案。
在一实施例中，所述的去除所述第一图案顶表面的第二介质层和所述第一图案侧表面的第二介质层，形成第二图案，还包括：
去除所述第一图案中的抗反射层。
在一实施例中，所述第二介质层的刻蚀速率大于所述第一掩膜层或所述第二掩膜层的刻蚀速率。
在一实施例中，所述的去除所述第一图案顶表面的第二介质层和所述第一图案侧表面的第二介质层，形成第二图案，还包括：
去除所述第一叠层结构上的部分第一掩膜层和部分第二掩膜层，以及所述第二叠层结构上的部分第二掩膜层，保留的所述第一叠层结构上的第一掩膜层、第二掩膜层和第二介质层形成第二图案。
在一实施例中，所述第一介质层、所述第二介质层和所述第三介质层的材料相同。
在一实施例中，所述第一掩膜层、所述第二掩膜层和所述第三掩膜层的材料相同。
在一实施例中，所述硬掩膜层和所述抗反射层的材料相同。
在一实施例中，第一介质层和所述第一掩膜层的材料不同。
第二方面，本申请还提供一种半导体结构，所述半导体结构通过上述技术方案任一项半导体结构制作方法形成。
上述技术方案通过以图形化的光刻胶层为掩膜版去除所述阵列区域的部分第一介质层、第一掩膜层和抗反射层，以及所述外围区域的全部第一介质层、第一掩膜层和抗反射层形成第一图案后，图形化部分在所述阵列区域和所述外围区域上形成的第二介质层和第二掩膜层后形成第二图案，最终的阵列区域与外围区域高度相匹配，从而起到降低负载效应的作用，简化了工艺流程，减少了成本。
附图说明
图1为本申请提供的一种半导体结构制作方法流程示意图；
图2为本申请一实施例中阵列区域加工流程的状态一的结构示意图；
图3为本申请一实施例中外围区域加工流程的状态一的结构示意图；
图4为本申请一实施例中阵列区域加工流程的状态二的结构示意图；
图5为本申请一实施例中外围区域加工流程的状态二的结构示意图；
图6为本申请一实施例中阵列区域加工流程的状态三的结构示意图；
图7为本申请一实施例中外围区域加工流程的状态三的结构示意图；
图8为本申请一实施例中阵列区域加工流程的状态四的结构示意图；
图9为本申请一实施例中外围区域加工流程的状态四的结构示意图；
图10为本申请一实施例中阵列区域加工流程的状态五的结构示意图；
图11为本申请一实施例中外围区域加工流程的状态五的结构示意图。
附图标记：
201、光刻胶层；202、抗反射层；203、第一掩膜层；204、第一介质层；205、第三掩膜层；206、第三介质层；207、硬掩膜层；208、第一叠层结构；209、第二叠层结构；210、第二介质层；211、第二掩膜层。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
虽然本说明书中使用相对性的用语，例如“上”“下”来描述图标的一个组件对于另一组件的相对关系，但是这些术语用于本说明书中仅出于方便，例如根据附图中所述的示例的方向。能理解的是，如果将图标的装置翻转使其上下颠倒，则所叙述在“上”的组件将会成为在“下”的组件。当某结构在其它结构“上”时，有可能是指某结构一体形成于其它结构上，或指某结构“直接”设置在其它结构上，或指某结构通过另一结构“间接”设置在其它结构上。
用语“一个”、“一”、“该”、“所述”用以表示存在一个或多个要素/组成部分/等；用语“包括”和“具有”用以表示开放式的包括在内的意思并且是指除了列出的要素/组成部分/等之外还可存在另外的要素/组成部分/等；用语“第一”和“第二”等仅作为标记使用，不是对其对象的数量限制。
现有技术通过在外围区域区生成虚置图案(Dummy Pattern)来降低与阵列区域的图案密度差，用于减少在后续工艺中的负载效应，避免产生空洞等缺陷。然而，由于生成虚置图案需要生长多层掩膜和光刻胶层，导致工艺过程繁琐，并且成本较高。
为了解决上述问题，本申请提出了一种半导体结构及半导体结构制作方法，图1所示为本申请提供的一种半导体结构制作方法流程示意图。
如图1所示，所述方法包括：
S1、提供基底，所述基底包括阵列区域与外围区域。
其中，基底中设置有有源区(图中未示出)，有源区可以有多个，多个有源区间隔设置，多个有源区之间设置有STI(Shallow Trench Isolation，浅沟槽隔离)(图中未示出)结构，STI结构中采用氧化硅(SiO2)进行隔离。
有源区的材料可以包括硅(Si)。
具体地，基底可以为硅(Si)基底，也可为锗(Ge)基底、绝缘体上硅(Silicon onInsulator)基底、锗化硅(SiGe)基底、碳化硅(SiC)基底或者氮化镓(GaN)基底。
S2、在所述基底上形成叠层结构。
其中，在基底上形成的叠层结构覆盖基底的有源区。
在一个实施例中，叠层结构包括在基底上依次形成的硬掩膜层207、第三介质层206和第三掩膜层205。
具体地，如图2和图3所示，可通过PVD(Physical Vapor Deposition，物理气相沉积工艺)、CVD(Chemical Vapor Deposition，化学气相沉积工艺)、ALD(Atomic LayerDeposition，原子层沉积工艺)中的任意一种或其组合于基底上依次形成硬掩膜层207、第三介质层206和第三掩膜层205。其中，物理气相沉积工艺为在真空条件下，采用物理方法，将材料源--固体或液体表面气化成气态原子、分子或部分电离成离子，并通过低压气体(或等离子体)过程，在基体表面沉积具有某种特殊功能的薄膜的技术；化学气相沉积工艺主要是利用含有薄膜元素的一种或几种气相化合物或单质，在衬底表面上进行化学反应生成薄膜的方法；原子层沉积工艺是一种可以将物质以单原子膜形式一层一层的镀在基底表面的方法。硬掩膜层207的材质包括氮氧化硅，第三介质层206的材质包括氧化硅，第三掩膜层205的材质包括SOH(Spin on Hardmask，旋涂硬掩膜)。
在一个实施例中，叠层结构包括位于阵列区域的第一叠层结构208和位于外围区域的第二叠层结构209；第一叠层结构208中的第三介质层206和第三掩膜层205与第二叠层结构209中的第三介质层206和第三掩膜层205的图形不同。
具体地，如图2和图3所示，第一叠层结构208中的第三介质层206和第二叠层结构209中的第三介质层206的图形密度不同，这是为了降低工艺过程中的负载效应的影响，可以设置第一叠层结构208中的第三介质层206的图形密度大于第二叠层结构209中的第三介质层206的图形密度，也可设置第一叠层结构208中的第三介质层206的图形密度不大于第二叠层结构209中的第三介质层206的图形密度，在本实施例中，第一叠层结构208中的第三介质层206的图形密度大于第二叠层结构209中的第三介质层206的图形密度。示例性地，在相同大小的区域内，第一叠层结构208中的第三介质层206被四个填充有第三掩膜层205的沟槽均等划分，第二叠层结构209中的第三介质层206被两个填充有第三掩膜层205的沟槽均等划分，在其它实施例中，第三介质层206也可被填充有第三掩膜层205的沟槽非均等划分。在此不对第一叠层结构208中的第三介质层206和第三掩膜层205，以及第二叠层结构209中的第三介质层206和第三掩膜层205的图形做限定。
S3、在所述叠层结构上依次形成第一介质层204、第一掩膜层203和抗反射层202。
具体地，如图2和图3所示，可通过PVD(Physical Vapor Deposition，物理气相沉积工艺)、CVD(Chemical Vapor Deposition，化学气相沉积工艺)、ALD(Atomic LayerDeposition，原子层沉积工艺)中的任意一种或其组合于叠层结构上依次形成第一介质层204、第一掩膜层203和抗反射层202。其中，物理气相沉积工艺为在真空条件下，采用物理方法，将材料源--固体或液体表面气化成气态原子、分子或部分电离成离子，并通过低压气体(或等离子体)过程，在基体表面沉积具有某种特殊功能的薄膜的技术；化学气相沉积工艺主要是利用含有薄膜元素的一种或几种气相化合物或单质，在衬底表面上进行化学反应生成薄膜的方法；原子层沉积工艺是一种可以将物质以单原子膜形式一层一层的镀在基底表面的方法。其中，第一介质层204的材质可以是氧化硅，第一掩膜层203的材质可以是SOH(Spin on Hardmask，旋涂硬掩膜)，抗反射层202的材质与硬掩膜层207的材质相同，可以是氮氧化硅。
S4、在所述阵列区域的抗反射层上形成光刻胶层201。
具体地，如图2和图3所示，光刻胶层201具有图形结构，其材质可以是正性光刻胶或负性光刻胶。正性光刻胶主要以酚醛树脂为材料，负性光刻胶主要有聚酯胶和环化橡胶系两大类，其中，正性光刻胶层的曝光部分会发生光化学反应或者激励作用，使得被曝光部分的正性光刻胶层的一些物理性能发生改变，从而能够溶于某些溶剂；负性光刻胶层的曝光部分会发生光化学反应或者激励作用，使得被曝光部分的负光刻胶层的一些物理性能发生改变，从而不能溶于某些溶剂，在此不对光刻胶层的材质做限定。
在一实施例中，在阵列区域的抗反射层202和外围区域的抗反射层202上形成初始光刻胶层；去除阵列区域的部分初始光刻胶层和外围区域的初始光刻胶层，保留的初始光刻胶层形成光刻胶层201。
由于光照能够使得光刻胶的一些物理性能发生明显变化，比如溶解性，根据光刻胶的化学反应机理，可以通过相应的化学溶剂去掉光刻胶上被曝光的部分或者光刻胶未上被曝光的部分。例如可以通过掩膜、曝光显影及刻蚀等工艺，去掉阵列区域的部分初始光刻胶层和外围区域的初始光刻胶层，最终留下的初始光刻胶层形成光刻胶层201。具体步骤如下：采用掩膜版(图中未示出)对初始光刻胶层进行曝光，该掩膜版的图案与光刻胶层201具有的图形结构相匹配，随后，对曝光后的初始光刻胶层进行显影，从而形成显影区，沿着显影区对初始光刻胶层进行刻蚀，刻蚀深度为初始光刻胶层的深度，这里可以采用干法刻蚀、湿法刻蚀或等离子体刻蚀等工艺对初始光刻胶层进行刻蚀。
S5、以所述光刻胶层201为掩膜图形化所述第一介质层204、所述第一掩膜层203和所述抗反射层202，去除所述阵列区域的部分第一介质层204、部分第一掩膜层203和部分抗反射层202，以及所述外围区域的第一介质层204、第一掩膜层203和抗反射层202，保留的所述阵列区域的第一介质层204、第一掩膜层203和抗反射层202形成第一图案。
具体地，如图4和图5所示，以光刻胶层201为掩膜版，沿着光刻胶层去除阵列区域的部分第一介质层204、部分第一掩膜层203和部分抗反射层202，以及外围区域的第一介质层204、第一掩膜层203和抗反射层202，以得到与光刻胶层201的图形结构对应的第一介质层204、第一掩膜层203和抗反射层202；保留的阵列区域的第一介质层204、第一掩膜层203和抗反射层202，形成第一图案，第一图案包括多个凸起结构，示例性地，图4中最顶端示出三个凸起结构即为第一图案，在此不对第一图案中的凸起结构的数量做限定。其中，去除阵列区域的部分第一介质层204、部分第一掩膜层203和部分抗反射层202，以及外围区域的第一介质层204、第一掩膜层203和抗反射层202时，可以采用干法刻蚀、湿法刻蚀或等离子体刻蚀等工艺进行刻蚀。在完成上述刻蚀工艺后，可通过清洗液清洗或通过灰化等工艺去除光刻胶层201，使得抗反射层202表面不再被光刻胶层201覆盖，最终保留的阵列区域的第一介质层204、第一掩膜层203和抗反射层202形成第一图案。
在一实施例中，利用光刻胶层201图形化掩膜层(未示出)，采用SADP(SelfAligned Double Patterning，自对准双重图案)工艺图形化掩膜层，再利用掩膜层图形化第一介质层204、第一掩膜层203和抗反射层202形成第一图案。自对准双重构图工艺包括芯膜和侧墙工艺，其原理为将预先芯膜图案两侧形成侧墙，之后再去除芯膜图案，让侧墙图案转移到目标材料层上，进而达到目标的图案。
S6、在所述阵列区域和所述外围区域上依次形成第二介质层210和第二掩膜层211。
具体地，如图6和图7所示，可通过PVD(Physical Vapor Deposition，物理气相沉积工艺)、CVD(Chemical Vapor Deposition，化学气相沉积工艺)、ALD(Atomic LayerDeposition，原子层沉积工艺)中的任意一种或其组合于阵列区域和外围区域上依次形成第二介质层210和第二掩膜层211。其中，物理气相沉积工艺为在真空条件下，采用物理方法，将材料源--固体或液体表面气化成气态原子、分子或部分电离成离子，并通过低压气体(或等离子体)过程，在基体表面沉积具有某种特殊功能的薄膜的技术；化学气相沉积工艺主要是利用含有薄膜元素的一种或几种气相化合物或单质，在衬底表面上进行化学反应生成薄膜的方法；原子层沉积工艺是一种可以将物质以单原子膜形式一层一层的镀在基底表面的方法。第二介质层210与第一介质层204及第三介质层206的材料相同，可以为氧化硅；第二掩膜层211与第一掩膜层203及第三掩膜层205的材料相同，可以为SOH(Spin onHardmask，旋涂硬掩膜)。如图6和图7所示，由于去除了外围区域的第一介质层204、第一掩膜层203和抗反射层202，在阵列区域和外围区域上依次形成的第二介质210和第二掩膜层211之后，阵列区域对应的高度与外围区域对应的高度相差较小。
在一实施例中，在第一叠层结构208、第一图案和第二叠层结构209上依次形成第二介质层210和第二掩膜层211。
在一实施例中，第一图案包括多个凸起结构，相邻凸起结构之间形成有沟槽；在第一叠层结构208、第一图案和第二叠层结构209表面形成第二介质层210，其中，第二介质层210未填满沟槽；在第二介质层210表面形成第二掩膜层211，第二掩膜层211填满沟槽，且第二掩膜层211的顶面高于位于第一图案顶表面的第二介质层210的顶面。
具体地，图4中最顶端示出三个凸起结构即为第一图案，在此不对第一图案中的凸起结构的数量做限定，从图中可以看出相邻的凸起结构之间形成沟槽，如图6和图7所示，第二介质层210覆盖第一叠层结构208的表面、第二叠层结构209的表面，以及第一图案的顶表面和侧壁面，但第二介质层210在覆盖所述第一图案侧表面时并未填满第一图案形成的各个沟槽；第二掩膜层211覆盖在第二介质层210之上，并填满第一图案形成的各个沟槽。形成的第二掩膜层211的厚度以及第二介质层210的厚度可根据实际情况调整，在此不做限定。
在本实施例中，通过在第一叠层结构208、第一图案和第二叠层结构209上依次形成第二介质层210和第二掩膜层211，使得阵列区域对应的高度与外围区域对应的高度相差较小，同样能起到降低负载效应的作用。
S7、图形化部分所述第二介质层210和部分所述第二掩膜层211，形成第二图案。
在一实施例中，去除部分第二掩膜层211，直至暴露出第一图案顶表面的第二介质层210；去除第一图案顶表面的第二介质层210和第一图案侧表面的第二介质层210，形成第二图案。
具体地，去除部分第二掩膜层211，直至暴露出第一图案顶表面的第二介质层210时，可以采用干法刻蚀、湿法刻蚀或等离子体刻蚀等工艺进行刻蚀。
在一实施例中，去除第一图案顶表面的第二介质层210和第一图案侧表面的第二介质层210，形成第二图案，还包括：去除第一图案中的抗反射层202。
在一实施例中，第二介质层210的刻蚀速率大于第一掩膜层203或第二掩膜层211的刻蚀速率。
具体地，第二介质层210的材质包括氧化硅，第一掩膜层203或第二掩膜层211的材质包括SOH(Spin on Hardmask，旋涂硬掩膜)，采用干法刻蚀、湿法刻蚀或等离子体刻蚀等工艺进行刻蚀时，第二介质层210的刻蚀速率大于第一掩膜层203或第二掩膜层211的刻蚀速率。
在一实施例中，去除第一图案顶表面的第二介质层210和第一图案侧表面的第二介质层210，形成第二图案，还包括：去除第一叠层结构208上的部分第一掩膜层203和部分第二掩膜层211，以及第二叠层结构209上的部分第二掩膜层211，保留的第一叠层结构208上的第一掩膜层203、第二掩膜层211和第二介质层210形成第二图案。
具体地，如图8和图9所示，去除部分第二掩膜层211，直至暴露出第一图案顶表面的第二介质层210之后，阵列区域对应的高度与外围区域对应的高度相差较小。
进一步的，去除第一图案中的抗反射层，在去除第一图案中的抗反射层202时，同样可以采用干法刻蚀、湿法刻蚀或等离子体刻蚀等工艺进行刻蚀。如图10和图11所示，在该步骤完成之后，阵列区域对应的高度与外围区域对应的高度相匹配，即同高。
进一步的，去除第一叠层结构208上的部分第一掩膜层203和部分第二掩膜层211，以及第二叠层结构209上的部分第二掩膜层211，在去除第一叠层结构208上的部分第一掩膜层203和部分第二掩膜层211，以及第二叠层结构209上的部分第二掩膜层211时，同样可以采用干法刻蚀、湿法刻蚀或等离子体刻蚀等工艺进行刻蚀，最终保留的第一叠层结构208上的第一掩膜层203、第二掩膜层211和第二介质层210形成第二图案，在该步骤完成之后，阵列区域对应的高度与外围区域对应的高度相匹配，即同高。
本申请通过提供定义有阵列区域和外围区域的基底，在基底上依次形成叠层结构、第一介质层204、第一掩膜层203、抗反射层202和光刻胶层201，通过以图形化的光刻胶层201为掩膜版去除阵列区域的部分第一介质层204、第一掩膜层203和抗反射层202，以及外围区域的全部第一介质层204、第一掩膜层203和抗反射层202形成第一图案后，图形化部分在阵列区域和外围区域上形成的第二介质层210和第二掩膜层211后形成第二图案，最终的阵列区域与外围区域高度相匹配，从而起到降低负载效应的作用，简化了工艺流程，减少了成本。
本申请提供了一种半导体结构，包括：
采用上述任一项的半导体结构制作方法形成的半导体结构。
需要说明的是，尽管在附图中以特定顺序描述了本申请中方法的各个步骤，但是，这并非要求或者暗示必须按照该特定顺序来执行这些步骤，或是必须执行全部所示的步骤才能实现期望的结果。附加的或备选的，可以省略某些步骤，将多个步骤合并为一个步骤执行，以及/或者将一个步骤分解为多个步骤执行等。
本领域技术人员在考虑说明书及实践这里公开的发明后，将容易想到本申请的其它实施方案。本申请旨在涵盖本申请的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本申请的一般性原理并包括本申请未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本申请的真正范围和精神由所附的权利要求指出。
应当理解的是，本申请并不局限于上面已经描述并在附图中示出的精确结构，并且可以在不脱离其范围进行各种修改和改变。本申请的范围仅由所附的权利要求来限制。
Claims (12)
1.一种半导体结构制作方法，其特征在于，包括：
提供基底，所述基底包括阵列区域与外围区域；
在所述基底上形成叠层结构；
在所述叠层结构上依次形成第一介质层、第一掩膜层和抗反射层；
在所述阵列区域的抗反射层上形成光刻胶层；
以所述光刻胶层为掩膜图形化所述第一介质层、所述第一掩膜层和所述抗反射层，去除所述阵列区域的部分第一介质层、部分第一掩膜层和部分抗反射层，以及所述外围区域的第一介质层、第一掩膜层和抗反射层，保留的所述阵列区域的第一介质层、第一掩膜层和抗反射层形成第一图案；
在所述阵列区域和所述外围区域上依次形成第二介质层和第二掩膜层；
图形化部分所述第二介质层和部分所述第二掩膜层，形成第二图案；
其中，所述叠层结构包括在所述基底上依次形成的硬掩膜层、第三介质层和第三掩膜层，所述叠层结构包括位于阵列区域的第一叠层结构和位于外围区域的第二叠层结构，所述第一叠层结构中的第三介质层和第三掩膜层与所述第二叠层结构中的第三介质层和第三掩膜层的图形不同，所述第一叠层结构中的第三介质层与所述第二叠层结构中的第三介质层的图形密度不同；
在形成所述第二图案后，部分第二介质层和部分第二掩膜层保留于所述外围区域中，且所述阵列区域与所述外围区域同高。
2.如权利要求1所述的半导体结构制作方法，其特征在于，所述的在所述阵列区域的抗反射层上形成光刻胶层，包括：
在所述阵列区域的抗反射层和所述外围区域的抗反射层上形成初始光刻胶层；
去除所述阵列区域的部分初始光刻胶层和所述外围区域的初始光刻胶层，保留的初始光刻胶层形成光刻胶层。
3.如权利要求1所述的半导体结构制作方法，其特征在于，所述的在所述阵列区域和所述外围区域上依次形成第二介质层和第二掩膜层，包括：
在所述第一叠层结构、所述第一图案和所述第二叠层结构上依次形成所述第二介质层和所述第二掩膜层。
4.如权利要求3所述的半导体结构制作方法，其特征在于，所述第一图案包括多个凸起结构，相邻所述凸起结构之间形成有沟槽；
所述的在所述第一叠层结构、所述第一图案和所述第二叠层结构上依次形成所述第二介质层和所述第二掩膜层，包括：
在所述第一叠层结构、所述第一图案和所述第二叠层结构表面形成所述第二介质层，其中，所述第二介质层未填满所述沟槽；
在所述第二介质层表面形成第二掩膜层，所述第二掩膜层填满所述沟槽，且所述第二掩膜层的顶面高于位于所述第一图案顶表面的第二介质层的顶面。
5.如权利要求4所述的半导体结构制作方法，其特征在于，所述图形化部分所述第二介质层和部分所述第二掩膜层，形成第二图案，包括:
去除部分所述第二掩膜层，直至暴露出所述第一图案顶表面的第二介质层；
去除所述第一图案顶表面的第二介质层和所述第一图案侧表面的第二介质层，形成第二图案。
6.如权利要求5所述的半导体结构制作方法，其特征在于，所述的去除所述第一图案顶表面的第二介质层和所述第一图案侧表面的第二介质层，形成第二图案，还包括：
去除所述第一图案中的抗反射层。
7.如权利要求6所述的半导体结构制作方法，其特征在于，所述第二介质层的刻蚀速率大于所述第一掩膜层或所述第二掩膜层的刻蚀速率。
8.如权利要求7所述的半导体结构制作方法，其特征在于，所述的去除所述第一图案顶表面的第二介质层和所述第一图案侧表面的第二介质层，形成第二图案，还包括：
去除所述第一叠层结构上的部分第一掩膜层和部分第二掩膜层，以及所述第二叠层结构上的部分第二掩膜层，保留的所述第一叠层结构上的第一掩膜层、第二掩膜层和第二介质层形成第二图案。
9.如权利要求1所述的半导体结构制作方法，其特征在于，所述第一介质层、所述第二介质层和所述第三介质层的材料相同。
10.如权利要求1所述的半导体结构制作方法，其特征在于，所述第一掩膜层、所述第二掩膜层和所述第三掩膜层的材料相同。
11.如权利要求1所述的半导体结构制作方法，其特征在于，所述硬掩膜层和所述抗反射层的材料相同。
12.如权利要求1所述的半导体结构制作方法，其特征在于，第一介质层和所述第一掩膜层的材料不同。
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