KR20050066873A - 트랜치 아이솔레이션을 갖는 불휘발성 메모리 소자의 제조방법 - Google Patents

트랜치 아이솔레이션을 갖는 불휘발성 메모리 소자의 제조방법 Download PDF

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Abstract

본 발명의 불휘발성 메모리 소자의 제조 방법은, 반도체 기판상에 제1 절연막, 제1 도전막 및 제2 절연막을 순차적으로 형성하는 단계와, 제2 절연막, 제1 도전막 및 제2 절연막을 패터닝하여 반도체 기판의 일부 표면을 노출시키고, 노출된 반도체 기판을 일정 깊이로 식각하여 트랜치를 형성하는 단계와, 트랜치가 채워지도록 제3 절연막을 형성하는 단계와, 평탄화 공정을 사용하여 제1 도전막이 노출되도록 제2 절연막 및 제3 절연막의 일부를 제거하는 단계와, 노출된 제1 도전막 및 제3 절연막 위에 제4 절연막을 형성하는 단계와, 그리고 제4 절연막 위에 제2 도전막을 형성하는 단계를 포함한다.

Description

트랜치 아이솔레이션을 갖는 불휘발성 메모리 소자의 제조 방법{Method for fabricating non-volatile memory device having trench isolation}
본 발명은 반도체 메모리 소자의 제조 방법에 관한 것으로서, 보다 상세하게는 트랜치 아이솔레이션을 갖는 불휘발성 메모리 소자의 제조 방법에 관한 것이다.
반도체 메모리 소자는, 디램(DRAM; Dynamic Random Access Memory) 또는 에스램(SRAM; Static Random Access Memory)과 같이 전원 공급이 중단됨에 따라 테이터를 잃어버리는 휘발성 메모리 소자와, 플래시 메모리 소자와 같이 전원 공급이 중단되더라도 데이터를 잃어버리지 않는 불휘발성 메모리 소자로 구분될 수 있다. 이중 불휘발성 메모리 소자는, 일반적으로 반도체 기판 위에 플로팅 게이트와 컨트롤 게이트가 수직 방향으로 적층된 적층형 게이트 구조를 갖는다. 하부에 배치되는 플로팅 게이트와 반도체 기판 사이에는 터널 산화막이 배치된다. 그리고 플로팅 게이트와 컨트롤 게이트 사이에는 산화막/질화막/산화막(ONO막)이 배치된다.
한편 이와 같은 적층형 게이트 구조를 갖는 불휘발성 메모리 소자에 있어서, 소자의 집적도 증가 추세에 따라서 소자 분리막으로서 기존의 로코스(LOCOS)막 대신에 트랜치 아이솔레이션막이 많이 사용되고 있다. 종래에 트랜치 아이솔레이션을 갖는 불휘발성 메모리 소자를 제조하기 위하여, 반도체 기판 위에 산화막 패턴, 플로팅 게이트를 위한 폴리실리콘막 패턴 및 질화막 패턴을 형성하고, 이어서 트랜치를 형성한 후에 트랜치 내부를 산화막으로 채움으로서 트랜치 아이솔레이션을 먼저 형성하였다. 다음에 적층형 게이트 구조를 형성하기 위하여 질화막 패턴을 제거하고, ONO막을 형성한 후에 컨트롤 게이트를 위한 폴리실리콘막을 형성하였다.
그런데 이와 같은 종래의 제조 과정에 있어서, 트랜치 내부를 산화막으로 채운 후에 평탄화 공정을 수행하는데 이때 식각 차단막으로서 질화막 패턴이 사용된다. 따라서 평탄화 공정을 수행한 후에는 질화막 패턴을 제거하기 위한 습식 식각 공정이 수행되어야 하므로 전체 공정수가 증가한다는 문제가 있다. 또한 상기 질화막 패턴의 제거는 인산(H3PO4) 용액을 이용하여 수행되는데, 이때 인산 용액에 의해 질화막 패턴의 하부에 있는 폴리실리콘막 패턴이 손상되는 문제가 발생한다.
본 발명이 이루고자 하는 기술적 과제는, 별도의 제거 공정이 요구되지 않는 절연막을 사용하여 트랜치 아이솔레이션을 형성할 수 있는 트랜치 아이솔레이션을 갖는 불휘발성 메모리 소자를 제조하는 방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 불휘발성 메모리 소자의 제조 방법은, 반도체 기판상에 제1 절연막, 제1 도전막 및 제2 절연막을 순차적으로 형성하는 단계; 상기 제2 절연막, 제1 도전막 및 제2 절연막을 패터닝하여 상기 반도체 기판의 일부 표면을 노출시키고, 상기 노출된 반도체 기판을 일정 깊이로 식각하여 트랜치를 형성하는 단계; 상기 트랜치가 채워지도록 제3 절연막을 형성하는 단계; 평탄화 공정을 사용하여 상기 제1 도전막이 노출되도록 상기 제2 절연막 및 상기 제3 절연막의 일부를 제거하는 단계; 상기 노출된 제1 도전막 및 제3 절연막 위에 제4 절연막을 형성하는 단계; 및 상기 제4 절연막 위에 제2 도전막을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 제1 절연막은 열산화 공정에 의해 형성되는 열산화막이고, 상기 제1 도전막 및 제2 도전막은 폴리실리콘막이고, 상기 제2 절연막은 고밀도 플라즈마 산화막이고, 상기 제3 절연막은 화학 기상 증착법에 의한 산화막이며, 그리고 상기 제4 절연막은 산화막/질화막/산화막인 것이 바람직하다.
이 경우 상기 제2 절연막은 고밀도 플라즈마 화학 기상 증착법에 의한 산화막인 것이 바람직하다.
상기 제1 절연막의 두께는 50-200Å이고, 상기 제1 도전막의 두께는 500-3000Å이며, 그리고 상기 제2 절연막의 두께는 500-4000Å인 것이 바람직하다.
상기 제2 절연막을 제거하는 평탄화 공정은 상기 제1 도전막을 식각 정지막으로 하여 수행하는 것이 바람직하다.
상기 제2 절연막을 제거하는 평탄화 공정은 화학적 기계적 평탄화 방법을 사용하여 수행하는 것이 바람직하다.
이하 첨부도면을 참조하면서 본 발명에 따른 불휘발성 메모리 소자의 제조 방법의 바람직한 실시예를 상세하게 설명하기로 한다.
도 1 내지 도 4는 본 발명에 따른 불휘발성 메모리 소자의 제조 방법을 설명하기 위하여 나타내 보인 단면도들이다.
먼저 도 1을 참조하면, 실리콘 기판과 같은 반도체 기판(102) 위에 제1 절연막(104), 제1 도전막(106) 및 제2 절연막(108)을 순차적으로 형성한다. 제1 절연막(104)은 열산화 공정에 의한 열산화막으로 형성한다. 제1 절연막(104)의 두께는 대략 50-200Å가 되도록 한다. 이 제1 절연막(104)은 터널 산화막으로 사용된다. 제1 도전막(106)은 폴리실리콘막으로 형성하며, 대략 500-3000Å의 두께를 갖도록 한다. 통상적으로 저압 화학 기상 증착(LPCVD) 방법을 사용하여 형성할 수 있으며, 별도의 도핑 공정을 추가적으로 수행할 수 있다. 제2 절연막(108)은 화학 기상 증착 방법을 이용한 고밀도 플라즈마 산화막으로 형성하며, 대략 500-4000Å의 두께를 갖도록 한다. 다음에 제2 절연막(108) 위에 마스크막 패턴(110)을, 예컨대 포토레지스트막 패턴으로 형성한다. 마스크막 패턴(110)은 제2 절연막(108)의 일부 표면을 노출시키는 개구부를 갖는다.
다음에 도 2를 참조하면, 상기 마스크막 패턴(도 1의 110)을 식각 마스크로 한 식각 공정을 수행하여 제2 절연막(108), 제1 도전막(106) 및 제1 절연막(104)의 노출 부분을 순차적으로 제거한다. 그러면 반도체 기판(102)의 일부 표면이 노출되는데, 이때 노출되는 부분은 소자 분리 영역이 만들어질 부분이다. 다음에 상기 마스크막 패턴(110)을 식각 마스크로 한 식각 공정을 계속 수행하여 반도체 기판(102)의 노출 부분을 일정 깊이까지 제거한다. 그러면 반도체 기판(102)의 소자 분리 영역에는 일정 깊이의 트랜치(102t)가 만들어진다. 트랜치(102t)를 형성한 후에는 마스크막 패턴(110)을 제거한다. 그러면 반도체 기판(102)의 액티브 영역에는 제1 절연막 패턴(105), 제1 도전막 패턴(107) 및 제2 절연막 패턴(109)이 순차적으로 적층된 구조체가 배치된다. 그리고 반도체 기판(102)의 소자 분리 영역에는 트랜치(102t)가 배치된다. 상기 트랜치(102t)를 형성한 후에는, 화학 기상 증착 방법을 이용하여 제3 절연막(112)을 형성한다. 제3 절연막(112)은 트랜치(102t) 내부를 완전히 채우는 동시에 제2 절연막 패턴(109)까지 덮는다.
다음에 도 3을 참조하면, 도 2의 결과물 전면에 평탄화 공정을 수행한다. 평탄화 공정은 화학적 기계적 평탄화(CMP: Chemical Mechanical Polishing) 방법을 사용하여 수행한다. 그리고 식각 차단막으로는 제1 도전막 패턴(107)을 사용한다. 즉 상기 평탄화 공정은 제1 도전막 패턴(107)의 표면이 노출될 때까지 수행되며, 그 결과 제2 절연막 패턴(도 2의 109)은 제거된다. 상기 평탄화 공정에 의해 제3 절연막(112) 또한 일정 부분 제거된다. 평탄화 공정이 끝나더라도 제3 절연막(112)의 상부를 더 제거하여 트랜치 아이솔레이션막(113)을 완성한다.
다음에 도 4를 참조하면, 제2 도전막 패턴(107) 및 트랜치 아이솔레이션막(113) 위에 제4 절연막(114)을 형성한다. 이 제4 절연막(114)은 게이트간 절연막으로서 산화막/질화막/산화막(ONO막)으로 형성한다. 이 제4 절연막(114)은 통상의 열산화 공정으로 형성할 수 있지만, 저압 화학 기상 증착 공정으로 형성하는 것이 바람직하다. 다음에 제4 절연막(114) 위에 컨트롤 게이트를 위한 제2 도전막(116)을 형성한다. 제2 도전막(116)도 제1 도전막(도 1의 106)과 마찬가지로 폴리실리콘막으로 형성한다.
이상의 설명에서와 같이, 본 발명에 따른 트랜치 아이솔레이션을 갖는 불휘발성 메모리 소자의 제조 방법에 따르면, 트랜치 내부를 산화막으로 채운 후에 수행되는 평탄화 공정시에 식각 차단막으로서 질화막 대신에 산화막을 사용하고, 대신에 평탄화 공정시 식각 차단막으로서 폴리실리콘막을 이용함으로써, 별도의 질화막 제거 공정이 불필요하며, 더욱이 질화막 제거시 발생되었던 인산에 의한 폴리실리콘막 손상이 발생되지 않는다는 이점이 제공된다.
도 1 내지 도 4는 본 발명에 따른 불휘발성 메모리 소자의 제조 방법을 설명하기 위하여 나타내 보인 단면도들이다.

Claims (6)

  1. 반도체 기판상에 제1 절연막, 제1 도전막 및 제2 절연막을 순차적으로 형성하는 단계;
    상기 제2 절연막, 제1 도전막 및 제2 절연막을 패터닝하여 상기 반도체 기판의 일부 표면을 노출시키고, 상기 노출된 반도체 기판을 일정 깊이로 식각하여 트랜치를 형성하는 단계;
    상기 트랜치가 채워지도록 제3 절연막을 형성하는 단계;
    평탄화 공정을 사용하여 상기 제1 도전막이 노출되도록 상기 제2 절연막 및 상기 제3 절연막의 일부를 제거하는 단계;
    상기 노출된 제1 도전막 및 제3 절연막 위에 제4 절연막을 형성하는 단계; 및
    상기 제4 절연막 위에 제2 도전막을 형성하는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 소자의 제조 방법.
  2. 제 1항에 있어서,
    상기 제1 절연막은 열산화 공정에 의해 형성되는 열산화막이고, 상기 제1 도전막 및 제2 도전막은 폴리실리콘막이고, 상기 제2 절연막 및 제3 절연막은 화학기상증착법에 의한 산화막이며, 그리고 상기 제4 절연막은 산화막/질화막/산화막인 것을 특징으로 하는 불휘발성 메모리 소자의 제조 방법.
  3. 제 2항에 있어서,
    상기 제2 절연막은 고밀도 플라즈마 화학 기상 증착법에 의한 산화막인 것을 특징으로 하는 불휘발성 메모리 소자의 제조 방법.
  4. 제 1항에 있어서,
    상기 제1 절연막의 두께는 50-200Å이고, 상기 제1 도전막의 두께는 500-3000Å이며, 그리고 상기 제2 절연막의 두께는 500-4000Å인 것을 특징으로 하는 불휘발성 메모리 소자의 제조 방법.
  5. 제 1항에 있어서,
    상기 제2 절연막을 제거하는 평탄화 공정은 상기 제1 도전막을 식각 정지막으로 하여 수행하는 것을 특징으로 하는 불휘발성 메모리 소자의 제조 방법.
  6. 제 1항에 있어서,
    상기 제2 절연막을 제거하는 평탄화 공정은 화학적 기계적 평탄화 방법을 사용하여 수행하는 것을 특징으로 하는 불휘발성 메모리 소자의 제조 방법.
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