KR100763713B1 - 플래쉬 메모리 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 소자격리공정에서 쓰이는 패드 질화막을 폴리 실리콘으로 형성하여 소자 활성 영역에 플로팅 게이트로 쓰이는 폴리 실리콘을 셀프 얼라인하기 위한 것으로, 이를 위한 본 발명은, 반도체 기판 상에 패드 산화막 및 폴리 실리콘을 순차적으로 증착하는 과정과, 증착된 폴리 실리콘 상부에 소자분리영역을 정의하기 위한 PR 패턴을 형성하는 과정과, 형성된 PR 패턴을 식각 장벽층으로 식각 공정을 실시하여 순차적으로 증착된 패드 산화막 및 폴리 실리콘을 선택적 제거 및 크리닝 공정을 통해 PR 패턴을 제거하며, STI 공정을 통해 소자분리영역인 다수의 아이소레이팅 트랜치를 형성하는 과정과, 형성된 트랜치가 충분히 매립되도록 절연 물질을 증착 및 평탄화하고, 평탄화된 절연 물질 라인 패턴을 정의하기 위한 PR 패턴을 형성하는 과정과, 형성된 PR 패턴을 식각 장벽층으로 식각 공정을 실시하여 절연 물질을 선택적으로 제거하여 다수의 아이소레이팅 셀 분리막에 의한 플로팅 게이트를 형성하는 과정을 포함한다. 따라서, 기존에서와 같이 비트 라인 식각 시에 문제되는 취약한 게이트와 액티브간의 오정렬로 인하여 발생되는 누설 전류를 방지할 수 있어 반도체 소자의 수율 및 신뢰성을 극대화시킬 수 있는 효과가 있다.
STI, 트랜치, 폴리 실리콘, 플로팅 게이트
Description
도 1a 내지 도 1i는 종래 플래쉬 메모리 소자의 제조 방법을 도시한 도면,
도 2는 종래 플래쉬 메모리 소자의 어레이를 도시한 도면,
도 3a 내지 도 3i는 본 발명에 따른 플래쉬 메모리 소자의 제조 방법을 도시한 도면.
본 발명은 플래쉬 메모리 소자의 제조 방법에 관한 것으로, 보다 상세하게는 소자격리공정에서 쓰이는 패드 질화막을 폴리 실리콘(Poly Silicon)으로 형성하여 소자 활성 영역에 플로팅 게이트로 쓰이는 폴리 실리콘을 셀프 얼라인(Self-align)할 수 있는 제조 방법에 관한 것이다.
주지된 바와 같이, 반도체 메모리 소자들 중에서 플래쉬 메모리 소자는 전원이 공급되지 않을지라도 메모리 셀에 저장된 정보가 소멸되지 않는 특성을 갖는다. 따라서 컴퓨터에 사용되는 메모리 카드 등에 널리 사용되고 있다. 이러한 플래쉬 메모리 소자의 단위 셀로서 플로팅 게이트와 컨트롤 게이트 전극이 차례로 적층된 구조를 갖는 메모리 셀이 널리 채택되고 있다. 즉, 플로팅 게이트의 전류를 읽음으로써 셀의 상태를 판단하는데 한 개의 플로팅 게이트에는 하나의 상태가 기록되어야 하기 때문에 플로팅 게이트는 독립적으로 형성된다.
도 1a 내지 도 1i는 종래 플래쉬 메모리 소자의 제조 방법을 순차적으로 도시한 단면도이다.
먼저, 도 1a를 참조하면, 스핀 코팅 등의 도포 공정을 실시하여 반도체 기판(P-Substrate)(101) 상에 패드 산화막(pad SiO2)(103) 및 패드 질화막(pad nitride)(105)을 순차적으로 증착시켜 다층 패드를 형성한다.
다음으로, 목표로 하는 임의의 패턴으로 설계된 레티클을 이용하는 노광 공정과 현상 공정을 실시하여 전면 증착된 감광막(Photo Resist, PR)의 일부를 선택적으로 제거함으로써, 일 예로서 도 1b에 도시된 바와 같이, 패드 질화막(105) 상부에 소자분리영역을 정의하기 위한 PR 패턴(107)을 형성한다.
이후, 상술한 바와 같이 형성된 PR 패턴(107)을 식각 장벽층으로 하는 식각 공정을 실시하여 순차적으로 증착된 패드 산화막(103) 및 패드 질화막(105)의 일부를 선택적으로 제거함으로써, 일 예로서 도 1c에 도시된 바와 같이 반도체 기판(101) 상에 소자분리영역을 정의하기 위한 영역을 형성한다. 이후, 도 1d에 도시된 바와 같이, 스트리핑 공정을 실시하여 잔류하는 PR 패턴(107)을 제거한다.
이어서, 다층 패드인 패드 질화막(105) 및 패드 산화막(103)을 식각 마스크로 한 쉘로우 트랜치 아이소레이션(Shallow Trench Isolation, STI) 공정을 통해 노출된 반도체 기판(101)을 1500Å∼4000Å 이내의 깊이로 식각(etch)을 진행하여 일 예로서, 도 1e에 도시된 바와 같이, 소자분리영역인 다수의 아이소레이팅 트랜치(109)를 형성한다.
다음에, 소자분리영역인 다수의 아이소레이팅 트랜치(109)가 충분히 매립되도록 도 1f에 도시된 바와 같이 반도체 기판(101) 전체구조상에 절연 물질인 갭 필 산화막(Gap Fill Oxide Film)(111)을 증착한다.
이어서, 도 1g에 도시된 바와 같이 증착된 갭 필 산화막(111)을 화학적 기계적 연마(Chemical Mechanical Polishing, CMP) 공정으로 연마 및 평탄화(Planarization)시켜 반도체 기판(101) 표면으로부터 200Å∼2000Å 이내의 두께가 되도록 한다.
이후, 연마 및 평탄화된 갭 필 산화막(111)의 일부분을 PR 패턴을 이용하여 식각하여 도 1h에 도시된 바와 같이 다수의 산화막 라인 패턴인 아이소레이팅 셀 분리막(Isolating Cell Isolation film)(111a)을 형성한다. 여기서, 아이소레이팅 셀 분리막(111a)은 각 단위 셀의 채널, 드레인 및 소오스가 형성될 부분의 액티브 영역을 정의(define)할 뿐만 아니라, 각 단위 셀의 소오스와 소오스 사이인 공통 소오스 라인을 이루는 부분도 액티브 영역이 되도록 정의된다.
이어서, 후속 공정으로 플래쉬 소자의 웰(Well) 및 채널 형성 임플란테이션(Implantation) 공정을 실시한 후에 플로팅 게이트용 도전층(예컨대, 폴리 실리콘을 사용하여 300Å∼3000Å 이내의 두께)(113)을 증착하고, 플로팅 게이트 마스크를 사용한 비트 라인(bit-line) 및 워드 라인(word line)으로 사진 공정과 식각 공정을 통해 도 1i와 같이 플로팅 게이트용 도전층(113)을 패터닝하여 독립적인 플 로팅 게이트를 형성할 수 있다.
그러나, 상술한 바와 같이 독립적인 플로팅 게이트의 형성을 위해서는 비트 라인 방향과 워드 라인으로 두 번의 사진 공정과 식각 공정을 도 2에 도시된 바와 같이 실시함에 따라 도 1i에 도시된 바와 같이 게이트와 액티브간의 오정렬(misalign)(S1)로 인하여 누설(leakage) 전류를 발생시켜 소자의 오 동작을 유발시키는 원인이 되어 반도체 소자의 수율 및 신뢰성을 저하시키게 되는 문제점을 갖는다.
따라서, 본 발명은 상술한 문제점을 해결하기 위해 안출한 것으로, 그 목적은 소자격리공정에서 쓰이는 패드 질화막을 폴리 실리콘으로 형성하여 소자 활성 영역에 플로팅 게이트로 쓰이는 폴리 실리콘을 셀프 얼라인 할 수 있는 플래쉬 메모리 소자의 제조 방법을 제공함에 있다.
이러한 목적을 달성하기 위한 본 발명에서 플래쉬 메모리 소자의 제조 방법은 반도체 기판 상에 패드 산화막 및 폴리 실리콘을 순차적으로 증착하는 과정과, 증착된 폴리 실리콘 상부에 소자분리영역을 정의하기 위한 PR 패턴을 형성하는 과정과, 형성된 PR 패턴을 식각 장벽층으로 식각 공정을 실시하여 순차적으로 증착된 패드 산화막 및 폴리 실리콘을 선택적 제거 및 크리닝 공정을 통해 PR 패턴을 제거하며, STI 공정을 통해 소자분리영역인 다수의 아이소레이팅 트랜치를 형성하는 과정과, 형성된 트랜치가 충분히 매립되도록 절연 물질을 증착 및 평탄화하고, 평탄 화된 절연 물질 라인 패턴을 정의하기 위한 PR 패턴을 형성하는 과정과, 형성된 PR 패턴을 식각 장벽층으로 식각 공정을 실시하여 절연 물질을 선택적으로 제거하여 다수의 아이소레이팅 셀 분리막(Isolating Cell Isolation film)에 의한 플로팅 게이트를 형성하는 과정을 포함하는 것을 특징으로 한다.
이하, 본 발명의 실시 예는 다수개가 존재할 수 있으며, 이하에서 첨부한 도면을 참조하여 바람직한 실시 예에 대하여 상세히 설명하기로 한다. 이 기술 분야의 숙련자라면 이 실시 예를 통해 본 발명의 목적, 특징 및 이점들을 잘 이해하게 될 것이다.
본 발명의 핵심 기술요지를 살펴보면, 반도체 기판(301) 상에 패드 산화막(pad SiO2)(303) 및 폴리 실리콘(poly silicon)(305)을 순차적으로 증착시켜 다층 패드를 형성하고, 폴리 실리콘(305) 상부에 소자분리영역을 정의하기 위한 PR 패턴(307)을 형성한다.
이후, 상술한 바와 같이 형성된 PR 패턴(307)을 식각 장벽층으로 하는 식각 공정을 실시하여 순차적으로 증착된 패드 산화막(303) 및 폴리 실리콘(305)의 일부를 선택적으로 제거하여 반도체 기판(301) 상에 소자분리영역을 정의하기 위한 영역을 형성하고 스트리핑 공정을 실시하여 잔류하는 PR 패턴(307)을 제거한다.
이어서, 다층 패드인 폴리 실리콘(305) 및 패드 산화막(303)을 식각 마스크로 한 STI 공정을 통해 노출된 반도체 기판(301)에 대하여 식각(etch)을 진행하여 소자분리영역인 다수의 아이소레이팅 트랜치(309)를 형성한다.
다음에, 소자분리영역인 다수의 아이소레이팅 트랜치(309)가 충분히 매립되 도록 반도체 기판(101) 전체구조상에 절연 물질인 갭 필 산화막(Gap Fill Oxide Film)(311)을 증착한 다음에 CMP 공정으로 연마 및 평탄화(Planarization)시킨다. 이후, 연마 및 평탄화된 갭 필 산화막(311) 라인 패턴을 정의하기 위한 PR 패턴(313)을 형성한다.
마지막으로, 상술한 바와 같이 형성된 PR 패턴(313)을 식각 장벽층으로 하는 식각 공정을 실시하여 갭 필 산화막(311)의 일부를 선택적으로 제거하여 다수의 산화막 라인 패턴인 아이소레이팅 셀 분리막(Isolating Cell Isolation film)(311a)을 형성하여 독립적인 플로팅 게이트를 형성할 수 있는 것으로, 이러한 기술적 작용을 통해 본 발명에서 목적으로 하는 바를 쉽게 달성할 수 있다.
도 3a 내지 도 3i는 본 발명의 바람직한 실시 예에 따른 플래쉬 메모리 소자의 제조 공정에 대하여 순차적으로 상세하게 도시한 도면이다.
먼저, 도 3a를 참조하면, 스핀 코팅 등의 도포 공정을 실시하여 반도체 기판(P-Substrate)(예컨대, 실리콘 기판, 세라믹 기판, 고분자 기판 등)(301) 상에 패드 산화막(pad SiO2)(303) 및 폴리 실리콘(poly silicon)(305)을 순차적으로 증착시켜 다층 패드를 형성한다. 이때, 패드 산화막(303)은 50Å∼200Å 이내의 두께로 형성하고, 폴리 실리콘(305)은 플로팅 게이트로 사용되어질 두께와 CMP시 낮아지는 두께까지 고려하여 2000Å∼3000Å 이내의 두께로 형성한다.
다음으로, 목표로 하는 임의의 패턴으로 설계된 레티클을 이용하는 노광 공정과 현상 공정을 실시하여 전면 증착된 PR의 일부를 선택적으로 제거함으로써, 일 예로서 도 3b에 도시된 바와 같이, 폴리 실리콘(305) 상부에 소자분리영역을 정의 하기 위한 PR 패턴(307)을 형성한다.
이후, 상술한 바와 같이 형성된 PR 패턴(307)을 식각 장벽층으로 하는 식각 공정을 실시하여 순차적으로 증착된 패드 산화막(303) 및 폴리 실리콘(305)의 일부를 선택적으로 제거함으로써, 일 예로서 도 3c에 도시된 바와 같이 반도체 기판(301) 상에 소자분리영역을 정의하기 위한 영역을 형성한다. 이후, 도 3d에 도시된 바와 같이, 스트리핑 공정을 실시하여 잔류하는 PR 패턴(307)을 제거한다.
이어서, 다층 패드, 바람직하게는 폴리 실리콘(305) 및 패드 산화막(303)을 식각 마스크로 한 STI 공정을 통해 노출된 반도체 기판(301)을 1500Å∼4000Å 이내의 깊이로 식각(etch)(예컨대, 드라이 방식)을 진행하여 일 예로서, 도 3e에 도시된 바와 같이, 소자분리영역인 다수의 아이소레이팅 트랜치(309)를 형성한다.
다음에, 소자분리영역인 다수의 아이소레이팅 트랜치(309)가 충분히 매립되도록 도 3f에 도시된 바와 같이 반도체 기판(101) 전체구조상에 절연 물질인 갭 필 산화막(Gap Fill Oxide Film)(예컨대, 화학적 기상 증착 산화물(CVD Oxide) 계열로 BPSG막, LTO막, SiN X막, TEOS막, MTO막, HTO막, HDP-산화막 중 어느 하나의 물질)(311)을 증착한다.
이어서, 도 3g에 도시된 바와 같이 증착된 갭 필 산화막(311)을 CMP 공정으로 연마 및 평탄화(Planarization)시킨다.
이후, 목표로 하는 임의의 패턴으로 설계된 레티클을 이용하는 노광 공정과 현상 공정을 실시하여 전면 증착된 PR의 일부를 선택적으로 제거함으로써, 일 예로서 도 3h에 도시된 바와 같이, 연마 및 평탄화된 갭 필 산화막(311) 라인 패턴을 정의하기 위한 PR 패턴(313)을 형성한다.
이후, 상술한 바와 같이 형성된 PR 패턴(313)을 식각 장벽층으로 하는 식각 공정(예컨대, 비트 라인 방향의 드라이 방식)을 실시하여 갭 필 산화막(311)의 일부를 선택적으로 제거함으로써, 일 예로서 도 3i에 도시된 바와 같이 다수의 산화막 라인 패턴인 아이소레이팅 셀 분리막(Isolating Cell Isolation film)(311a)을 형성하여 독립적인 플로팅 게이트를 형성할 수 있다. 여기서, 아이소레이팅 셀 분리막(311a)은 각 단위 셀의 채널, 드레인 및 소오스가 형성될 부분의 액티브 영역을 정의(define)할 뿐만 아니라, 각 단위 셀의 소오스와 소오스 사이인 공통 소오스 라인을 이루는 부분도 액티브 영역이 되도록 정의된다.
따라서, 소자격리공정에서 쓰이는 패드 질화막을 폴리 실리콘으로 형성하여 소자 활성 영역에 플로팅 게이트로 쓰이는 폴리 실리콘을 셀프 얼라인함으로써, 비트 라인 방향으로 폴리 실리콘이 사진 공정 및 식각 공정 없이 셀프 얼라인되는 본 발명의 공정 과정을 통해 알 수 있다. 이러한 셀프 얼라인 공정이 진행되면 플로팅 게이트와 액티브 영역이 동시에 형성되기 때문에 기존에서와 같이 비트 라인 식각 시에 문제되는 취약한 게이트와 액티브간의 오정렬로 인하여 발생되는 누설 전류를 방지할 수 있어 반도체 소자의 수율 및 신뢰성을 극대화시킬 수 있다.
또한, 본 발명의 사상 및 특허청구범위 내에서 권리로서 개시하고 있으므로, 본원 발명은 일반적인 원리들을 이용한 임의의 변형, 이용 및/또는 개작을 포함할 수도 있으며, 본 명세서의 설명으로부터 벗어나는 사항으로서 본 발명이 속하는 업계에서 공지 또는 관습적 실시의 범위에 해당하고 또한 첨부된 특허청구범위의 제 한 범위 내에 포함되는 모든 사항을 포함한다.
상기에서 설명한 바와 같이, 본 발명은 소자격리공정에서 쓰이는 패드 질화막을 폴리 실리콘으로 형성하여 소자 활성 영역에 플로팅 게이트로 쓰이는 폴리 실리콘을 셀프 얼라인함으로써, 비트 라인 방향으로 폴리 실리콘이 사진 공정 및 식각 공정 없이 셀프 얼라인되는 본 발명의 공정 과정을 통해 알 수 있다.
이러한 셀프 얼라인 공정이 진행되면 플로팅 게이트와 액티브 영역이 동시에 형성되기 때문에 기존에서와 같이 비트 라인 식각 시에 문제되는 취약한 게이트와 액티브간의 오정렬로 인하여 발생되는 누설 전류를 방지할 수 있어 반도체 소자의 수율 및 신뢰성을 극대화시킬 수 있는 효과가 있다.
Claims (5)
- 플래쉬 메모리 소자의 제조 방법으로서,반도체 기판 상에 패드 산화막 및 폴리 실리콘을 순차적으로 증착하는 과정과,상기 증착된 폴리 실리콘 상부에 소자분리영역을 정의하기 위한 PR 패턴을 형성하는 과정과,상기 형성된 PR 패턴을 식각 장벽층으로 식각 공정을 실시하여 순차적으로 증착된 패드 산화막 및 폴리 실리콘을 선택적 제거 및 크리닝 공정을 통해 상기 PR 패턴을 제거하며, STI 공정을 통해 소자분리영역인 다수의 아이소레이팅 트랜치를 형성하는 과정과,상기 형성된 트랜치가 충분히 매립되도록 절연 물질을 증착 및 평탄화하고, 상기 평탄화된 절연 물질 라인 패턴을 정의하기 위한 PR 패턴을 형성하는 과정과,상기 형성된 PR 패턴을 식각 장벽층으로 식각 공정을 실시하여 상기 절연 물질을 선택적으로 제거하여 다수의 아이소레이팅 셀 분리막(Isolating Cell Isolation film)에 의한 플로팅 게이트를 형성하는 과정을 포함하는 플래쉬 메모리 소자의 제조 방법.
- 제 1 항에 있어서,상기 폴리 실리콘은, 2000Å∼3000Å 이내의 두께로 형성하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조 방법.
- 제 1 항에 있어서,상기 플로팅 게이트 형성을 식각(etch) 공정은, 비트 라인 방향의 드라이 방식인 것을 특징으로 하는 플래쉬 메모리 소자의 제조 방법.
- 제 1 항에 있어서,상기 절연 물질은, BPSG막, LTO막, SiN X막, TEOS막, MTO막, HTO막, HDP-산화막 중 어느 하나의 물질인 것을 특징으로 하는 플래쉬 메모리 소자의 제조 방법.
- 제 1 항에 있어서,상기 아이소레이팅 셀 분리막은, 각 단위 셀의 채널, 드레인 및 소오스가 형성될 부분의 영역과, 공통 소오스 라인을 이루는 액티브 영역인 것을 특징으로 하는 플래쉬 메모리 소자의 제조 방법.
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| CN113140500A (zh) * | 2021-04-19 | 2021-07-20 | 上海积塔半导体有限公司 | 半导体结构的制作方法 |
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| KR20030094440A (ko) * | 2002-06-04 | 2003-12-12 | 주식회사 하이닉스반도체 | 반도체 소자의 소자 분리막 형성 방법 및 이를 이용한플래시 메모리 셀 제조 방법 |
| KR20050002422A (ko) * | 2003-06-30 | 2005-01-07 | 주식회사 하이닉스반도체 | 플래시 소자의 제조 방법 |
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2006
- 2006-08-29 KR KR1020060082033A patent/KR100763713B1/ko not_active IP Right Cessation
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