JP4387637B2 - 自己整列された金属コンタクトプラグを備える半導体素子及びその製造方法 - Google Patents
自己整列された金属コンタクトプラグを備える半導体素子及びその製造方法 Download PDFInfo
- Publication number
- JP4387637B2 JP4387637B2 JP2002175047A JP2002175047A JP4387637B2 JP 4387637 B2 JP4387637 B2 JP 4387637B2 JP 2002175047 A JP2002175047 A JP 2002175047A JP 2002175047 A JP2002175047 A JP 2002175047A JP 4387637 B2 JP4387637 B2 JP 4387637B2
- Authority
- JP
- Japan
- Prior art keywords
- pattern
- insulating film
- conductive layer
- forming
- nitride
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000004065 semiconductor Substances 0.000 title claims description 141
- 239000002184 metal Substances 0.000 title claims description 54
- 238000004519 manufacturing process Methods 0.000 title claims description 47
- 150000004767 nitrides Chemical class 0.000 claims description 209
- 238000005530 etching Methods 0.000 claims description 79
- 238000000034 method Methods 0.000 claims description 73
- 239000000758 substrate Substances 0.000 claims description 64
- 239000003990 capacitor Substances 0.000 claims description 17
- 230000002093 peripheral effect Effects 0.000 claims description 14
- 238000000059 patterning Methods 0.000 claims description 8
- 229920002120 photoresistant polymer Polymers 0.000 claims description 7
- 238000005498 polishing Methods 0.000 claims description 6
- 230000000149 penetrating effect Effects 0.000 claims description 5
- 238000000151 deposition Methods 0.000 claims description 3
- 239000000126 substance Substances 0.000 claims description 2
- 238000009413 insulation Methods 0.000 claims 1
- 239000010410 layer Substances 0.000 description 159
- 238000003860 storage Methods 0.000 description 12
- 239000011229 interlayer Substances 0.000 description 8
- 230000007423 decrease Effects 0.000 description 5
- 239000004020 conductor Substances 0.000 description 4
- 238000000206 photolithography Methods 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- 238000011165 process development Methods 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 125000006850 spacer group Chemical group 0.000 description 2
- 238000011161 development Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
- H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
- H10B12/318—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor the storage electrode having multiple segments
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/50—Peripheral circuit region structures
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
- Y10S257/908—Dram configuration with transistors and capacitors of pairs of cells along a straight line between adjacent bit lines
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Semiconductor Memories (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の属する技術分野】
本発明は半導体素子及びその製造方法に係り、特に、自己整列された金属コンタクトプラグを備える半導体素子及びその製造方法に関する。
【0002】
【従来の技術】
DRAMなどの半導体メモリ素子の高集積化、大容量化が進むに伴い、チップサイズの最小化のための工程の確保が必要になりつつある。最近のDRAMセル関連分野においては、デザインルール0.13μm以下の工程開発がなされつつある。そして、周辺回路を縮小させるための工程開発もなされつつある。
【0003】
DRAMセルのデザインルール及びチップサイズが減少するに伴い、十分な工程マージン及び素子の動作特性を確保し難い問題がある。このような問題を解決するために、COB構造、自己整列コンタクトプラグ、P+/N+ビットライン同時コンタクトプラグ、及びビットラインスタッドパッド形成などの工程開発がなされつつある。
【0004】
この内、COB構造を採用したDRAMにおいては、十分なセルキャパシタンスを得るために、OCS構造の適用及び高誘電膜の開発が進んでいる。そして、ストレッジノードを高めてキャパシタ電極の有効面積を広めている。ところが、ストレッジノードを高めれば、セル領域と周辺回路領域との間の段差が大きくなり、その結果、金属配線形成のためのフォトリソグラフィ工程マージンが減る。
【0005】
これを解決するために、キャパシタの上部電極まで形成した後に層間絶縁膜を形成し、化学機械的研磨(以下、“CMP”)により層間絶縁膜を平坦化させる工程が開発されている。ところが、ストレッジノードの高さ増加及び層間絶縁膜のCMP工程の適用により、金属コンタクトプラグ用コンタクトホールを形成する時、エッチングすべき層間絶縁膜の厚みが3μm以上になってしまう。エッチングすべき層間絶縁膜が厚くなれば、広幅のコンタクトホール及び狭幅のコンタクトホールの間、又は細かい分布のコンタクトホール領域及び粗い分布のコンタクトホール領域間のエッチング選択比が異なってくるローディング効果が原因となって、コンタクトホールが完全にオープンされない場合がある。そして、コンタクトホールが深くなるほど幅が狭まる。これにより、コンタクトホールに金属を埋め込んで形成される金属コンタクトプラグとビットラインとの間の接触面積が狭まる。結局、コンタクト領域の面積が狭まるため、コンタクト抵抗が大きくなる。コンタクト抵抗が大きくなれば、信号の誤り及び電力の損失を引き起こす恐れがある。さらに、デザインルールが減少するに伴い、金属コンタクトプラグとゲート電極との間の誤整列マージンが減り短絡が起こる恐れもある。
【0006】
一方、チップサイズを縮めるための一つの方法として、周辺回路のセンス増幅器を形成するに当たって、P+/N+コンタクトプラグを既存のコンタクトプラグの代わりにビットラインコンタクトプラグとして形成する方法がある。
【0007】
前述の通り、コンタクトホールを形成するために、エッチングすべき層間絶縁膜が厚くなるに伴って生じる問題を改善しつつ、P+/N+ビットライン同時コンタクトプラグを適用するための方法として、ビットラインコンタクトプラグと接するビットラインスタッドパッドを形成して金属コンタクトプラグを前記ビットラインスタッドパッド上に形成する方法が考えられる。
【0008】
しかしながら、デザインルールが減少するに伴い、金属コンタクトプラグとビットラインスタッドパッドとの間の誤整列マージンを確保するには、ビットラインスタッドパッドを広める必要がある。ところが、ビットラインスタッドパッドを広めれば、ビットラインスタッドパッドをパターニングするためのフォトリソグラフィ焦点深度マージンが減り、その結果、ブリッジなどの問題が引き起こされる。
【0009】
【発明が解決しようとする課題】
そこで、本発明が解決しようとする技術的課題は、ビットラインスタッドパッドとの十分な接触面積が確保されてコンタクト抵抗が減った金属コンタクトプラグを備える半導体素子を提供することである。
【0010】
本発明が解決しようとする他の技術的課題は、ビットラインスタッドパッドと誤整列されても、この誤整列による誤りを最小化できる金属コンタクトプラグを備える半導体素子の製造方法を提供することである。
【0011】
【課題を解決するための手段】
前記技術的課題を達成するために、本発明に係る半導体素子は、半導体基板上に形成された導電層パターンを含む。前記半導体基板に垂直な断面が実質的に逆T字形状であり、前記導電層パターンよりも厚く、前記導電層パターン間の前記半導体基板上に形成された絶縁膜パターンを含む。前記導電層パターン及び絶縁膜パターンによって限定されるトレンチを完全に埋め込まないほどの厚みに前記導電層パターン及び絶縁膜パターン上に形成された窒化膜ライナーを含む。前記窒化膜ライナー上に前記トレンチを完全に埋め込むように形成された他の絶縁膜を含む。そして、前記他の絶縁膜及び窒化膜ライナーを貫通して前記導電層パターンに各々接する一つ以上の金属コンタクトプラグを含む。
【0012】
本発明に係る半導体素子において、前記半導体基板と導電層パターン、及び前記半導体基板と絶縁膜パターンとの間に、前記半導体基板上に形成された第1及び第2ゲートとソース/ドレイン、前記第1及び第2ゲートとソース/ドレイン上に形成された下部絶縁膜、及び前記下部絶縁膜を貫通して前記第1ゲートと第2ソース/ドレインに各々接する第1及び第2コンタクトプラグをさらに含み、前記導電層パターンは前記第1及び第2コンタクトプラグの上面に各々接して形成されることができる。好ましくは、前記導電層パターンは前記半導体基板の周辺回路領域に形成される。
【0013】
本発明に係る他の半導体素子は、第1領域と第2領域が限定された半導体基板上に形成された導電層パターンを含む。前記半導体基板に垂直な断面が実質的に逆T字形状であり、前記導電層パターンよりも厚く、前記導電層パターン間の前記半導体基板上に形成された絶縁膜パターンを含む。前記導電層パターン及び絶縁膜パターンによって限定されるトレンチを完全に埋め込まないほどの厚みをもって前記導電層パターン及び絶縁膜パターン上に形成された窒化膜ライナーを含む。前記第2領域において、前記窒化膜ライナー上に前記トレンチを完全に埋め込むように形成された他の絶縁膜を含む。前記第1領域において、前記絶縁膜パターンと段差無しに形成されて前記導電層パターンの上面を完全に覆う窒化膜スタッドを含む。前記絶縁膜パターンを貫通して前記半導体基板の導電性領域に接する一つ以上のキャパシタを含む。そして、前記キャパシタ及び他の絶縁膜に形成された平坦化した金属間絶縁膜を含む。前記金属間絶縁膜、他の絶縁膜及び窒化膜ライナーを貫通して前記導電層パターンに各々接する一つ以上の金属コンタクトプラグを含む。
【0014】
本発明に係る他の半導体素子において、好ましくは、前記第1領域はセル領域であり、前記第2領域は周辺回路領域である。
【0015】
本発明に係る他の半導体素子において、前記半導体基板と導電層パターン、及び前記半導体基板と絶縁膜パターンとの間に、前記第2領域に形成された第1及び第2ゲートとソース/ドレイン、前記第1領域に形成された多数の第3ゲートとソース/ドレイン、前記第1、第2及び第3ゲートとソース/ドレイン上に形成された下部絶縁膜、前記下部絶縁膜内に形成されて前記多数の第3ソース/ドレインに各々接する第1及び第2導電性パッド、前記下部絶縁膜を貫通して前記第1ゲートと第2ソース/ドレイン及び第2導電性パッドの上面に各々接する第1、第2及び第3コンタクトプラグをさらに含み、前記導電層パターンは前記第1、第2及び第3コンタクトプラグの上面に各々接して形成され、前記導電性領域は前記第1導電性パッドの上面である。
【0016】
本発明に係る他の半導体素子において、前記窒化膜スタッド、絶縁膜パターン及び他の絶縁膜に形成されたさらに他の絶縁膜をさらに含み、前記一つ以上のキャパシタは前記さらに他の絶縁膜をも貫通して形成され、前記一つ以上の金属コンタクトプラグも前記さらに他の絶縁膜を貫通して形成される。
【0017】
本発明に係る半導体素子において、好ましくは、前記導電層パターンはDRAMのビットラインスタッドパッドである。好ましくは、前記窒化膜ライナーの厚みは100〜1000Åである。さらに、前記金属コンタクトプラグの上面に各々接する金属配線をさらに含むこともできる。
【0018】
前記他の技術的課題を達成するために、本発明に係る半導体素子の製造方法においては、半導体基板上に導電層パターンを形成する。前記導電層パターン間の前記半導体基板上に、前記半導体基板に垂直な断面が実質的に逆T字形状であり、前記導電層パターンよりも厚い絶縁膜パターンを形成する。前記導電層パターン及び絶縁膜パターンによって限定されるトレンチを完全に埋め込まないほどの厚みに前記導電層パターン及び絶縁膜パターン上に窒化膜ライナーを形成する。前記窒化膜ライナー上に前記トレンチを完全に埋め込むように他の絶縁膜を形成する。前記他の絶縁膜及び窒化膜ライナーを貫通して前記導電層パターンに各々接する一つ以上の金属コンタクトプラグを形成する。
【0019】
本発明に係る半導体素子の製造方法において、前記導電層パターンを形成する段階前に、前記半導体基板上に第1及び第2ゲートとソース/ドレインを形成することができる。前記第1及び第2ゲートとソース/ドレイン上に下部絶縁膜を形成することができる。前記下部絶縁膜を貫通して前記第1ゲートと第2ソース/ドレインとに各々接する第1及び第2コンタクトプラグを形成することができる。前記導電層パターンは前記第1及び第2コンタクトプラグの上面に各々接するように形成することができる。好ましくは、前記導電層パターンは前記半導体基板の周辺回路領域に形成される。
【0020】
本発明に係る半導体素子の製造方法において、前記導電層パターンを形成する段階は、前記半導体基板上に導電層及び窒化膜を順次形成する段階、及び前記導電層及び窒化膜をパターニングして導電層パターン及び窒化膜パターンを形成する段階を含むことができる。そして、前記絶縁膜パターンを形成する段階は、前記導電層パターン及び窒化膜パターンが形成された結果物上に前記導電層パターン及び窒化膜パターンと段差無しに絶縁膜を形成する段階、前記絶縁膜の形成された結果物から前記窒化膜パターンを所定厚みエッチングして残留窒化膜パターンを形成する段階、及び前記絶縁膜の一部及び残留窒化膜パターンをエッチングする段階を含むことができる。ここで、前記絶縁膜を形成する段階は、好ましくは、前記導電層パターン及び窒化膜パターンが形成された結果物上にパターン間のギャップを埋め込む絶縁膜を形成する段階、及び前記窒化膜パターンが露出されるように前記絶縁膜の上面をCMPする段階を含む。前記残留窒化膜パターンを形成する段階は、好ましくは、前記絶縁膜に対して前記窒化膜パターンがエッチング選択比を有するエッチング工程によって行われる。さらに、好ましくは、前記絶縁膜の一部及び残留窒化膜パターンをエッチングする段階は、前記絶縁膜に対して前記残留窒化膜パターンがエッチング選択比を有さないエッチング工程によって行われる。
【0021】
本発明に係る半導体素子の製造方法において、前記導電層パターンを形成する段階は、前記半導体基板上に導電層、酸化膜及び窒化膜を順次形成する段階、及び前記導電層、酸化膜及び窒化膜をパターニングして導電層パターン、酸化膜パターン及び窒化膜パターンを形成する段階を含むことができる。そして、前記絶縁膜パターンを形成する段階は、前記導電層パターン、酸化膜パターン及び窒化膜パターンが形成された結果物上に前記導電層パターン、酸化膜パターン及び窒化膜パターンと段差無しに絶縁膜を形成する段階、前記酸化膜パターンが露出されるように前記絶縁膜の形成された結果物から前記窒化膜パターンをエッチングする段階、及び前記絶縁膜の一部及び酸化膜パターンをエッチングする段階を含むことができる。ここで、前記絶縁膜を形成する段階は、好ましくは、前記導電層パターン、酸化膜パターン及び窒化膜パターンが形成された結果物上にパターン間のギャップを埋め込む絶縁膜を形成する段階、及び前記窒化膜パターンが露出されるように前記絶縁膜の上面をCMPする段階を含む。前記窒化膜パターンをエッチングする段階は、好ましくは、前記絶縁膜に対して前記窒化膜パターンがエッチング選択比を有するエッチング工程によって行われる。前記絶縁膜の一部及び酸化膜パターンをエッチングする段階は、好ましくは、前記絶縁膜に対して前記酸化膜パターンがエッチング選択比を有さないエッチング工程によって行われる。
【0022】
本発明に係る他の半導体素子の製造方法においては、第1領域及び第2領域が限定された半導体基板上に導電層パターンを形成する。前記導電層パターン間の前記半導体基板上に、前記半導体基板に垂直な断面が実質的に逆T字形状であり、前記導電層パターンよりも厚い絶縁膜パターンを形成する。前記導電層パターン及び絶縁膜パターンによって限定されるトレンチを完全に埋め込まないほどの厚みに前記導電層パターン及び絶縁膜パターン上に窒化膜ライナーを形成する。前記窒化膜ライナー上に前記トレンチを完全に埋め込むように他の絶縁膜を形成する。前記第1領域において、前記絶縁膜パターンと段差無しに前記導電層パターンの上面を完全に覆う窒化膜スタッドを形成する。前記絶縁膜パターンを貫通して前記半導体基板の導電性領域に接する一つ以上のキャパシタを形成する。前記キャパシタが形成された結果物上に平坦化した金属間絶縁膜を形成する。前記金属間絶縁膜、他の絶縁膜及び窒化膜ライナーを貫通して前記導電層パターンに各々接する一つ以上の金属コンタクトプラグを形成する。
【0023】
本発明に係る他の半導体素子の製造方法において、前記導電層パターンを形成する段階前に、前記第2領域に第1及び第2ゲートとソース/ドレインを、前記第1領域に多数の第3ゲートとソース/ドレインを形成することができる。前記第1、第2及び第3ゲートとソース/ドレイン上に下部絶縁膜を形成することができる。前記下部絶縁膜内に前記多数の第3ソース/ドレインに各々接する第1及び第2導電性パッドを形成することができる。前記下部絶縁膜を貫通して前記第1ゲートと第2ソース/ドレイン、第2導電性パッドの上面に各々接する第1、第2及び第3コンタクトプラグを形成することができる。前記導電層パターンは前記第1、第2及び第3コンタクトプラグの上面に各々接するように形成し、前記導電性領域は前記第1導電性パッドの上面である。
【0024】
本発明に係る他の半導体素子の製造方法において、好ましくは、前記第1領域はセル領域であり、前記第2領域は周辺回路領域である。
【0025】
本発明に係る他の半導体素子の製造方法において、前記導電層パターンを形成する段階は、前記半導体基板上に導電層及び窒化膜を順次形成する段階、及び前記導電層及び窒化膜をパターニングして導電層パターン及び窒化膜パターンを形成する段階を含むことができる。前記絶縁膜パターンを形成する段階は、前記導電層パターン及び窒化膜パターンが形成された結果物上に前記導電層パターン及び窒化膜パターンと段差無しに絶縁膜を形成する段階、前記絶縁膜が形成された結果物から前記窒化膜パターンを所定厚みエッチングして残留窒化膜パターンを形成する段階、及び前記絶縁膜の一部及び残留窒化膜パターンをエッチングする段階を含むことができる。前記絶縁膜を形成する段階は、好ましくは、前記導電層パターン及び窒化膜パターンが形成された結果物上にパターン間のギャップを埋め込む絶縁膜を形成する段階、及び前記窒化膜パターンが露出されるように前記絶縁膜の上面をCMPする段階を含む。前記残留窒化膜パターンを形成する段階は、好ましくは、前記絶縁膜に対して前記窒化膜パターンがエッチング選択比を有するエッチング工程によって行われる。前記絶縁膜の一部及び残留窒化膜パターンをエッチングする段階は、好ましくは、前記絶縁膜に対して前記残留窒化膜パターンがエッチング選択比を有さないエッチング工程によって行われる。
【0026】
本発明に係る他の半導体素子の製造方法において、前記導電層パターンを形成する段階は、前記半導体基板上に導電層、酸化膜及び窒化膜を順次形成する段階、及び前記導電層、酸化膜及び窒化膜をパターニングして導電層パターン、酸化膜パターン及び窒化膜パターンを形成する段階を含むことができる。前記絶縁膜パターンを形成する段階は、前記導電層パターン、酸化膜パターン及び窒化膜パターンが形成された結果物上に前記導電層パターン、酸化膜パターン及び窒化膜パターンと段差無しに絶縁膜を形成する段階、前記酸化膜パターンが露出されるように前記絶縁膜の形成された結果物から前記窒化膜パターンをエッチングする段階、及び前記絶縁膜の一部及び酸化膜パターンをエッチングする段階を含むことができる。ここで、前記絶縁膜を形成する段階は、好ましくは、前記導電層パターン、酸化膜パターン及び窒化膜パターンが形成された結果物上にパターン間のギャップを埋め込む絶縁膜を形成する段階、及び前記窒化膜パターンが露出されるように前記絶縁膜の上面をCMPする段階を含む。前記窒化膜パターンをエッチングする段階は、好ましくは、前記絶縁膜に対して前記窒化膜パターンがエッチング選択比を有するエッチング工程によって行われる。前記絶縁膜の一部及び酸化膜パターンをエッチングする段階は、好ましくは、前記絶縁膜に対して前記酸化膜パターンがエッチング選択比を有さないエッチング工程によって行われる。
【0027】
本発明に係る他の半導体素子の製造方法において、前記窒化膜スタッドを形成する段階は、前記他の絶縁膜が形成された結果物上に前記第1領域のみを露出させる感光膜パターンを形成する段階、前記第1領域上の窒化膜ライナーが露出されるように、前記感光膜パターンをマスクとして前記他の絶縁膜をエッチングする段階、前記感光膜パターンを除去する段階、前記窒化膜ライナーがに露出された結果物上に前記トレンチを完全に埋め込む窒化物を蒸着する段階、及び前記絶縁膜パターンが露出されるように前記窒化物が蒸着された結果物の上面を平坦化させる段階を含むことができる。ここで、前記窒化物が蒸着された結果物の上面を平坦化させる段階は、エッチバックによって行うことができる。あるいは、前記窒化物が蒸着された結果物の上面を平坦化させる段階は、CMPによって行っても良い。
【0028】
本発明に係る他の半導体素子の製造方法において、前記窒化膜スタッドを形成する段階後に、前記窒化膜スタッドが形成された結果物上にさらに他の絶縁膜を形成する段階をさらに含み、前記一つ以上のキャパシタは前記さらに他の絶縁膜をも貫通するように形成し、前記一つ以上の金属コンタクトプラグも前記さらに他の絶縁膜を貫通するように形成する。
【0029】
本発明に係る半導体素子の製造方法において、好ましくは、前記導電層パターンはDRAMのビットラインスタッドパッドである。好ましくは、前記窒化膜ライナーの厚みは100〜1000Åである。前記金属コンタクトプラグを形成する段階後に、前記金属コンタクトプラグの上面に各々接する金属配線を形成する段階をさらに含むことができる。
【0030】
本発明によれば、金属コンタクトプラグとビットラインスタッドパッドの導電パターンとの間に十分な接触面積が確保されてコンタクト抵抗が減る。そして、導電層パターン及び金属コンタクトプラグが誤整列されても、金属コンタクトプラグは窒化膜ライナーによって自己整列されるので、誤整列による誤りが最小化する。
【0031】
【発明の実施の形態】
以下、添付した図面を参照し、本発明の好ましい実施形態を説明する。しかし、本発明の実施形態は各種の他の形態に変形でき、本発明の範囲が後述する実施形態によって限定されると解釈されてはならない。本発明の実施形態は当業者に本発明をより完全に説明するために提供されるものである。従って、図面における要素の形状などはより明確な説明のために誇張されており、図中の同じ符号は同じ要素を表わす。また、ある層が他の層または半導体基板の“上”にあると記載されている場合、前記ある層は前記他の層または半導体基板に直接的に接触しても存在でき、あるいはそれらの間に第3の層が介在されることもある。
【0032】
第1実施の形態
図1ないし図10は、本発明の第1実施の形態による半導体素子及びその製造方法を説明するための断面図である。そして、図17は本実施の形態による半導体素子のセル領域の平面レイアウト図である。図1中のセル領域Cの断面は図17のI−I’断面に対応する。図2ないし図10中のセル領域Cの断面は図17のII−II’断面に対応する。
【0033】
図1を参照すれば、半導体基板100上に素子分離膜90としてシャロウトレンチ素子分離膜(STI)を形成する。前記素子分離膜90は前記半導体基板100のセル領域C及び周辺回路領域Pを限定するだけではなく、各領域C、Pに形成される素子間を分離させる。
【0034】
前記周辺回路領域Pに第1ゲート105とソース/ドレイン(図示せず)及び第2ゲート106とソース/ドレイン111を形成する。前記セル領域Cに多数の第3ゲート107とソース/ドレイン112を形成する。前記第1、第2及び第3ゲート105,106,107と半導体基板100との間にはゲート絶縁膜105aが挟まれる。前記第1、第2及び第3ゲート105,106,107とゲート絶縁膜105aを含む各積層層の上面及び側壁は窒化膜スペーサ105bに取り囲まれる。
【0035】
前記第1、第2及び第3ゲート105,106,107とソース/ドレイン111、112が形成された半導体基板100上に第1絶縁膜(分離して図示はしない)を形成する。前記第3ソース/ドレイン112を露出させるホールが形成されるように前記第1絶縁膜をパターニングする。前記ホールを完全に埋め込む導電性物質を蒸着した後、前記導電性物質が蒸着された結果物の上面を平坦化させて互いに分離された第1導電性パッド120a及び第2導電性パッド120bを形成する。後続工程において、キャパシタのストレッジノードコンタクトプラグは前記第1導電性パッド120aの上面に接して形成される。そして、セルビットラインコンタクトプラグは前記第2導電性パッド120bの上面に接して形成される。
【0036】
前記第1導電性パッド120a及び第2導電性パッド120bが形成された結果物上に第2絶縁膜(分離して図示はしない)を形成する。前記第1及び第2絶縁膜を合わせて下部絶縁膜115と呼ぶ。前記下部絶縁膜115を貫通して前記第1ゲート105に接する第1コンタクトプラグ125aと、第2ソース/ドレイン111に接する第2コンタクトプラグ125bを形成する。そして、前記第2導電性パッド120bの上面に接する第3コンタクトプラグ125cを形成する。前記第1、第2及び第3コンタクトプラグ125a,125b,125cはビットラインコンタクトプラグの役割をする。前記第1、第2及び第3コンタクトプラグ125a,125b,125cが形成された結果物上に導電層130を形成した後、前記導電層130上に窒化膜135を形成する。
【0037】
図2を参照すれば、前記導電層130及び窒化膜135をパターニングして前記第1、第2及び第3コンタクトプラグ125a,125b,125cの上面に各々接する導電層パターン130a及び窒化膜パターン135aを形成する。前記導電層パターン130aはDRAMのビットラインスタッドパッドである。
【0038】
図3を参照すれば、前記導電層パターン130a及び窒化膜パターン135aと段差無しに絶縁膜140を形成する。前記絶縁膜140を形成する方法は、下記の通りである。まず、前記導電層パターン130a及び窒化膜パターン135aが形成された結果物上にパターン間のギャップを埋め込む絶縁膜を形成する。次に、前記窒化膜パターン135aの上面が露出されるように前記絶縁膜の上面をCMPする。
【0039】
図4を参照すれば、図3の結果物から前記窒化膜パターン135aを所定厚みエッチングして残留窒化膜パターン135bを形成する。この時、好ましくは、前記絶縁膜140がエッチングされない。従って、好ましくは、前記残留窒化膜パターン135bを形成する段階は、前記絶縁膜140に対して前記窒化膜パターン135aがエッチング選択比を有するエッチング工程により行う。前記残留窒化膜パターン135bは後続工程において前記絶縁膜140の一部をエッチングする時、前記絶縁膜140と同時にエッチングされつつ前記導電層パターン130aがエッチングされることを防止する役割をする。この理由から、前記残留窒化膜パターン135bの厚みはエッチングしようとする前記絶縁膜140の厚みを考慮して決める。
【0040】
図5を参照すれば、図4の結果物から前記絶縁膜140の一部及び残留窒化膜パターン135bを湿式エッチングする。これにより、前記導電層パターン130a間に、前記導電層パターン130aよりも厚く、且つ、前記半導体基板100に直交する断面が実質的に逆T字形状である絶縁膜パターン140aが形成される。参照符号T1は、前記導電層パターン130a及び絶縁膜パターン140aによって限定されるトレンチである。前記絶縁膜パターン140aの断面形状が逆T字であるために、前記各トレンチT1の幅は前記各導電層パターン130aのそれより広くなる。前記絶縁膜140の一部及び残留窒化膜パターン135bをエッチングするに際しては、好ましくは、前記絶縁膜140に対して前記残留窒化膜パターン135bがエッチング選択比を有さないエッチング工程により行う。
【0041】
図6を参照すれば、前記導電層パターン130a及び絶縁膜パターン140a上に前記トレンチT1を完全に埋め込まないほどの厚みに窒化膜ライナー145を形成する。例えば、前記窒化膜ライナー145を100〜1000Åの厚みに形成する。前記窒化膜ライナー145の形成された結果物上に前記トレンチT1を完全に埋め込む他の絶縁膜150を形成する。
【0042】
図7を参照すれば、前記他の絶縁膜150の形成された結果物上に前記セル領域Cのみを露出させる感光膜パターンPRを形成する。前記セル領域C上の窒化膜ライナー145が露出されるように、前記感光膜パターンPRをマスクとして前記他の絶縁膜150をエッチングする。
【0043】
図8を参照すれば、前記感光膜パターンPRを除去した後、前記窒化膜ライナー145が露出された結果物上に前記トレンチT1を完全に埋め込む窒化物を蒸着する。前記絶縁膜パターン140aが露出されるように前記窒化物が蒸着された結果物の上面を平坦化させる。ここで、好ましくは、前記平坦化させる段階は、エッチバックによって行う。これにより、前記セル領域Cにおいて、前記絶縁膜パターン140aと段差無しに前記導電層パターン130aの上面を完全に覆う窒化膜スタッド147が形成される。前記窒化膜ライナー145も前記エッチバック中にパターニングされて前記窒化膜スタッド147の下方に窒化膜ライナーパターン145aとして残る。前記窒化膜スタッド147及び窒化膜ライナーパターン145aは共に窒化物よりなるので、前記窒化膜スタッド147と窒化膜ライナーパターン145aを区分せずに、前記窒化膜スタッド147及び窒化膜ライナーパターン145aを合わせて窒化膜スタッドと呼ぶ。前記窒化膜スタッド147は後続工程において、ストレッジノードコンタクトプラグを形成するためにストレッジノードコンタクトホールを形成するに際し、絶縁膜の選択的なエッチングを可能にする。
【0044】
図9を参照すれば、前記窒化膜スタッド147が形成された結果物上にさらに他の絶縁膜151を形成する。前記さらに他の絶縁膜151、絶縁膜パターン140a及び下部絶縁膜115を貫通して前記第1導電性パッド120aの上面に接するキャパシタ190を形成する。まず、前記窒化膜スタッド147をマスクとして前記さらに他の絶縁膜151、絶縁膜パターン140a及び下部絶縁膜115をエッチングしてストレッジノードコンタクトホールを形成し、前記ストレッジノードコンタクトホールに導電性物質を埋め込んでストレッジノードコンタクトプラグ190aを形成する。通常の方法と同様にして、前記ストレッジノードコンタクトプラグ190aに接する下部電極190bを形成する。前記下部電極190b上に誘電膜190cを形成した後、導電性物質を蒸着且つ平坦化させて上部電極190dを形成する。前記キャパシタ190の形成された結果物上に平坦化した金属間絶縁膜152を形成する。
【0045】
図10を参照すれば、先ず、前記窒化膜ライナー145が露出されるように、前記窒化膜ライナー145に対して前記金属間絶縁膜152、さらに他の絶縁膜151及び他の絶縁膜150がエッチング選択比を有するエッチング工程によって前記金属間絶縁膜152、さらに他の絶縁膜151及び他の絶縁膜150の一部をエッチングする。次に、前記窒化膜ライナー145の露出された部分をエッチングし、前記各導電層パターン130aを露出させるコンタクトホールH11,H12を形成する。前記コンタクトホールH11,H12に金属を埋め込む。これにより、前記金属間絶縁膜152、さらに他の絶縁膜151、他の絶縁膜150及び窒化膜ライナー145を貫通して前記導電層パターン130aに各々接する金属コンタクトプラグ155a,155bが形成される。金属コンタクトプラグ用コンタクトホールを形成するに際し、既存の工程においては、層間絶縁膜及び約2000Åのビットラインマスクシリコン窒化膜をエッチングしなければならなかった、これに対し、本発明においては、層間絶縁膜と、前記ビットラインマスクシリコン窒化膜に比べて相対的に薄い窒化膜ライナーをエッチングすれば良い。これにより、金属コンタクトプラグ用コンタクトホールの形成が容易になる。そして、本発明において、前記窒化膜ライナー145は前記導電層パターン130a及び絶縁膜パターン140aによって限定されるトレンチの屈曲に沿って形成される。このため、前記窒化膜ライナー145は前記半導体基板100に対して水平部分及び垂直部分を有する。図10から明らかなように、コンタクトホールH12の形成時に誤整列が生じても、前記窒化膜ライナー145の垂直部分に沿って前記コンタクトホールH12は自己整列される。このように、本発明によれば、ビットラインスタッドパッドの導電層パターンと誤整列されても誤整列による誤りを最小化できる金属コンタクトプラグを備える半導体素子を製造することができる。後続工程において、前記金属コンタクトプラグ155a,155bの上面に各々接する金属配線160を形成する。
【0046】
図10から明らかなように、前述した方法と同様にして製造された半導体素子は、ビットラインスタッドパッドの導電層パターンと金属コンタクトプラグとの接触面積が十分に確保されることから、コンタクト抵抗が減る。そして、前記導電層パターンを小さく形成することもできる。これにより、既存工程において問題とされていたビットラインスタッドパッドが大きくなるに伴ってビットラインフォトリソグラフィ焦点深度マージンが減るという問題が解決される。
【0047】
第2実施の形態
図11ないし図16は、本発明の第2実施の形態による半導体素子及びその製造方法を説明するための断面図である。そして、図18は、この実施の形態による半導体素子のセル領域の平面レイアウト図である。図11中のセル領域Cの断面図は図18のI−I’断面に対応する。図12ないし図16中のセル領域Cの断面図は図18のII−II’断面に対応する。前記第2実施の形態は前記第1実施の形態と大体同一であるが、絶縁膜パターンを形成する方法には違いがある。
【0048】
図11を参照すれば、図1を参照して述べたように、半導体基板200の周辺回路領域Pに第1ゲート205とソース/ドレイン(図示せず)及び第2ゲート206とソース/ドレイン211を形成する。前記半導体基板200のセル領域Cに多数の第3ゲート207とソース/ドレイン212を形成する。参照符号205aはゲート絶縁膜を、205bは窒化膜スペーサを各々表わす。
【0049】
前記第1、第2及び第3ゲート205,206,207とソース/ドレイン211,212が形成された半導体基板200上に形成された下部絶縁膜215内に前記各第3ソース/ドレイン212に接する第1及び第2導電性パッド220a,220bを形成する。前記下部絶縁膜215を貫通して前記第1ゲート205に接する第1コンタクトプラグ225a及び第2ソース/ドレイン211に接する第2コンタクトプラグ225bを形成する。そして、前記第2導電性パッド220bの上面に接する第3コンタクトプラグ225cを形成する。前記第1、第2及び第3コンタクトプラグ225a,225b,225cが形成された結果物上に導電層230を形成する。前記導電層230上に酸化膜232及び窒化膜235を順次形成する。
【0050】
図12を参照すれば、前記導電層230、酸化膜232及び窒化膜235をパターニングして前記第1、第2及び第3コンタクトプラグ225a,225b,225cの上面に各々接する導電層パターン230a、酸化膜パターン232a及び窒化膜パターン235aを形成する。
【0051】
図13を参照すれば、前記導電層パターン230a、酸化膜パターン232a及び窒化膜パターン235aと段差無しに絶縁膜240を形成する。まず、導電層パターン230a、酸化膜パターン232a及び窒化膜パターン235aが形成された結果物上にパターン間のギャップを埋め込む絶縁膜を形成する。次に、前記窒化膜パターン235aの上面が露出されるように前記絶縁膜の上面をCMPする。
【0052】
図14を参照すれば、図13の結果物から前記酸化膜パターン232aが露出されるように前記窒化膜パターン235aをエッチングする。この時、好ましくは、前記絶縁膜240はエッチングされない。このため、好ましくは、前記窒化膜パターン235aをエッチングする段階は、前記絶縁膜240に対して前記窒化膜パターン235aがエッチング選択比を有するエッチング工程によって行う。前記酸化膜パターン232aは、後続工程において、前記絶縁膜240の一部をエッチングする時、前記絶縁膜240と同時にエッチングされつつ前記導電層パターン230aがエッチングされることを防止する役割をする。
【0053】
図15を参照すれば、図14の結果物において、前記絶縁膜240の一部及び酸化膜パターン232aを湿式エッチングする。これにより、前記導電層パターン230a間に、前記導電層パターン230aよりも厚く、前記半導体基板200に直交する断面が実質的に逆T字形状である絶縁膜パターン240aが形成される。参照符号T2は前記導電層パターン230a及び絶縁膜パターン240aによって限定されるトレンチである。前記絶縁膜パターン240aの断面形状が逆T字であるため、前記各トレンチT2の幅は前記各導電層パターン230aのそれよりも広くなる。前記絶縁膜240の一部及び酸化膜パターン232aをエッチングするに際しては、好ましくは、前記絶縁膜240に対して前記酸化膜パターン232aがエッチング選択比を有さないエッチング工程によって行う。以降の工程段階は前記第1実施の形態と同一なため、その説明を省く。
【0054】
以上、本発明を好ましい実施形態を挙げて詳細に説明したが、本発明は前記実施形態に限定されることなく、本発明の技術的思想内であれば、当業者による各種の変形が可能である。
【0055】
【発明の効果】
以上述べたように、本発明によれば、金属コンタクトプラグとビットラインスタッドパッドの導電層パターンとの間の接触面積を十分に確保することができる。これにより、コンタクト領域の抵抗が高まる心配がない。従って、信号の誤り及び電力損失の問題が解決可能になる。
【0056】
さらに、既存工程において問題とされていた、ビットラインスタッドパッドが大きくなるに伴ってビットラインフォトリソグラフィ焦点深度マージンが減るという問題は、導電層パターンを縮めると共に、金属コンタクトプラグを大きくすることにより改善可能である。また、窒化膜ライナーを用いて金属コンタクトプラグを自己整列させることにより、金属コンタクトプラグと導電層パターンとの間の誤整列による誤りを最小化可能である。
【0057】
さらにまた、セル領域における窒化膜スタッドはストレッジノードコンタクトプラグを形成するためにストレッジノードコンタクトホールを形成するに際し、絶縁膜の選択的なエッチングを可能にする。
【図面の簡単な説明】
【図1】本発明の第1実施の形態による半導体素子及びその製造方法を説明するための断面図である。
【図2】 本発明の第1実施の形態による半導体素子及びその製造方法を説明するための断面図である。
【図3】 本発明の第1実施の形態による半導体素子及びその製造方法を説明するための断面図である。
【図4】 本発明の第1実施の形態による半導体素子及びその製造方法を説明するための断面図である。
【図5】 本発明の第1実施の形態による半導体素子及びその製造方法を説明するための断面図である。
【図6】 本発明の第1実施の形態による半導体素子及びその製造方法を説明するための断面図である。
【図7】 本発明の第1実施の形態による半導体素子及びその製造方法を説明するための断面図である。
【図8】 本発明の第1実施の形態による半導体素子及びその製造方法を説明するための断面図である。
【図9】 本発明の第1実施の形態による半導体素子及びその製造方法を説明するための断面図である。
【図10】 本発明の第1実施の形態による半導体素子及びその製造方法を説明するための断面図である。
【図11】 本発明の第2実施の形態による半導体素子及びその製造方法を説明するための断面図である。
【図12】 本発明の第2実施の形態による半導体素子及びその製造方法を説明するための断面図である。
【図13】 本発明の第2実施の形態による半導体素子及びその製造方法を説明するための断面図である。
【図14】 本発明の第2実施の形態による半導体素子及びその製造方法を説明するための断面図である。
【図15】 本発明の第2実施の形態による半導体素子及びその製造方法を説明するための断面図である。
【図16】 本発明の第2実施の形態による半導体素子及びその製造方法を説明するための断面図である。
【図17】 本発明の第1実施の形態による半導体素子のセル領域の平面レイアウト図である。
【図18】 本発明の第2実施の形態による半導体素子のセル領域の平面レイアウト図である。
【符号の説明】
100 半導体基板
130a 導電層パターン
140a 絶縁膜パターン
145 窒化膜ライナー
150,151 他の絶縁膜
152 金属間絶縁膜
155a,155b 金属コンタクトプラグ
H11,H12 コンタクトホール
Claims (44)
- 半導体基板上に形成されたビットラインスタッドパッドである導電層パターンと、
前記半導体基板に垂直な断面が実質的に逆T字形状であり、前記導電層パターンよりも厚く、前記導電層パターン間の前記半導体基板上に形成された絶縁膜パターンと、
前記導電層パターン及び絶縁膜パターンによって限定されるトレンチを完全に埋め込まないほどの厚みをもって前記導電層パターン及び絶縁膜パターン上に形成された窒化膜ライナーと、
前記窒化膜ライナー上に前記トレンチを完全に埋め込むように形成された他の絶縁膜と、
前記他の絶縁膜及び窒化膜ライナーをエッチングにより貫通して前記導電層パターンに各々接する一つ以上の金属コンタクトプラグとを含むことを特徴とする半導体素子。 - 前記半導体基板と導電層パターン、及び前記半導体基板と絶縁膜パターンとの間に
第1及び第2ゲートとソース/ドレインと、
前記第1及び第2ゲートとソース/ドレイン上に形成された下部絶縁膜と、
前記下部絶縁膜を貫通して前記第1ゲートと第2ソース/ドレインに各々接する第1及び第2コンタクトプラグをさらに含み、前記導電層パターンは前記第1及び第2コンタクトプラグの上面に各々接して形成されたことを特徴とする請求項1に記載の半導体素子。 - 前記導電層パターンはDRAMのビットラインスタッドパッドであることを特徴とする請求項1に記載の半導体素子。
- 前記導電層パターンは前記半導体基板の周辺回路領域に形成されたことを特徴とする請求項1に記載の半導体素子。
- 前記窒化膜ライナーの厚みは100〜1000Åであることを特徴とする請求項1に記載の半導体素子。
- 前記金属コンタクトプラグの上面に接する金属配線をさらに含むことを特徴とする請求項1に記載の半導体素子。
- 第1領域と第2領域とが限定された半導体基板上に形成されたビットラインスタッドパッドである導電層パターンと、
前記半導体基板に垂直な断面が実質的に逆T字形状であり、前記導電層パターンよりも厚く、前記導電層パターン間の前記半導体基板上に形成された絶縁膜パターンと、
前記導電層パターン及び絶縁膜パターンによって限定されるトレンチを完全に埋め込まないほどの厚みをもって前記導電層パターン及び絶縁膜パターン上に形成された窒化膜ライナーと、
前記第2領域において、前記窒化膜ライナー上に前記トレンチを完全に埋め込むように形成された他の絶縁膜と、
前記第1領域において、前記絶縁膜パターンと段差無しに形成されて前記導電層パターンの上面を完全に覆う窒化膜スタッドと、
前記絶縁膜パターンを貫通して前記半導体基板の導電性領域に接する一つ以上のキャパシタと、
前記キャパシタ及び他の絶縁膜上に形成された平坦化した金属間絶縁膜と、
前記金属間絶縁膜、他の絶縁膜及び窒化膜ライナーをエッチングにより貫通して前記導電層パターンに各々接する一つ以上の金属コンタクトプラグとを含むことを特徴とする半導体素子。 - 前記第1領域はセル領域であり、前記第2領域は周辺回路領域であることを特徴とする請求項7に記載の半導体素子。
- 前記半導体基板と導電層パターン、及び前記半導体基板と絶縁膜パターンとの間に、
前記第2領域に形成された第1及び第2ゲートとソース/ドレインと、
前記第1領域に形成された多数の第3ゲートとソース/ドレインと、
前記第1、第2及び第3ゲートとソース/ドレイン上に形成された下部絶縁膜と、
前記下部絶縁膜内に形成されて前記多数の第3ソース/ドレインに各々接する第1及び第2導電性パッドと、
前記下部絶縁膜を貫通して前記第1ゲートと第2ソース/ドレイン及び第2導電性パッドの上面に各々接する第1、第2及び第3コンタクトプラグとをさらに含み、前記導電層パターンは前記第1、第2及び第3コンタクトプラグの上面に各々接して形成され、前記導電性領域は前記第1導電性パッドの上面であることを特徴とする請求項7に記載の半導体素子。 - 前記導電層パターンはDRAMのビットラインスタッドパッドであることを特徴とする請求項7に記載の半導体素子。
- 前記窒化膜ライナーの厚みは100〜1000Åであることを特徴とする請求項7に記載の半導体素子。
- 前記窒化膜スタッド、絶縁膜パターン及び他の絶縁膜に形成されたさらに他の絶縁膜をさらに含み、
前記一つ以上のキャパシタは前記さらに他の絶縁膜をも貫通して形成され、
前記一つ以上の金属コンタクトプラグも前記さらに他の絶縁膜を貫通して形成されたことを特徴とする請求項7に記載の半導体素子。 - 前記金属コンタクトプラグの上面に各々接する金属配線をさらに含むことを特徴とする請求項7に記載の半導体素子。
- 半導体基板上にビットラインスタッドパッドである導電層パターンを形成する段階と、
前記導電層パターン間の前記半導体基板上に、前記半導体基板に垂直な断面が実質的に逆T字形状であり、前記導電層パターンよりも厚い絶縁膜パターンを形成する段階と、
前記導電層パターン及び絶縁膜パターンによって限定されるトレンチを完全に埋め込まないほどの厚みに前記導電層パターン及び絶縁膜パターン上に窒化膜ライナーを形成する段階と、
前記窒化膜ライナー上に前記トレンチを完全に埋め込むように他の絶縁膜を形成する段階と、
前記他の絶縁膜及び窒化膜ライナーをエッチングにより貫通して前記導電層パターンに各々接する一つ以上の金属コンタクトプラグを形成する段階とを含むことを特徴とする半導体素子の製造方法。 - 前記導電層パターンを形成する段階前に、
前記半導体基板上に第1及び第2ゲートとソース/ドレインを形成する段階と、 前記第1及び第2ゲートとソース/ドレイン上に下部絶縁膜を形成する段階と前記下部絶縁膜を貫通して前記第1ゲートと第2ソース/ドレインに各々接する第1及び第2コンタクトプラグを形成する段階とをさらに含み、
前記導電層パターンは前記第1及び第2コンタクトプラグの上面に各々接するように形成することを特徴とする請求項14に記載の半導体素子の製造方法。 - 前記導電層パターンは前記半導体基板の周辺回路領域に形成することを特徴とする請求項14に記載の半導体素子の製造方法。
- 前記導電層パターンを形成する段階は、
前記半導体基板上に導電層及び窒化膜を順次形成する段階と、
前記導電層及び窒化膜をパターニングして導電層パターン及び窒化膜パターンを形成する段階とを含み、
前記絶縁膜パターンを形成する段階は、
前記導電層パターン及び窒化膜パターンが形成された結果物上に前記導電層パターン及び窒化膜パターンと段差無しに絶縁膜を形成する段階と、
前記絶縁膜が形成された結果物から前記窒化膜パターンを所定厚みエッチングして残留窒化膜パターンを形成する段階と、
前記絶縁膜の一部及び残留窒化膜パターンをエッチングする段階とを含むことを特徴とする請求項14に記載の半導体素子の製造方法。 - 前記絶縁膜を形成する段階は、
前記導電層パターン及び窒化膜パターンが形成された結果物上にパターン間のギャップを埋め込む絶縁膜を形成する段階と、
前記窒化膜パターンが露出されるように前記絶縁膜の上面を化学機械的研磨する段階とを含むことを特徴とする請求項17に記載の半導体素子の製造方法。 - 前記残留窒化膜パターンを形成する段階は、
前記絶縁膜に対して前記窒化膜パターンがエッチング選択比を有するエッチング工程により行われることを特徴とする請求項17に記載の半導体素子の製造方法。 - 前記絶縁膜の一部及び残留窒化膜パターンをエッチングする段階は、
前記絶縁膜に対して前記残留窒化膜パターンがエッチング選択比を有さないエッチング工程によって行なわれることを特徴とする請求項17に記載の半導体素子の製造方法。 - 前記導電層パターンを形成する段階は、
前記半導体基板上に導電層、酸化膜及び窒化膜を順次形成する段階と、
前記導電層、酸化膜及び窒化膜をパターニングして導電層パターン、酸化膜パターン及び窒化膜パターンを形成する段階とを含み、
前記絶縁膜パターンを形成する段階は、
前記導電層パターン、酸化膜パターン及び窒化膜パターンが形成された結果物上に前記導電層パターン、酸化膜パターン及び窒化膜パターンと段差無しに絶縁膜を形成する段階と、
前記酸化膜パターンが露出されるように前記絶縁膜の形成された結果物において前記窒化膜パターンをエッチングする段階と、
前記絶縁膜の一部及び酸化膜パターンをエッチングする段階とを含むことを特徴とする請求項14に記載の半導体素子の製造方法。 - 前記絶縁膜を形成する段階は、
前記導電層パターン、酸化膜パターン及び窒化膜パターンが形成された結果物上にパターン間のギャップを埋め込む絶縁膜を形成する段階と、
前記窒化膜パターンが露出されるように前記絶縁膜の上面を化学機械的研磨する段階とを含むことを特徴とする請求項21に記載の半導体素子の製造方法。 - 前記窒化膜パターンをエッチングする段階は、
前記絶縁膜に対して前記窒化膜パターンがエッチング選択比を有するエッチング工程によって行われることを特徴とする請求項21に記載の半導体素子の製造方法。 - 前記絶縁膜の一部及び酸化膜パターンをエッチングする段階は、
前記絶縁膜に対して前記酸化膜パターンがエッチング選択比を有さないエッチング工程によって行われることを特徴とする請求項21に記載の半導体素子の製造方法。 - 前記導電層パターンはDRAMのビットラインスタッドパッドであることを特徴とする請求項14に記載の半導体素子の製造方法。
- 前記窒化膜ライナーの厚みは100〜1000Åであることを特徴とする請求項14に記載の半導体素子の製造方法。
- 前記金属コンタクトプラグを形成する段階後に、
前記金属コンタクトプラグの上面に各々接する金属配線を形成する段階をさらに含むことを特徴とする請求項14に記載の半導体素子の製造方法。 - 第1領域と第2領域が限定された半導体基板上にビットラインスタッドパッドである導電層パターンを形成する段階と、
前記導電層パターン間の前記半導体基板上に、前記半導体基板に垂直な断面が実質的に逆T字形状であり、前記導電層パターンよりも厚い絶縁膜パターンを形成する段階と、
前記導電層パターン及び絶縁膜パターンによって限定されるトレンチを完全に埋め込まないほどの厚みに前記導電層パターン及び絶縁膜パターン上に窒化膜ライナーを形成する段階と、
前記窒化膜ライナー上に前記トレンチを完全に埋め込むように他の絶縁膜を形成する段階と、
前記第1領域において、前記絶縁膜パターンと段差無しに前記導電層パターンの上面を完全に覆う窒化膜スタッドを形成する段階と、
前記絶縁膜パターンをエッチングにより貫通して前記半導体基板の導電性領域に接する一つ以上のキャパシタを形成する段階と、
前記キャパシタが形成された結果物上に平坦化した金属間絶縁膜を形成する段階と、
前記金属間絶縁膜、他の絶縁膜及び窒化膜ライナーを貫通して前記導電層パターンに各々接する一つ以上の金属コンタクトプラグを形成する段階とを含むことを特徴とする半導体素子の製造方法。 - 前記導電層パターンを形成する段階前に、
前記第2領域に第1及び第2ゲートとソース/ドレインを、前記第1領域に多数の第3ゲートとソース/ドレインを形成する段階と、
前記第1、第2及び第3ゲートとソース/ドレイン上に下部絶縁膜を形成する段階と、
前記下部絶縁内に前記多数の第3ソース/ドレインに各々接する第1及び第2導電性パッドを形成する段階と、
前記下部絶縁膜を貫通して前記第1ゲートと第2ソース/ドレイン及び第2導電性パッドの上面に各々接する第1、第2及び第3コンタクトプラグを形成する段階とをさらに含み、
前記導電層パターンは前記第1、第2及び第3コンタクトプラグの上面に各々接するように形成し、前記導電性領域は前記第1導電性パッドの上面であることを特徴とする請求項28に記載の半導体素子の製造方法。 - 前記第1領域はセル領域であり、前記第2領域は周辺回路領域であることを特徴とする請求項28に記載の半導体素子の製造方法。
- 前記導電層パターンを形成する段階は、
前記半導体基板上に導電層及び窒化膜を順次形成する段階と、
前記導電層及び窒化膜をパターニングして導電層パターン及び窒化膜パターンを形成する段階とを含み、
前記絶縁膜パターンを形成する段階は、
前記導電層パターン及び窒化膜パターンが形成された結果物上に前記導電層パターン及び窒化膜パターンと段差無しに絶縁膜を形成する段階と、
前記絶縁膜が形成された結果物から前記窒化膜パターンを所定厚みエッチングして残留窒化膜パターンを形成する段階と、
前記絶縁膜の一部及び残留窒化膜パターンをエッチングする段階とを含むことを特徴とする請求項28に記載の半導体素子の製造方法。 - 前記絶縁膜を形成する段階は
前記導電層パターン及び窒化膜パターンが形成された結果物上にパターン間のギャップを埋め込む絶縁膜を形成する段階と、
前記窒化膜パターンが露出されるように前記絶縁膜の上面を化学機械的研磨する段階とを含むことを特徴とする請求項31に記載の半導体素子の製造方法。 - 前記残留窒化膜パターンを形成する段階は、
前記絶縁膜に対して前記窒化膜パターンがエッチング選択比を有するエッチング工程によって行われることを特徴とする請求項31に記載の半導体素子の製造方法。 - 前記絶縁膜の一部及び残留窒化膜パターンをエッチングする段階は、
前記絶縁膜に対して前記残留窒化膜パターンがエッチング選択比を有さないエッチング工程によって行われることを特徴とする請求項31に記載の半導体素子の製造方法。 - 前記導電層パターンを形成する段階は、
前記半導体基板上に導電層、酸化膜及び窒化膜を順次形成する段階と、
前記導電層、酸化膜及び窒化膜をパターニングして導電層パターン、酸化膜パターン及び窒化膜パターンを形成する段階とを含み、
前記絶縁膜パターンを形成する段階は、
前記導電層パターン、酸化膜パターン及び窒化膜パターンが形成された結果物上に前記導電層パターン、酸化膜パターン及び窒化膜パターンと段差無しに絶縁膜を形成する段階と、
前記酸化膜パターンが露出されるように前記絶縁膜の形成された結果物から前記窒化膜パターンをエッチングする段階と、
前記絶縁膜の一部及び酸化膜パターンをエッチングする段階とを含むことを特徴とする請求項28に記載の半導体素子の製造方法。 - 前記絶縁膜を形成する段階は、
前記導電層パターン、酸化膜パターン及び窒化膜パターンが形成された結果物上にパターン間のギャップを埋め込む絶縁膜を形成する段階と、
前記窒化膜パターンが露出されるように前記絶縁膜の上面を化学機械的研磨する段階とを含むことを特徴とする請求項35に記載の半導体素子の製造方法。 - 前記窒化膜パターンをエッチングする段階は、
前記絶縁膜に対して前記窒化膜パターンがエッチング選択比を有するエッチング工程によって行われることを特徴とする請求項35に記載の半導体素子の製造方法。 - 前記絶縁膜の一部及び酸化膜パターンをエッチングする段階は、
前記絶縁膜に対して前記酸化膜パターンがエッチング選択比を有さないエッチング工程によって行われることを特徴とする請求項35に記載の半導体素子の製造方法。 - 前記窒化膜スタッドを形成する段階は、
前記他の絶縁膜が形成された結果物上に前記第1領域のみを露出させる感光膜パターンを形成する段階と、
前記第1領域上の窒化膜ライナーが露出されるように、前記感光膜パターンをマスクとして前記他の絶縁膜をエッチングする段階と、
前記感光膜パターンを除去する段階と、
前記窒化膜ライナーが露出された結果物上に前記トレンチを完全に埋め込む窒化物を蒸着する段階と、
前記絶縁膜パターンが露出されるように前記窒化物が蒸着された結果物の上面を平坦化させる段階とを含むことを特徴とする請求項28に記載の半導体素子の製造方法。 - 前記窒化物が蒸着された結果物の上面を平坦化させる段階はエッチバックによって行われることを特徴とする請求項39に記載の半導体素子の製造方法。
- 前記窒化物が蒸着された結果物の上面を平坦化させる段階は化学機械的研磨によって行われることを特徴とする請求項39に記載の半導体素子の製造方法。
- 前記導電層パターンはDRAMのビットラインスタッドパッドであることを特徴とする請求項28に記載の半導体素子の製造方法。
- 前記窒化膜スタッドを形成する段階後に、
前記窒化膜スタッドの形成された結果物上にさらに他の絶縁膜を形成する段階をさらに含み、
前記一つ以上のキャパシタは前記さらに他の絶縁膜をも貫通するように形成し、前記一つ以上の金属コンタクトプラグも前記さらに他の絶縁膜を貫通するように形成することを特徴とする請求項28に記載の半導体素子の製造方法。 - 前記金属コンタクトプラグを形成する段階後に、
前記金属コンタクトプラグの上面に各々接する金属配線を形成する段階をさらに含むことを特徴とする請求項28に記載の半導体素子の製造方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR10-2001-0034139A KR100385960B1 (ko) | 2001-06-16 | 2001-06-16 | 자기 정렬된 금속 콘택 플러그를 구비하는 반도체 소자 및그 제조 방법 |
KR2001-034139 | 2001-06-16 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2003051555A JP2003051555A (ja) | 2003-02-21 |
JP4387637B2 true JP4387637B2 (ja) | 2009-12-16 |
Family
ID=19710937
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002175047A Expired - Lifetime JP4387637B2 (ja) | 2001-06-16 | 2002-06-14 | 自己整列された金属コンタクトプラグを備える半導体素子及びその製造方法 |
Country Status (3)
Country | Link |
---|---|
US (2) | US6710466B2 (ja) |
JP (1) | JP4387637B2 (ja) |
KR (1) | KR100385960B1 (ja) |
Families Citing this family (20)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6776622B2 (en) * | 2002-07-26 | 2004-08-17 | Winbond Electronics Corporation | Conductive contact structure and process for producing the same |
JP2004146522A (ja) * | 2002-10-23 | 2004-05-20 | Renesas Technology Corp | キャパシタを有する半導体装置 |
KR100505062B1 (ko) * | 2003-02-22 | 2005-07-29 | 삼성전자주식회사 | 반도체 소자의 제조방법 |
KR100587669B1 (ko) * | 2003-10-29 | 2006-06-08 | 삼성전자주식회사 | 반도체 장치에서의 저항 소자 형성방법. |
KR100558005B1 (ko) * | 2003-11-17 | 2006-03-06 | 삼성전자주식회사 | 적어도 하나의 스토리지 노드를 갖는 반도체 장치들 및 그제조 방법들 |
KR100520227B1 (ko) | 2003-12-26 | 2005-10-11 | 삼성전자주식회사 | 반도체 메모리장치의 제조방법 및 그에 따른 구조 |
KR100843717B1 (ko) * | 2007-06-28 | 2008-07-04 | 삼성전자주식회사 | 플로팅 바디 소자 및 벌크 바디 소자를 갖는 반도체소자 및그 제조방법 |
JP4646591B2 (ja) * | 2004-10-15 | 2011-03-09 | パナソニック株式会社 | 半導体装置及びその製造方法 |
KR100583972B1 (ko) | 2004-11-26 | 2006-05-26 | 삼성전자주식회사 | 씨모스 인버터의 노드 콘택 구조체를 갖는 반도체소자의제조방법들 |
KR100607193B1 (ko) * | 2004-12-24 | 2006-08-01 | 삼성전자주식회사 | 게이트 패턴의 상부에 적어도 하나의 저항 패턴을 갖는플레시 메모리들 및 그 형성방법들 |
KR100675303B1 (ko) * | 2006-01-23 | 2007-01-29 | 삼성전자주식회사 | 자기정렬 콘택을 갖는 반도체소자 및 그 형성방법 |
KR101094380B1 (ko) * | 2008-12-29 | 2011-12-15 | 주식회사 하이닉스반도체 | 금속콘택을 갖는 반도체장치 제조 방법 |
US9153483B2 (en) * | 2013-10-30 | 2015-10-06 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of semiconductor integrated circuit fabrication |
KR102201092B1 (ko) * | 2014-09-16 | 2021-01-11 | 삼성전자주식회사 | 반도체 장치 제조 방법 |
US10147754B2 (en) * | 2017-02-22 | 2018-12-04 | Omnivision Technologies, Inc. | Backside illuminated image sensor with improved contact area |
CN106684196A (zh) * | 2017-03-04 | 2017-05-17 | 成都聚合追阳科技有限公司 | 一种单i型聚光光伏电池芯片 |
CN106684167A (zh) * | 2017-03-05 | 2017-05-17 | 成都聚合追阳科技有限公司 | 一种双i型聚光光伏电池芯片 |
US10515896B2 (en) * | 2017-08-31 | 2019-12-24 | Taiwan Semiconductor Manufacturing Co., Ltd. | Interconnect structure for semiconductor device and methods of fabrication thereof |
CN107644894B (zh) * | 2017-09-18 | 2023-11-24 | 京东方科技集团股份有限公司 | 一种有机电致发光器件、其制备方法及显示装置 |
US11600519B2 (en) * | 2019-09-16 | 2023-03-07 | International Business Machines Corporation | Skip-via proximity interconnect |
Family Cites Families (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100305191B1 (ko) * | 1998-07-10 | 2001-11-02 | 한신혁 | 반도체소자용캐패시터제조방법 |
US5994730A (en) | 1996-11-21 | 1999-11-30 | Alliance Semiconductor Corporation | DRAM cell having storage capacitor contact self-aligned to bit lines and word lines |
US5780339A (en) * | 1997-05-02 | 1998-07-14 | Vanguard International Semiconductor Corporation | Method for fabricating a semiconductor memory cell in a DRAM |
US6187672B1 (en) * | 1998-09-22 | 2001-02-13 | Conexant Systems, Inc. | Interconnect with low dielectric constant insulators for semiconductor integrated circuit manufacturing |
US6136716A (en) | 1998-11-09 | 2000-10-24 | Worldwide Semiconductor Manufacturing Corporation | Method for manufacturing a self-aligned stacked storage node DRAM cell |
US6448140B1 (en) * | 1999-02-08 | 2002-09-10 | Taiwan Semiconductor Manufacturing Company | Laterally recessed tungsten silicide gate structure used with a self-aligned contact structure including a straight walled sidewall spacer while filling recess |
US6136643A (en) | 1999-02-11 | 2000-10-24 | Vanguard International Semiconductor Company | Method for fabricating capacitor-over-bit-line dynamic random access memory (DRAM) using self-aligned contact etching technology |
JP4807894B2 (ja) * | 1999-05-31 | 2011-11-02 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
US6365453B1 (en) * | 1999-06-16 | 2002-04-02 | Micron Technology, Inc. | Method and structure for reducing contact aspect ratios |
KR20010057669A (ko) * | 1999-12-23 | 2001-07-05 | 한신혁 | 적층형 캐패시터를 갖는 반도체 장치의 제조 방법 |
US6309957B1 (en) * | 2000-04-03 | 2001-10-30 | Taiwan Semiconductor Maufacturing Company | Method of low-K/copper dual damascene |
JP3953715B2 (ja) * | 2000-07-31 | 2007-08-08 | 富士通株式会社 | 半導体装置及びその製造方法 |
KR20020029713A (ko) * | 2000-10-13 | 2002-04-19 | 윤종용 | 디램 장치 제조방법 |
US6406968B1 (en) * | 2001-01-23 | 2002-06-18 | United Microelectronics Corp. | Method of forming dynamic random access memory |
US6486033B1 (en) * | 2001-03-16 | 2002-11-26 | Taiwan Semiconductor Manufacturing Company | SAC method for embedded DRAM devices |
-
2001
- 2001-06-16 KR KR10-2001-0034139A patent/KR100385960B1/ko not_active IP Right Cessation
-
2002
- 2002-06-14 JP JP2002175047A patent/JP4387637B2/ja not_active Expired - Lifetime
- 2002-06-14 US US10/172,760 patent/US6710466B2/en not_active Expired - Fee Related
-
2003
- 2003-11-19 US US10/716,780 patent/US6803669B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
US6710466B2 (en) | 2004-03-23 |
US6803669B2 (en) | 2004-10-12 |
JP2003051555A (ja) | 2003-02-21 |
KR100385960B1 (ko) | 2003-06-02 |
US20040099965A1 (en) | 2004-05-27 |
US20030015732A1 (en) | 2003-01-23 |
KR20020096093A (ko) | 2002-12-31 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4387637B2 (ja) | 自己整列された金属コンタクトプラグを備える半導体素子及びその製造方法 | |
JP5073157B2 (ja) | 半導体装置 | |
JP3834302B2 (ja) | 半導体素子の製造方法 | |
US6214663B1 (en) | Methods of fabricating integrated circuit devices having contact pads which are separated by sidewall spacers | |
KR100378200B1 (ko) | 반도체 소자의 콘택 플러그 형성방법 | |
US7312121B2 (en) | Method of manufacturing a semiconductor memory device | |
US6248654B1 (en) | Method for forming self-aligned contact | |
KR100355236B1 (ko) | 자기 정렬된 컨택 형성 방법 및 이를 이용한 반도체소자의 제조 방법 | |
KR100284535B1 (ko) | 반도체장치의자기정렬콘택형성방법 | |
KR100268443B1 (ko) | 반도체 장치의 자기 정렬 콘택 형성 방법 | |
KR100455378B1 (ko) | 반도체 소자의 퓨즈 오픈방법 | |
US6285053B1 (en) | Capacitor for a semiconductor memory device | |
JPH11214499A (ja) | 半導体装置の製造方法 | |
KR100568452B1 (ko) | 얼라인먼트 키를 갖는 반도체 소자의 제조방법 및 그에의하여 제조된 반도체 소자. | |
JP4101564B2 (ja) | 半導体素子及びその製造方法 | |
KR20060108432A (ko) | 디램 장치 및 그 형성방법 | |
KR100604812B1 (ko) | 자기 정렬된 컨택 공정을 이용한 반도체 소자의 제조 방법 | |
US6277717B1 (en) | Fabrication method for a buried bit line | |
US6459115B1 (en) | Semiconductor memory capacitor with intra-dielectric conductive sidewall spacer | |
KR20030049479A (ko) | 다마신 기법으로 비트라인을 형성하는 반도체 소자의 제조방법 | |
JPH10209402A (ja) | 半導体素子及びその製造方法 | |
KR20040094069A (ko) | 배선 및 연결 콘택을 포함하는 반도체 소자를 제조하는 방법 | |
KR20030020554A (ko) | 반도체 메모리 소자의 제조방법 | |
KR100353561B1 (ko) | 반도체장치의 배선연결부 형성방법 | |
JP2004006988A (ja) | バイポーラトランジスタ |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040805 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080507 |
|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20080807 |
|
A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20080812 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080908 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20090901 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20091001 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121009 Year of fee payment: 3 |