JP4387637B2 - 自己整列された金属コンタクトプラグを備える半導体素子及びその製造方法 - Google Patents

自己整列された金属コンタクトプラグを備える半導体素子及びその製造方法 Download PDF

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Description

【０００１】
【発明の属する技術分野】
本発明は半導体素子及びその製造方法に係り、特に、自己整列された金属コンタクトプラグを備える半導体素子及びその製造方法に関する。
【０００２】
【従来の技術】
ＤＲＡＭなどの半導体メモリ素子の高集積化、大容量化が進むに伴い、チップサイズの最小化のための工程の確保が必要になりつつある。最近のＤＲＡＭセル関連分野においては、デザインルール０．１３μｍ以下の工程開発がなされつつある。そして、周辺回路を縮小させるための工程開発もなされつつある。
【０００３】
ＤＲＡＭセルのデザインルール及びチップサイズが減少するに伴い、十分な工程マージン及び素子の動作特性を確保し難い問題がある。このような問題を解決するために、ＣＯＢ構造、自己整列コンタクトプラグ、Ｐ＋／Ｎ＋ビットライン同時コンタクトプラグ、及びビットラインスタッドパッド形成などの工程開発がなされつつある。
【０００４】
この内、ＣＯＢ構造を採用したＤＲＡＭにおいては、十分なセルキャパシタンスを得るために、ＯＣＳ構造の適用及び高誘電膜の開発が進んでいる。そして、ストレッジノードを高めてキャパシタ電極の有効面積を広めている。ところが、ストレッジノードを高めれば、セル領域と周辺回路領域との間の段差が大きくなり、その結果、金属配線形成のためのフォトリソグラフィ工程マージンが減る。
【０００５】
これを解決するために、キャパシタの上部電極まで形成した後に層間絶縁膜を形成し、化学機械的研磨（以下、“ＣＭＰ”）により層間絶縁膜を平坦化させる工程が開発されている。ところが、ストレッジノードの高さ増加及び層間絶縁膜のＣＭＰ工程の適用により、金属コンタクトプラグ用コンタクトホールを形成する時、エッチングすべき層間絶縁膜の厚みが３μｍ以上になってしまう。エッチングすべき層間絶縁膜が厚くなれば、広幅のコンタクトホール及び狭幅のコンタクトホールの間、又は細かい分布のコンタクトホール領域及び粗い分布のコンタクトホール領域間のエッチング選択比が異なってくるローディング効果が原因となって、コンタクトホールが完全にオープンされない場合がある。そして、コンタクトホールが深くなるほど幅が狭まる。これにより、コンタクトホールに金属を埋め込んで形成される金属コンタクトプラグとビットラインとの間の接触面積が狭まる。結局、コンタクト領域の面積が狭まるため、コンタクト抵抗が大きくなる。コンタクト抵抗が大きくなれば、信号の誤り及び電力の損失を引き起こす恐れがある。さらに、デザインルールが減少するに伴い、金属コンタクトプラグとゲート電極との間の誤整列マージンが減り短絡が起こる恐れもある。
【０００６】
一方、チップサイズを縮めるための一つの方法として、周辺回路のセンス増幅器を形成するに当たって、Ｐ＋／Ｎ＋コンタクトプラグを既存のコンタクトプラグの代わりにビットラインコンタクトプラグとして形成する方法がある。
【０００７】
前述の通り、コンタクトホールを形成するために、エッチングすべき層間絶縁膜が厚くなるに伴って生じる問題を改善しつつ、Ｐ＋／Ｎ＋ビットライン同時コンタクトプラグを適用するための方法として、ビットラインコンタクトプラグと接するビットラインスタッドパッドを形成して金属コンタクトプラグを前記ビットラインスタッドパッド上に形成する方法が考えられる。
【０００８】
しかしながら、デザインルールが減少するに伴い、金属コンタクトプラグとビットラインスタッドパッドとの間の誤整列マージンを確保するには、ビットラインスタッドパッドを広める必要がある。ところが、ビットラインスタッドパッドを広めれば、ビットラインスタッドパッドをパターニングするためのフォトリソグラフィ焦点深度マージンが減り、その結果、ブリッジなどの問題が引き起こされる。
【０００９】
【発明が解決しようとする課題】
そこで、本発明が解決しようとする技術的課題は、ビットラインスタッドパッドとの十分な接触面積が確保されてコンタクト抵抗が減った金属コンタクトプラグを備える半導体素子を提供することである。
【００１０】
本発明が解決しようとする他の技術的課題は、ビットラインスタッドパッドと誤整列されても、この誤整列による誤りを最小化できる金属コンタクトプラグを備える半導体素子の製造方法を提供することである。
【００１１】
【課題を解決するための手段】
前記技術的課題を達成するために、本発明に係る半導体素子は、半導体基板上に形成された導電層パターンを含む。前記半導体基板に垂直な断面が実質的に逆Ｔ字形状であり、前記導電層パターンよりも厚く、前記導電層パターン間の前記半導体基板上に形成された絶縁膜パターンを含む。前記導電層パターン及び絶縁膜パターンによって限定されるトレンチを完全に埋め込まないほどの厚みに前記導電層パターン及び絶縁膜パターン上に形成された窒化膜ライナーを含む。前記窒化膜ライナー上に前記トレンチを完全に埋め込むように形成された他の絶縁膜を含む。そして、前記他の絶縁膜及び窒化膜ライナーを貫通して前記導電層パターンに各々接する一つ以上の金属コンタクトプラグを含む。
【００１２】
本発明に係る半導体素子において、前記半導体基板と導電層パターン、及び前記半導体基板と絶縁膜パターンとの間に、前記半導体基板上に形成された第１及び第２ゲートとソース／ドレイン、前記第１及び第２ゲートとソース／ドレイン上に形成された下部絶縁膜、及び前記下部絶縁膜を貫通して前記第１ゲートと第２ソース／ドレインに各々接する第１及び第２コンタクトプラグをさらに含み、前記導電層パターンは前記第１及び第２コンタクトプラグの上面に各々接して形成されることができる。好ましくは、前記導電層パターンは前記半導体基板の周辺回路領域に形成される。
【００１３】
本発明に係る他の半導体素子は、第１領域と第２領域が限定された半導体基板上に形成された導電層パターンを含む。前記半導体基板に垂直な断面が実質的に逆Ｔ字形状であり、前記導電層パターンよりも厚く、前記導電層パターン間の前記半導体基板上に形成された絶縁膜パターンを含む。前記導電層パターン及び絶縁膜パターンによって限定されるトレンチを完全に埋め込まないほどの厚みをもって前記導電層パターン及び絶縁膜パターン上に形成された窒化膜ライナーを含む。前記第２領域において、前記窒化膜ライナー上に前記トレンチを完全に埋め込むように形成された他の絶縁膜を含む。前記第１領域において、前記絶縁膜パターンと段差無しに形成されて前記導電層パターンの上面を完全に覆う窒化膜スタッドを含む。前記絶縁膜パターンを貫通して前記半導体基板の導電性領域に接する一つ以上のキャパシタを含む。そして、前記キャパシタ及び他の絶縁膜に形成された平坦化した金属間絶縁膜を含む。前記金属間絶縁膜、他の絶縁膜及び窒化膜ライナーを貫通して前記導電層パターンに各々接する一つ以上の金属コンタクトプラグを含む。
【００１４】
本発明に係る他の半導体素子において、好ましくは、前記第１領域はセル領域であり、前記第２領域は周辺回路領域である。
【００１５】
本発明に係る他の半導体素子において、前記半導体基板と導電層パターン、及び前記半導体基板と絶縁膜パターンとの間に、前記第２領域に形成された第１及び第２ゲートとソース／ドレイン、前記第１領域に形成された多数の第３ゲートとソース／ドレイン、前記第１、第２及び第３ゲートとソース／ドレイン上に形成された下部絶縁膜、前記下部絶縁膜内に形成されて前記多数の第３ソース／ドレインに各々接する第１及び第２導電性パッド、前記下部絶縁膜を貫通して前記第１ゲートと第２ソース／ドレイン及び第２導電性パッドの上面に各々接する第１、第２及び第３コンタクトプラグをさらに含み、前記導電層パターンは前記第１、第２及び第３コンタクトプラグの上面に各々接して形成され、前記導電性領域は前記第１導電性パッドの上面である。
【００１６】
本発明に係る他の半導体素子において、前記窒化膜スタッド、絶縁膜パターン及び他の絶縁膜に形成されたさらに他の絶縁膜をさらに含み、前記一つ以上のキャパシタは前記さらに他の絶縁膜をも貫通して形成され、前記一つ以上の金属コンタクトプラグも前記さらに他の絶縁膜を貫通して形成される。
【００１７】
本発明に係る半導体素子において、好ましくは、前記導電層パターンはＤＲＡＭのビットラインスタッドパッドである。好ましくは、前記窒化膜ライナーの厚みは１００〜１０００Åである。さらに、前記金属コンタクトプラグの上面に各々接する金属配線をさらに含むこともできる。
【００１８】
前記他の技術的課題を達成するために、本発明に係る半導体素子の製造方法においては、半導体基板上に導電層パターンを形成する。前記導電層パターン間の前記半導体基板上に、前記半導体基板に垂直な断面が実質的に逆Ｔ字形状であり、前記導電層パターンよりも厚い絶縁膜パターンを形成する。前記導電層パターン及び絶縁膜パターンによって限定されるトレンチを完全に埋め込まないほどの厚みに前記導電層パターン及び絶縁膜パターン上に窒化膜ライナーを形成する。前記窒化膜ライナー上に前記トレンチを完全に埋め込むように他の絶縁膜を形成する。前記他の絶縁膜及び窒化膜ライナーを貫通して前記導電層パターンに各々接する一つ以上の金属コンタクトプラグを形成する。
【００１９】
本発明に係る半導体素子の製造方法において、前記導電層パターンを形成する段階前に、前記半導体基板上に第１及び第２ゲートとソース／ドレインを形成することができる。前記第１及び第２ゲートとソース／ドレイン上に下部絶縁膜を形成することができる。前記下部絶縁膜を貫通して前記第１ゲートと第２ソース／ドレインとに各々接する第１及び第２コンタクトプラグを形成することができる。前記導電層パターンは前記第１及び第２コンタクトプラグの上面に各々接するように形成することができる。好ましくは、前記導電層パターンは前記半導体基板の周辺回路領域に形成される。
【００２０】
本発明に係る半導体素子の製造方法において、前記導電層パターンを形成する段階は、前記半導体基板上に導電層及び窒化膜を順次形成する段階、及び前記導電層及び窒化膜をパターニングして導電層パターン及び窒化膜パターンを形成する段階を含むことができる。そして、前記絶縁膜パターンを形成する段階は、前記導電層パターン及び窒化膜パターンが形成された結果物上に前記導電層パターン及び窒化膜パターンと段差無しに絶縁膜を形成する段階、前記絶縁膜の形成された結果物から前記窒化膜パターンを所定厚みエッチングして残留窒化膜パターンを形成する段階、及び前記絶縁膜の一部及び残留窒化膜パターンをエッチングする段階を含むことができる。ここで、前記絶縁膜を形成する段階は、好ましくは、前記導電層パターン及び窒化膜パターンが形成された結果物上にパターン間のギャップを埋め込む絶縁膜を形成する段階、及び前記窒化膜パターンが露出されるように前記絶縁膜の上面をＣＭＰする段階を含む。前記残留窒化膜パターンを形成する段階は、好ましくは、前記絶縁膜に対して前記窒化膜パターンがエッチング選択比を有するエッチング工程によって行われる。さらに、好ましくは、前記絶縁膜の一部及び残留窒化膜パターンをエッチングする段階は、前記絶縁膜に対して前記残留窒化膜パターンがエッチング選択比を有さないエッチング工程によって行われる。
【００２１】
本発明に係る半導体素子の製造方法において、前記導電層パターンを形成する段階は、前記半導体基板上に導電層、酸化膜及び窒化膜を順次形成する段階、及び前記導電層、酸化膜及び窒化膜をパターニングして導電層パターン、酸化膜パターン及び窒化膜パターンを形成する段階を含むことができる。そして、前記絶縁膜パターンを形成する段階は、前記導電層パターン、酸化膜パターン及び窒化膜パターンが形成された結果物上に前記導電層パターン、酸化膜パターン及び窒化膜パターンと段差無しに絶縁膜を形成する段階、前記酸化膜パターンが露出されるように前記絶縁膜の形成された結果物から前記窒化膜パターンをエッチングする段階、及び前記絶縁膜の一部及び酸化膜パターンをエッチングする段階を含むことができる。ここで、前記絶縁膜を形成する段階は、好ましくは、前記導電層パターン、酸化膜パターン及び窒化膜パターンが形成された結果物上にパターン間のギャップを埋め込む絶縁膜を形成する段階、及び前記窒化膜パターンが露出されるように前記絶縁膜の上面をＣＭＰする段階を含む。前記窒化膜パターンをエッチングする段階は、好ましくは、前記絶縁膜に対して前記窒化膜パターンがエッチング選択比を有するエッチング工程によって行われる。前記絶縁膜の一部及び酸化膜パターンをエッチングする段階は、好ましくは、前記絶縁膜に対して前記酸化膜パターンがエッチング選択比を有さないエッチング工程によって行われる。
【００２２】
本発明に係る他の半導体素子の製造方法においては、第１領域及び第２領域が限定された半導体基板上に導電層パターンを形成する。前記導電層パターン間の前記半導体基板上に、前記半導体基板に垂直な断面が実質的に逆Ｔ字形状であり、前記導電層パターンよりも厚い絶縁膜パターンを形成する。前記導電層パターン及び絶縁膜パターンによって限定されるトレンチを完全に埋め込まないほどの厚みに前記導電層パターン及び絶縁膜パターン上に窒化膜ライナーを形成する。前記窒化膜ライナー上に前記トレンチを完全に埋め込むように他の絶縁膜を形成する。前記第１領域において、前記絶縁膜パターンと段差無しに前記導電層パターンの上面を完全に覆う窒化膜スタッドを形成する。前記絶縁膜パターンを貫通して前記半導体基板の導電性領域に接する一つ以上のキャパシタを形成する。前記キャパシタが形成された結果物上に平坦化した金属間絶縁膜を形成する。前記金属間絶縁膜、他の絶縁膜及び窒化膜ライナーを貫通して前記導電層パターンに各々接する一つ以上の金属コンタクトプラグを形成する。
【００２３】
本発明に係る他の半導体素子の製造方法において、前記導電層パターンを形成する段階前に、前記第２領域に第１及び第２ゲートとソース／ドレインを、前記第１領域に多数の第３ゲートとソース／ドレインを形成することができる。前記第１、第２及び第３ゲートとソース／ドレイン上に下部絶縁膜を形成することができる。前記下部絶縁膜内に前記多数の第３ソース／ドレインに各々接する第１及び第２導電性パッドを形成することができる。前記下部絶縁膜を貫通して前記第１ゲートと第２ソース／ドレイン、第２導電性パッドの上面に各々接する第１、第２及び第３コンタクトプラグを形成することができる。前記導電層パターンは前記第１、第２及び第３コンタクトプラグの上面に各々接するように形成し、前記導電性領域は前記第１導電性パッドの上面である。
【００２４】
本発明に係る他の半導体素子の製造方法において、好ましくは、前記第１領域はセル領域であり、前記第２領域は周辺回路領域である。
【００２５】
本発明に係る他の半導体素子の製造方法において、前記導電層パターンを形成する段階は、前記半導体基板上に導電層及び窒化膜を順次形成する段階、及び前記導電層及び窒化膜をパターニングして導電層パターン及び窒化膜パターンを形成する段階を含むことができる。前記絶縁膜パターンを形成する段階は、前記導電層パターン及び窒化膜パターンが形成された結果物上に前記導電層パターン及び窒化膜パターンと段差無しに絶縁膜を形成する段階、前記絶縁膜が形成された結果物から前記窒化膜パターンを所定厚みエッチングして残留窒化膜パターンを形成する段階、及び前記絶縁膜の一部及び残留窒化膜パターンをエッチングする段階を含むことができる。前記絶縁膜を形成する段階は、好ましくは、前記導電層パターン及び窒化膜パターンが形成された結果物上にパターン間のギャップを埋め込む絶縁膜を形成する段階、及び前記窒化膜パターンが露出されるように前記絶縁膜の上面をＣＭＰする段階を含む。前記残留窒化膜パターンを形成する段階は、好ましくは、前記絶縁膜に対して前記窒化膜パターンがエッチング選択比を有するエッチング工程によって行われる。前記絶縁膜の一部及び残留窒化膜パターンをエッチングする段階は、好ましくは、前記絶縁膜に対して前記残留窒化膜パターンがエッチング選択比を有さないエッチング工程によって行われる。
【００２６】
本発明に係る他の半導体素子の製造方法において、前記導電層パターンを形成する段階は、前記半導体基板上に導電層、酸化膜及び窒化膜を順次形成する段階、及び前記導電層、酸化膜及び窒化膜をパターニングして導電層パターン、酸化膜パターン及び窒化膜パターンを形成する段階を含むことができる。前記絶縁膜パターンを形成する段階は、前記導電層パターン、酸化膜パターン及び窒化膜パターンが形成された結果物上に前記導電層パターン、酸化膜パターン及び窒化膜パターンと段差無しに絶縁膜を形成する段階、前記酸化膜パターンが露出されるように前記絶縁膜の形成された結果物から前記窒化膜パターンをエッチングする段階、及び前記絶縁膜の一部及び酸化膜パターンをエッチングする段階を含むことができる。ここで、前記絶縁膜を形成する段階は、好ましくは、前記導電層パターン、酸化膜パターン及び窒化膜パターンが形成された結果物上にパターン間のギャップを埋め込む絶縁膜を形成する段階、及び前記窒化膜パターンが露出されるように前記絶縁膜の上面をＣＭＰする段階を含む。前記窒化膜パターンをエッチングする段階は、好ましくは、前記絶縁膜に対して前記窒化膜パターンがエッチング選択比を有するエッチング工程によって行われる。前記絶縁膜の一部及び酸化膜パターンをエッチングする段階は、好ましくは、前記絶縁膜に対して前記酸化膜パターンがエッチング選択比を有さないエッチング工程によって行われる。
【００２７】
本発明に係る他の半導体素子の製造方法において、前記窒化膜スタッドを形成する段階は、前記他の絶縁膜が形成された結果物上に前記第１領域のみを露出させる感光膜パターンを形成する段階、前記第１領域上の窒化膜ライナーが露出されるように、前記感光膜パターンをマスクとして前記他の絶縁膜をエッチングする段階、前記感光膜パターンを除去する段階、前記窒化膜ライナーがに露出された結果物上に前記トレンチを完全に埋め込む窒化物を蒸着する段階、及び前記絶縁膜パターンが露出されるように前記窒化物が蒸着された結果物の上面を平坦化させる段階を含むことができる。ここで、前記窒化物が蒸着された結果物の上面を平坦化させる段階は、エッチバックによって行うことができる。あるいは、前記窒化物が蒸着された結果物の上面を平坦化させる段階は、ＣＭＰによって行っても良い。
【００２８】
本発明に係る他の半導体素子の製造方法において、前記窒化膜スタッドを形成する段階後に、前記窒化膜スタッドが形成された結果物上にさらに他の絶縁膜を形成する段階をさらに含み、前記一つ以上のキャパシタは前記さらに他の絶縁膜をも貫通するように形成し、前記一つ以上の金属コンタクトプラグも前記さらに他の絶縁膜を貫通するように形成する。
【００２９】
本発明に係る半導体素子の製造方法において、好ましくは、前記導電層パターンはＤＲＡＭのビットラインスタッドパッドである。好ましくは、前記窒化膜ライナーの厚みは１００〜１０００Åである。前記金属コンタクトプラグを形成する段階後に、前記金属コンタクトプラグの上面に各々接する金属配線を形成する段階をさらに含むことができる。
【００３０】
本発明によれば、金属コンタクトプラグとビットラインスタッドパッドの導電パターンとの間に十分な接触面積が確保されてコンタクト抵抗が減る。そして、導電層パターン及び金属コンタクトプラグが誤整列されても、金属コンタクトプラグは窒化膜ライナーによって自己整列されるので、誤整列による誤りが最小化する。
【００３１】
【発明の実施の形態】
以下、添付した図面を参照し、本発明の好ましい実施形態を説明する。しかし、本発明の実施形態は各種の他の形態に変形でき、本発明の範囲が後述する実施形態によって限定されると解釈されてはならない。本発明の実施形態は当業者に本発明をより完全に説明するために提供されるものである。従って、図面における要素の形状などはより明確な説明のために誇張されており、図中の同じ符号は同じ要素を表わす。また、ある層が他の層または半導体基板の“上”にあると記載されている場合、前記ある層は前記他の層または半導体基板に直接的に接触しても存在でき、あるいはそれらの間に第３の層が介在されることもある。
【００３２】
第１実施の形態
図１ないし図１０は、本発明の第１実施の形態による半導体素子及びその製造方法を説明するための断面図である。そして、図１７は本実施の形態による半導体素子のセル領域の平面レイアウト図である。図１中のセル領域Ｃの断面は図１７のＩ−Ｉ’断面に対応する。図２ないし図１０中のセル領域Ｃの断面は図１７のＩＩ−ＩＩ’断面に対応する。
【００３３】
図１を参照すれば、半導体基板１００上に素子分離膜９０としてシャロウトレンチ素子分離膜（ＳＴＩ）を形成する。前記素子分離膜９０は前記半導体基板１００のセル領域Ｃ及び周辺回路領域Ｐを限定するだけではなく、各領域Ｃ、Ｐに形成される素子間を分離させる。
【００３４】
前記周辺回路領域Ｐに第１ゲート１０５とソース／ドレイン（図示せず）及び第２ゲート１０６とソース／ドレイン１１１を形成する。前記セル領域Ｃに多数の第３ゲート１０７とソース／ドレイン１１２を形成する。前記第１、第２及び第３ゲート１０５，１０６，１０７と半導体基板１００との間にはゲート絶縁膜１０５ａが挟まれる。前記第１、第２及び第３ゲート１０５，１０６，１０７とゲート絶縁膜１０５ａを含む各積層層の上面及び側壁は窒化膜スペーサ１０５ｂに取り囲まれる。
【００３５】
前記第１、第２及び第３ゲート１０５，１０６，１０７とソース／ドレイン１１１、１１２が形成された半導体基板１００上に第１絶縁膜（分離して図示はしない）を形成する。前記第３ソース／ドレイン１１２を露出させるホールが形成されるように前記第１絶縁膜をパターニングする。前記ホールを完全に埋め込む導電性物質を蒸着した後、前記導電性物質が蒸着された結果物の上面を平坦化させて互いに分離された第１導電性パッド１２０ａ及び第２導電性パッド１２０ｂを形成する。後続工程において、キャパシタのストレッジノードコンタクトプラグは前記第１導電性パッド１２０ａの上面に接して形成される。そして、セルビットラインコンタクトプラグは前記第２導電性パッド１２０ｂの上面に接して形成される。
【００３６】
前記第１導電性パッド１２０ａ及び第２導電性パッド１２０ｂが形成された結果物上に第２絶縁膜（分離して図示はしない）を形成する。前記第１及び第２絶縁膜を合わせて下部絶縁膜１１５と呼ぶ。前記下部絶縁膜１１５を貫通して前記第１ゲート１０５に接する第１コンタクトプラグ１２５ａと、第２ソース／ドレイン１１１に接する第２コンタクトプラグ１２５ｂを形成する。そして、前記第２導電性パッド１２０ｂの上面に接する第３コンタクトプラグ１２５ｃを形成する。前記第１、第２及び第３コンタクトプラグ１２５ａ，１２５ｂ，１２５ｃはビットラインコンタクトプラグの役割をする。前記第１、第２及び第３コンタクトプラグ１２５ａ，１２５ｂ，１２５ｃが形成された結果物上に導電層１３０を形成した後、前記導電層１３０上に窒化膜１３５を形成する。
【００３７】
図２を参照すれば、前記導電層１３０及び窒化膜１３５をパターニングして前記第１、第２及び第３コンタクトプラグ１２５ａ，１２５ｂ，１２５ｃの上面に各々接する導電層パターン１３０ａ及び窒化膜パターン１３５ａを形成する。前記導電層パターン１３０ａはＤＲＡＭのビットラインスタッドパッドである。
【００３８】
図３を参照すれば、前記導電層パターン１３０ａ及び窒化膜パターン１３５ａと段差無しに絶縁膜１４０を形成する。前記絶縁膜１４０を形成する方法は、下記の通りである。まず、前記導電層パターン１３０ａ及び窒化膜パターン１３５ａが形成された結果物上にパターン間のギャップを埋め込む絶縁膜を形成する。次に、前記窒化膜パターン１３５ａの上面が露出されるように前記絶縁膜の上面をＣＭＰする。
【００３９】
図４を参照すれば、図３の結果物から前記窒化膜パターン１３５ａを所定厚みエッチングして残留窒化膜パターン１３５ｂを形成する。この時、好ましくは、前記絶縁膜１４０がエッチングされない。従って、好ましくは、前記残留窒化膜パターン１３５ｂを形成する段階は、前記絶縁膜１４０に対して前記窒化膜パターン１３５ａがエッチング選択比を有するエッチング工程により行う。前記残留窒化膜パターン１３５ｂは後続工程において前記絶縁膜１４０の一部をエッチングする時、前記絶縁膜１４０と同時にエッチングされつつ前記導電層パターン１３０ａがエッチングされることを防止する役割をする。この理由から、前記残留窒化膜パターン１３５ｂの厚みはエッチングしようとする前記絶縁膜１４０の厚みを考慮して決める。
【００４０】
図５を参照すれば、図４の結果物から前記絶縁膜１４０の一部及び残留窒化膜パターン１３５ｂを湿式エッチングする。これにより、前記導電層パターン１３０ａ間に、前記導電層パターン１３０ａよりも厚く、且つ、前記半導体基板１００に直交する断面が実質的に逆Ｔ字形状である絶縁膜パターン１４０ａが形成される。参照符号Ｔ１は、前記導電層パターン１３０ａ及び絶縁膜パターン１４０ａによって限定されるトレンチである。前記絶縁膜パターン１４０ａの断面形状が逆Ｔ字であるために、前記各トレンチＴ１の幅は前記各導電層パターン１３０ａのそれより広くなる。前記絶縁膜１４０の一部及び残留窒化膜パターン１３５ｂをエッチングするに際しては、好ましくは、前記絶縁膜１４０に対して前記残留窒化膜パターン１３５ｂがエッチング選択比を有さないエッチング工程により行う。
【００４１】
図６を参照すれば、前記導電層パターン１３０ａ及び絶縁膜パターン１４０ａ上に前記トレンチＴ１を完全に埋め込まないほどの厚みに窒化膜ライナー１４５を形成する。例えば、前記窒化膜ライナー１４５を１００〜１０００Åの厚みに形成する。前記窒化膜ライナー１４５の形成された結果物上に前記トレンチＴ１を完全に埋め込む他の絶縁膜１５０を形成する。
【００４２】
図７を参照すれば、前記他の絶縁膜１５０の形成された結果物上に前記セル領域Ｃのみを露出させる感光膜パターンＰＲを形成する。前記セル領域Ｃ上の窒化膜ライナー１４５が露出されるように、前記感光膜パターンＰＲをマスクとして前記他の絶縁膜１５０をエッチングする。
【００４３】
図８を参照すれば、前記感光膜パターンＰＲを除去した後、前記窒化膜ライナー１４５が露出された結果物上に前記トレンチＴ１を完全に埋め込む窒化物を蒸着する。前記絶縁膜パターン１４０ａが露出されるように前記窒化物が蒸着された結果物の上面を平坦化させる。ここで、好ましくは、前記平坦化させる段階は、エッチバックによって行う。これにより、前記セル領域Ｃにおいて、前記絶縁膜パターン１４０ａと段差無しに前記導電層パターン１３０ａの上面を完全に覆う窒化膜スタッド１４７が形成される。前記窒化膜ライナー１４５も前記エッチバック中にパターニングされて前記窒化膜スタッド１４７の下方に窒化膜ライナーパターン１４５ａとして残る。前記窒化膜スタッド１４７及び窒化膜ライナーパターン１４５ａは共に窒化物よりなるので、前記窒化膜スタッド１４７と窒化膜ライナーパターン１４５ａを区分せずに、前記窒化膜スタッド１４７及び窒化膜ライナーパターン１４５ａを合わせて窒化膜スタッドと呼ぶ。前記窒化膜スタッド１４７は後続工程において、ストレッジノードコンタクトプラグを形成するためにストレッジノードコンタクトホールを形成するに際し、絶縁膜の選択的なエッチングを可能にする。
【００４４】
図９を参照すれば、前記窒化膜スタッド１４７が形成された結果物上にさらに他の絶縁膜１５１を形成する。前記さらに他の絶縁膜１５１、絶縁膜パターン１４０ａ及び下部絶縁膜１１５を貫通して前記第１導電性パッド１２０ａの上面に接するキャパシタ１９０を形成する。まず、前記窒化膜スタッド１４７をマスクとして前記さらに他の絶縁膜１５１、絶縁膜パターン１４０ａ及び下部絶縁膜１１５をエッチングしてストレッジノードコンタクトホールを形成し、前記ストレッジノードコンタクトホールに導電性物質を埋め込んでストレッジノードコンタクトプラグ１９０ａを形成する。通常の方法と同様にして、前記ストレッジノードコンタクトプラグ１９０ａに接する下部電極１９０ｂを形成する。前記下部電極１９０ｂ上に誘電膜１９０ｃを形成した後、導電性物質を蒸着且つ平坦化させて上部電極１９０ｄを形成する。前記キャパシタ１９０の形成された結果物上に平坦化した金属間絶縁膜１５２を形成する。
【００４５】
図１０を参照すれば、先ず、前記窒化膜ライナー１４５が露出されるように、前記窒化膜ライナー１４５に対して前記金属間絶縁膜１５２、さらに他の絶縁膜１５１及び他の絶縁膜１５０がエッチング選択比を有するエッチング工程によって前記金属間絶縁膜１５２、さらに他の絶縁膜１５１及び他の絶縁膜１５０の一部をエッチングする。次に、前記窒化膜ライナー１４５の露出された部分をエッチングし、前記各導電層パターン１３０ａを露出させるコンタクトホールＨ１１，Ｈ１２を形成する。前記コンタクトホールＨ１１，Ｈ１２に金属を埋め込む。これにより、前記金属間絶縁膜１５２、さらに他の絶縁膜１５１、他の絶縁膜１５０及び窒化膜ライナー１４５を貫通して前記導電層パターン１３０ａに各々接する金属コンタクトプラグ１５５ａ，１５５ｂが形成される。金属コンタクトプラグ用コンタクトホールを形成するに際し、既存の工程においては、層間絶縁膜及び約２０００Åのビットラインマスクシリコン窒化膜をエッチングしなければならなかった、これに対し、本発明においては、層間絶縁膜と、前記ビットラインマスクシリコン窒化膜に比べて相対的に薄い窒化膜ライナーをエッチングすれば良い。これにより、金属コンタクトプラグ用コンタクトホールの形成が容易になる。そして、本発明において、前記窒化膜ライナー１４５は前記導電層パターン１３０ａ及び絶縁膜パターン１４０ａによって限定されるトレンチの屈曲に沿って形成される。このため、前記窒化膜ライナー１４５は前記半導体基板１００に対して水平部分及び垂直部分を有する。図１０から明らかなように、コンタクトホールＨ１２の形成時に誤整列が生じても、前記窒化膜ライナー１４５の垂直部分に沿って前記コンタクトホールＨ１２は自己整列される。このように、本発明によれば、ビットラインスタッドパッドの導電層パターンと誤整列されても誤整列による誤りを最小化できる金属コンタクトプラグを備える半導体素子を製造することができる。後続工程において、前記金属コンタクトプラグ１５５ａ，１５５ｂの上面に各々接する金属配線１６０を形成する。
【００４６】
図１０から明らかなように、前述した方法と同様にして製造された半導体素子は、ビットラインスタッドパッドの導電層パターンと金属コンタクトプラグとの接触面積が十分に確保されることから、コンタクト抵抗が減る。そして、前記導電層パターンを小さく形成することもできる。これにより、既存工程において問題とされていたビットラインスタッドパッドが大きくなるに伴ってビットラインフォトリソグラフィ焦点深度マージンが減るという問題が解決される。
【００４７】
第２実施の形態
図１１ないし図１６は、本発明の第２実施の形態による半導体素子及びその製造方法を説明するための断面図である。そして、図１８は、この実施の形態による半導体素子のセル領域の平面レイアウト図である。図１１中のセル領域Ｃの断面図は図１８のＩ−Ｉ’断面に対応する。図１２ないし図１６中のセル領域Ｃの断面図は図１８のＩＩ−ＩＩ’断面に対応する。前記第２実施の形態は前記第１実施の形態と大体同一であるが、絶縁膜パターンを形成する方法には違いがある。
【００４８】
図１１を参照すれば、図１を参照して述べたように、半導体基板２００の周辺回路領域Ｐに第１ゲート２０５とソース／ドレイン（図示せず）及び第２ゲート２０６とソース／ドレイン２１１を形成する。前記半導体基板２００のセル領域Ｃに多数の第３ゲート２０７とソース／ドレイン２１２を形成する。参照符号２０５ａはゲート絶縁膜を、２０５ｂは窒化膜スペーサを各々表わす。
【００４９】
前記第１、第２及び第３ゲート２０５，２０６，２０７とソース／ドレイン２１１，２１２が形成された半導体基板２００上に形成された下部絶縁膜２１５内に前記各第３ソース／ドレイン２１２に接する第１及び第２導電性パッド２２０ａ，２２０ｂを形成する。前記下部絶縁膜２１５を貫通して前記第１ゲート２０５に接する第１コンタクトプラグ２２５ａ及び第２ソース／ドレイン２１１に接する第２コンタクトプラグ２２５ｂを形成する。そして、前記第２導電性パッド２２０ｂの上面に接する第３コンタクトプラグ２２５ｃを形成する。前記第１、第２及び第３コンタクトプラグ２２５ａ，２２５ｂ，２２５ｃが形成された結果物上に導電層２３０を形成する。前記導電層２３０上に酸化膜２３２及び窒化膜２３５を順次形成する。
【００５０】
図１２を参照すれば、前記導電層２３０、酸化膜２３２及び窒化膜２３５をパターニングして前記第１、第２及び第３コンタクトプラグ２２５ａ，２２５ｂ，２２５ｃの上面に各々接する導電層パターン２３０ａ、酸化膜パターン２３２ａ及び窒化膜パターン２３５ａを形成する。
【００５１】
図１３を参照すれば、前記導電層パターン２３０ａ、酸化膜パターン２３２ａ及び窒化膜パターン２３５ａと段差無しに絶縁膜２４０を形成する。まず、導電層パターン２３０ａ、酸化膜パターン２３２ａ及び窒化膜パターン２３５ａが形成された結果物上にパターン間のギャップを埋め込む絶縁膜を形成する。次に、前記窒化膜パターン２３５ａの上面が露出されるように前記絶縁膜の上面をＣＭＰする。
【００５２】
図１４を参照すれば、図１３の結果物から前記酸化膜パターン２３２ａが露出されるように前記窒化膜パターン２３５ａをエッチングする。この時、好ましくは、前記絶縁膜２４０はエッチングされない。このため、好ましくは、前記窒化膜パターン２３５ａをエッチングする段階は、前記絶縁膜２４０に対して前記窒化膜パターン２３５ａがエッチング選択比を有するエッチング工程によって行う。前記酸化膜パターン２３２ａは、後続工程において、前記絶縁膜２４０の一部をエッチングする時、前記絶縁膜２４０と同時にエッチングされつつ前記導電層パターン２３０ａがエッチングされることを防止する役割をする。
【００５３】
図１５を参照すれば、図１４の結果物において、前記絶縁膜２４０の一部及び酸化膜パターン２３２ａを湿式エッチングする。これにより、前記導電層パターン２３０ａ間に、前記導電層パターン２３０ａよりも厚く、前記半導体基板２００に直交する断面が実質的に逆Ｔ字形状である絶縁膜パターン２４０ａが形成される。参照符号Ｔ２は前記導電層パターン２３０ａ及び絶縁膜パターン２４０ａによって限定されるトレンチである。前記絶縁膜パターン２４０ａの断面形状が逆Ｔ字であるため、前記各トレンチＴ２の幅は前記各導電層パターン２３０ａのそれよりも広くなる。前記絶縁膜２４０の一部及び酸化膜パターン２３２ａをエッチングするに際しては、好ましくは、前記絶縁膜２４０に対して前記酸化膜パターン２３２ａがエッチング選択比を有さないエッチング工程によって行う。以降の工程段階は前記第１実施の形態と同一なため、その説明を省く。
【００５４】
以上、本発明を好ましい実施形態を挙げて詳細に説明したが、本発明は前記実施形態に限定されることなく、本発明の技術的思想内であれば、当業者による各種の変形が可能である。
【００５５】
【発明の効果】
以上述べたように、本発明によれば、金属コンタクトプラグとビットラインスタッドパッドの導電層パターンとの間の接触面積を十分に確保することができる。これにより、コンタクト領域の抵抗が高まる心配がない。従って、信号の誤り及び電力損失の問題が解決可能になる。
【００５６】
さらに、既存工程において問題とされていた、ビットラインスタッドパッドが大きくなるに伴ってビットラインフォトリソグラフィ焦点深度マージンが減るという問題は、導電層パターンを縮めると共に、金属コンタクトプラグを大きくすることにより改善可能である。また、窒化膜ライナーを用いて金属コンタクトプラグを自己整列させることにより、金属コンタクトプラグと導電層パターンとの間の誤整列による誤りを最小化可能である。
【００５７】
さらにまた、セル領域における窒化膜スタッドはストレッジノードコンタクトプラグを形成するためにストレッジノードコンタクトホールを形成するに際し、絶縁膜の選択的なエッチングを可能にする。
【図面の簡単な説明】
【図１】本発明の第１実施の形態による半導体素子及びその製造方法を説明するための断面図である。
【図２】 本発明の第１実施の形態による半導体素子及びその製造方法を説明するための断面図である。
【図３】 本発明の第１実施の形態による半導体素子及びその製造方法を説明するための断面図である。
【図４】 本発明の第１実施の形態による半導体素子及びその製造方法を説明するための断面図である。
【図５】 本発明の第１実施の形態による半導体素子及びその製造方法を説明するための断面図である。
【図６】 本発明の第１実施の形態による半導体素子及びその製造方法を説明するための断面図である。
【図７】 本発明の第１実施の形態による半導体素子及びその製造方法を説明するための断面図である。
【図８】 本発明の第１実施の形態による半導体素子及びその製造方法を説明するための断面図である。
【図９】 本発明の第１実施の形態による半導体素子及びその製造方法を説明するための断面図である。
【図１０】 本発明の第１実施の形態による半導体素子及びその製造方法を説明するための断面図である。
【図１１】 本発明の第２実施の形態による半導体素子及びその製造方法を説明するための断面図である。
【図１２】 本発明の第２実施の形態による半導体素子及びその製造方法を説明するための断面図である。
【図１３】 本発明の第２実施の形態による半導体素子及びその製造方法を説明するための断面図である。
【図１４】 本発明の第２実施の形態による半導体素子及びその製造方法を説明するための断面図である。
【図１５】 本発明の第２実施の形態による半導体素子及びその製造方法を説明するための断面図である。
【図１６】 本発明の第２実施の形態による半導体素子及びその製造方法を説明するための断面図である。
【図１７】 本発明の第１実施の形態による半導体素子のセル領域の平面レイアウト図である。
【図１８】 本発明の第２実施の形態による半導体素子のセル領域の平面レイアウト図である。
【符号の説明】
１００ 半導体基板
１３０ａ 導電層パターン
１４０ａ 絶縁膜パターン
１４５ 窒化膜ライナー
１５０，１５１ 他の絶縁膜
１５２ 金属間絶縁膜
１５５ａ，１５５ｂ 金属コンタクトプラグ
Ｈ１１，Ｈ１２ コンタクトホール

Claims (44)

  1. 半導体基板上に形成されたビットラインスタッドパッドである導電層パターンと、
    前記半導体基板に垂直な断面が実質的に逆Ｔ字形状であり、前記導電層パターンよりも厚く、前記導電層パターン間の前記半導体基板上に形成された絶縁膜パターンと、
    前記導電層パターン及び絶縁膜パターンによって限定されるトレンチを完全に埋め込まないほどの厚みをもって前記導電層パターン及び絶縁膜パターン上に形成された窒化膜ライナーと、
    前記窒化膜ライナー上に前記トレンチを完全に埋め込むように形成された他の絶縁膜と、
    前記他の絶縁膜及び窒化膜ライナーをエッチングにより貫通して前記導電層パターンに各々接する一つ以上の金属コンタクトプラグとを含むことを特徴とする半導体素子。
  2. 前記半導体基板と導電層パターン、及び前記半導体基板と絶縁膜パターンとの間に
    第１及び第２ゲートとソース／ドレインと、
    前記第１及び第２ゲートとソース／ドレイン上に形成された下部絶縁膜と、
    前記下部絶縁膜を貫通して前記第１ゲートと第２ソース／ドレインに各々接する第１及び第２コンタクトプラグをさらに含み、前記導電層パターンは前記第１及び第２コンタクトプラグの上面に各々接して形成されたことを特徴とする請求項１に記載の半導体素子。
  3. 前記導電層パターンはＤＲＡＭのビットラインスタッドパッドであることを特徴とする請求項１に記載の半導体素子。
  4. 前記導電層パターンは前記半導体基板の周辺回路領域に形成されたことを特徴とする請求項１に記載の半導体素子。
  5. 前記窒化膜ライナーの厚みは１００〜１０００Åであることを特徴とする請求項１に記載の半導体素子。
  6. 前記金属コンタクトプラグの上面に接する金属配線をさらに含むことを特徴とする請求項１に記載の半導体素子。
  7. 第１領域と第２領域とが限定された半導体基板上に形成されたビットラインスタッドパッドである導電層パターンと、
    前記半導体基板に垂直な断面が実質的に逆Ｔ字形状であり、前記導電層パターンよりも厚く、前記導電層パターン間の前記半導体基板上に形成された絶縁膜パターンと、
    前記導電層パターン及び絶縁膜パターンによって限定されるトレンチを完全に埋め込まないほどの厚みをもって前記導電層パターン及び絶縁膜パターン上に形成された窒化膜ライナーと、
    前記第２領域において、前記窒化膜ライナー上に前記トレンチを完全に埋め込むように形成された他の絶縁膜と、
    前記第１領域において、前記絶縁膜パターンと段差無しに形成されて前記導電層パターンの上面を完全に覆う窒化膜スタッドと、
    前記絶縁膜パターンを貫通して前記半導体基板の導電性領域に接する一つ以上のキャパシタと、
    前記キャパシタ及び他の絶縁膜上に形成された平坦化した金属間絶縁膜と、
    前記金属間絶縁膜、他の絶縁膜及び窒化膜ライナーをエッチングにより貫通して前記導電層パターンに各々接する一つ以上の金属コンタクトプラグとを含むことを特徴とする半導体素子。
  8. 前記第１領域はセル領域であり、前記第２領域は周辺回路領域であることを特徴とする請求項７に記載の半導体素子。
  9. 前記半導体基板と導電層パターン、及び前記半導体基板と絶縁膜パターンとの間に、
    前記第２領域に形成された第１及び第２ゲートとソース／ドレインと、
    前記第１領域に形成された多数の第３ゲートとソース／ドレインと、
    前記第１、第２及び第３ゲートとソース／ドレイン上に形成された下部絶縁膜と、
    前記下部絶縁膜内に形成されて前記多数の第３ソース／ドレインに各々接する第１及び第２導電性パッドと、
    前記下部絶縁膜を貫通して前記第１ゲートと第２ソース／ドレイン及び第２導電性パッドの上面に各々接する第１、第２及び第３コンタクトプラグとをさらに含み、前記導電層パターンは前記第１、第２及び第３コンタクトプラグの上面に各々接して形成され、前記導電性領域は前記第１導電性パッドの上面であることを特徴とする請求項７に記載の半導体素子。
  10. 前記導電層パターンはＤＲＡＭのビットラインスタッドパッドであることを特徴とする請求項７に記載の半導体素子。
  11. 前記窒化膜ライナーの厚みは１００〜１０００Åであることを特徴とする請求項７に記載の半導体素子。
  12. 前記窒化膜スタッド、絶縁膜パターン及び他の絶縁膜に形成されたさらに他の絶縁膜をさらに含み、
    前記一つ以上のキャパシタは前記さらに他の絶縁膜をも貫通して形成され、
    前記一つ以上の金属コンタクトプラグも前記さらに他の絶縁膜を貫通して形成されたことを特徴とする請求項７に記載の半導体素子。
  13. 前記金属コンタクトプラグの上面に各々接する金属配線をさらに含むことを特徴とする請求項７に記載の半導体素子。
  14. 半導体基板上にビットラインスタッドパッドである導電層パターンを形成する段階と、
    前記導電層パターン間の前記半導体基板上に、前記半導体基板に垂直な断面が実質的に逆Ｔ字形状であり、前記導電層パターンよりも厚い絶縁膜パターンを形成する段階と、
    前記導電層パターン及び絶縁膜パターンによって限定されるトレンチを完全に埋め込まないほどの厚みに前記導電層パターン及び絶縁膜パターン上に窒化膜ライナーを形成する段階と、
    前記窒化膜ライナー上に前記トレンチを完全に埋め込むように他の絶縁膜を形成する段階と、
    前記他の絶縁膜及び窒化膜ライナーをエッチングにより貫通して前記導電層パターンに各々接する一つ以上の金属コンタクトプラグを形成する段階とを含むことを特徴とする半導体素子の製造方法。
  15. 前記導電層パターンを形成する段階前に、
    前記半導体基板上に第１及び第２ゲートとソース／ドレインを形成する段階と、 前記第１及び第２ゲートとソース／ドレイン上に下部絶縁膜を形成する段階と前記下部絶縁膜を貫通して前記第１ゲートと第２ソース／ドレインに各々接する第１及び第２コンタクトプラグを形成する段階とをさらに含み、
    前記導電層パターンは前記第１及び第２コンタクトプラグの上面に各々接するように形成することを特徴とする請求項１４に記載の半導体素子の製造方法。
  16. 前記導電層パターンは前記半導体基板の周辺回路領域に形成することを特徴とする請求項１４に記載の半導体素子の製造方法。
  17. 前記導電層パターンを形成する段階は、
    前記半導体基板上に導電層及び窒化膜を順次形成する段階と、
    前記導電層及び窒化膜をパターニングして導電層パターン及び窒化膜パターンを形成する段階とを含み、
    前記絶縁膜パターンを形成する段階は、
    前記導電層パターン及び窒化膜パターンが形成された結果物上に前記導電層パターン及び窒化膜パターンと段差無しに絶縁膜を形成する段階と、
    前記絶縁膜が形成された結果物から前記窒化膜パターンを所定厚みエッチングして残留窒化膜パターンを形成する段階と、
    前記絶縁膜の一部及び残留窒化膜パターンをエッチングする段階とを含むことを特徴とする請求項１４に記載の半導体素子の製造方法。
  18. 前記絶縁膜を形成する段階は、
    前記導電層パターン及び窒化膜パターンが形成された結果物上にパターン間のギャップを埋め込む絶縁膜を形成する段階と、
    前記窒化膜パターンが露出されるように前記絶縁膜の上面を化学機械的研磨する段階とを含むことを特徴とする請求項１７に記載の半導体素子の製造方法。
  19. 前記残留窒化膜パターンを形成する段階は、
    前記絶縁膜に対して前記窒化膜パターンがエッチング選択比を有するエッチング工程により行われることを特徴とする請求項１７に記載の半導体素子の製造方法。
  20. 前記絶縁膜の一部及び残留窒化膜パターンをエッチングする段階は、
    前記絶縁膜に対して前記残留窒化膜パターンがエッチング選択比を有さないエッチング工程によって行なわれることを特徴とする請求項１７に記載の半導体素子の製造方法。
  21. 前記導電層パターンを形成する段階は、
    前記半導体基板上に導電層、酸化膜及び窒化膜を順次形成する段階と、
    前記導電層、酸化膜及び窒化膜をパターニングして導電層パターン、酸化膜パターン及び窒化膜パターンを形成する段階とを含み、
    前記絶縁膜パターンを形成する段階は、
    前記導電層パターン、酸化膜パターン及び窒化膜パターンが形成された結果物上に前記導電層パターン、酸化膜パターン及び窒化膜パターンと段差無しに絶縁膜を形成する段階と、
    前記酸化膜パターンが露出されるように前記絶縁膜の形成された結果物において前記窒化膜パターンをエッチングする段階と、
    前記絶縁膜の一部及び酸化膜パターンをエッチングする段階とを含むことを特徴とする請求項１４に記載の半導体素子の製造方法。
  22. 前記絶縁膜を形成する段階は、
    前記導電層パターン、酸化膜パターン及び窒化膜パターンが形成された結果物上にパターン間のギャップを埋め込む絶縁膜を形成する段階と、
    前記窒化膜パターンが露出されるように前記絶縁膜の上面を化学機械的研磨する段階とを含むことを特徴とする請求項２１に記載の半導体素子の製造方法。
  23. 前記窒化膜パターンをエッチングする段階は、
    前記絶縁膜に対して前記窒化膜パターンがエッチング選択比を有するエッチング工程によって行われることを特徴とする請求項２１に記載の半導体素子の製造方法。
  24. 前記絶縁膜の一部及び酸化膜パターンをエッチングする段階は、
    前記絶縁膜に対して前記酸化膜パターンがエッチング選択比を有さないエッチング工程によって行われることを特徴とする請求項２１に記載の半導体素子の製造方法。
  25. 前記導電層パターンはＤＲＡＭのビットラインスタッドパッドであることを特徴とする請求項１４に記載の半導体素子の製造方法。
  26. 前記窒化膜ライナーの厚みは１００〜１０００Åであることを特徴とする請求項１４に記載の半導体素子の製造方法。
  27. 前記金属コンタクトプラグを形成する段階後に、
    前記金属コンタクトプラグの上面に各々接する金属配線を形成する段階をさらに含むことを特徴とする請求項１４に記載の半導体素子の製造方法。
  28. 第１領域と第２領域が限定された半導体基板上にビットラインスタッドパッドである導電層パターンを形成する段階と、
    前記導電層パターン間の前記半導体基板上に、前記半導体基板に垂直な断面が実質的に逆Ｔ字形状であり、前記導電層パターンよりも厚い絶縁膜パターンを形成する段階と、
    前記導電層パターン及び絶縁膜パターンによって限定されるトレンチを完全に埋め込まないほどの厚みに前記導電層パターン及び絶縁膜パターン上に窒化膜ライナーを形成する段階と、
    前記窒化膜ライナー上に前記トレンチを完全に埋め込むように他の絶縁膜を形成する段階と、
    前記第１領域において、前記絶縁膜パターンと段差無しに前記導電層パターンの上面を完全に覆う窒化膜スタッドを形成する段階と、
    前記絶縁膜パターンをエッチングにより貫通して前記半導体基板の導電性領域に接する一つ以上のキャパシタを形成する段階と、
    前記キャパシタが形成された結果物上に平坦化した金属間絶縁膜を形成する段階と、
    前記金属間絶縁膜、他の絶縁膜及び窒化膜ライナーを貫通して前記導電層パターンに各々接する一つ以上の金属コンタクトプラグを形成する段階とを含むことを特徴とする半導体素子の製造方法。
  29. 前記導電層パターンを形成する段階前に、
    前記第２領域に第１及び第２ゲートとソース／ドレインを、前記第１領域に多数の第３ゲートとソース／ドレインを形成する段階と、
    前記第１、第２及び第３ゲートとソース／ドレイン上に下部絶縁膜を形成する段階と、
    前記下部絶縁内に前記多数の第３ソース／ドレインに各々接する第１及び第２導電性パッドを形成する段階と、
    前記下部絶縁膜を貫通して前記第１ゲートと第２ソース／ドレイン及び第２導電性パッドの上面に各々接する第１、第２及び第３コンタクトプラグを形成する段階とをさらに含み、
    前記導電層パターンは前記第１、第２及び第３コンタクトプラグの上面に各々接するように形成し、前記導電性領域は前記第１導電性パッドの上面であることを特徴とする請求項２８に記載の半導体素子の製造方法。
  30. 前記第１領域はセル領域であり、前記第２領域は周辺回路領域であることを特徴とする請求項２８に記載の半導体素子の製造方法。
  31. 前記導電層パターンを形成する段階は、
    前記半導体基板上に導電層及び窒化膜を順次形成する段階と、
    前記導電層及び窒化膜をパターニングして導電層パターン及び窒化膜パターンを形成する段階とを含み、
    前記絶縁膜パターンを形成する段階は、
    前記導電層パターン及び窒化膜パターンが形成された結果物上に前記導電層パターン及び窒化膜パターンと段差無しに絶縁膜を形成する段階と、
    前記絶縁膜が形成された結果物から前記窒化膜パターンを所定厚みエッチングして残留窒化膜パターンを形成する段階と、
    前記絶縁膜の一部及び残留窒化膜パターンをエッチングする段階とを含むことを特徴とする請求項２８に記載の半導体素子の製造方法。
  32. 前記絶縁膜を形成する段階は
    前記導電層パターン及び窒化膜パターンが形成された結果物上にパターン間のギャップを埋め込む絶縁膜を形成する段階と、
    前記窒化膜パターンが露出されるように前記絶縁膜の上面を化学機械的研磨する段階とを含むことを特徴とする請求項３１に記載の半導体素子の製造方法。
  33. 前記残留窒化膜パターンを形成する段階は、
    前記絶縁膜に対して前記窒化膜パターンがエッチング選択比を有するエッチング工程によって行われることを特徴とする請求項３１に記載の半導体素子の製造方法。
  34. 前記絶縁膜の一部及び残留窒化膜パターンをエッチングする段階は、
    前記絶縁膜に対して前記残留窒化膜パターンがエッチング選択比を有さないエッチング工程によって行われることを特徴とする請求項３１に記載の半導体素子の製造方法。
  35. 前記導電層パターンを形成する段階は、
    前記半導体基板上に導電層、酸化膜及び窒化膜を順次形成する段階と、
    前記導電層、酸化膜及び窒化膜をパターニングして導電層パターン、酸化膜パターン及び窒化膜パターンを形成する段階とを含み、
    前記絶縁膜パターンを形成する段階は、
    前記導電層パターン、酸化膜パターン及び窒化膜パターンが形成された結果物上に前記導電層パターン、酸化膜パターン及び窒化膜パターンと段差無しに絶縁膜を形成する段階と、
    前記酸化膜パターンが露出されるように前記絶縁膜の形成された結果物から前記窒化膜パターンをエッチングする段階と、
    前記絶縁膜の一部及び酸化膜パターンをエッチングする段階とを含むことを特徴とする請求項２８に記載の半導体素子の製造方法。
  36. 前記絶縁膜を形成する段階は、
    前記導電層パターン、酸化膜パターン及び窒化膜パターンが形成された結果物上にパターン間のギャップを埋め込む絶縁膜を形成する段階と、
    前記窒化膜パターンが露出されるように前記絶縁膜の上面を化学機械的研磨する段階とを含むことを特徴とする請求項３５に記載の半導体素子の製造方法。
  37. 前記窒化膜パターンをエッチングする段階は、
    前記絶縁膜に対して前記窒化膜パターンがエッチング選択比を有するエッチング工程によって行われることを特徴とする請求項３５に記載の半導体素子の製造方法。
  38. 前記絶縁膜の一部及び酸化膜パターンをエッチングする段階は、
    前記絶縁膜に対して前記酸化膜パターンがエッチング選択比を有さないエッチング工程によって行われることを特徴とする請求項３５に記載の半導体素子の製造方法。
  39. 前記窒化膜スタッドを形成する段階は、
    前記他の絶縁膜が形成された結果物上に前記第１領域のみを露出させる感光膜パターンを形成する段階と、
    前記第１領域上の窒化膜ライナーが露出されるように、前記感光膜パターンをマスクとして前記他の絶縁膜をエッチングする段階と、
    前記感光膜パターンを除去する段階と、
    前記窒化膜ライナーが露出された結果物上に前記トレンチを完全に埋め込む窒化物を蒸着する段階と、
    前記絶縁膜パターンが露出されるように前記窒化物が蒸着された結果物の上面を平坦化させる段階とを含むことを特徴とする請求項２８に記載の半導体素子の製造方法。
  40. 前記窒化物が蒸着された結果物の上面を平坦化させる段階はエッチバックによって行われることを特徴とする請求項３９に記載の半導体素子の製造方法。
  41. 前記窒化物が蒸着された結果物の上面を平坦化させる段階は化学機械的研磨によって行われることを特徴とする請求項３９に記載の半導体素子の製造方法。
  42. 前記導電層パターンはＤＲＡＭのビットラインスタッドパッドであることを特徴とする請求項２８に記載の半導体素子の製造方法。
  43. 前記窒化膜スタッドを形成する段階後に、
    前記窒化膜スタッドの形成された結果物上にさらに他の絶縁膜を形成する段階をさらに含み、
    前記一つ以上のキャパシタは前記さらに他の絶縁膜をも貫通するように形成し、前記一つ以上の金属コンタクトプラグも前記さらに他の絶縁膜を貫通するように形成することを特徴とする請求項２８に記載の半導体素子の製造方法。
  44. 前記金属コンタクトプラグを形成する段階後に、
    前記金属コンタクトプラグの上面に各々接する金属配線を形成する段階をさらに含むことを特徴とする請求項２８に記載の半導体素子の製造方法。
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Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6776622B2 (en) * 2002-07-26 2004-08-17 Winbond Electronics Corporation Conductive contact structure and process for producing the same
JP2004146522A (ja) * 2002-10-23 2004-05-20 Renesas Technology Corp キャパシタを有する半導体装置
KR100505062B1 (ko) * 2003-02-22 2005-07-29 삼성전자주식회사 반도체 소자의 제조방법
KR100587669B1 (ko) * 2003-10-29 2006-06-08 삼성전자주식회사 반도체 장치에서의 저항 소자 형성방법.
KR100558005B1 (ko) * 2003-11-17 2006-03-06 삼성전자주식회사 적어도 하나의 스토리지 노드를 갖는 반도체 장치들 및 그제조 방법들
KR100520227B1 (ko) 2003-12-26 2005-10-11 삼성전자주식회사 반도체 메모리장치의 제조방법 및 그에 따른 구조
KR100843717B1 (ko) * 2007-06-28 2008-07-04 삼성전자주식회사 플로팅 바디 소자 및 벌크 바디 소자를 갖는 반도체소자 및그 제조방법
JP4646591B2 (ja) * 2004-10-15 2011-03-09 パナソニック株式会社 半導体装置及びその製造方法
KR100583972B1 (ko) 2004-11-26 2006-05-26 삼성전자주식회사 씨모스 인버터의 노드 콘택 구조체를 갖는 반도체소자의제조방법들
KR100607193B1 (ko) * 2004-12-24 2006-08-01 삼성전자주식회사 게이트 패턴의 상부에 적어도 하나의 저항 패턴을 갖는플레시 메모리들 및 그 형성방법들
KR100675303B1 (ko) * 2006-01-23 2007-01-29 삼성전자주식회사 자기정렬 콘택을 갖는 반도체소자 및 그 형성방법
KR101094380B1 (ko) * 2008-12-29 2011-12-15 주식회사 하이닉스반도체 금속콘택을 갖는 반도체장치 제조 방법
US9153483B2 (en) * 2013-10-30 2015-10-06 Taiwan Semiconductor Manufacturing Company, Ltd. Method of semiconductor integrated circuit fabrication
KR102201092B1 (ko) * 2014-09-16 2021-01-11 삼성전자주식회사 반도체 장치 제조 방법
US10147754B2 (en) * 2017-02-22 2018-12-04 Omnivision Technologies, Inc. Backside illuminated image sensor with improved contact area
CN106684196A (zh) * 2017-03-04 2017-05-17 成都聚合追阳科技有限公司 一种单i型聚光光伏电池芯片
CN106684167A (zh) * 2017-03-05 2017-05-17 成都聚合追阳科技有限公司 一种双i型聚光光伏电池芯片
US10515896B2 (en) * 2017-08-31 2019-12-24 Taiwan Semiconductor Manufacturing Co., Ltd. Interconnect structure for semiconductor device and methods of fabrication thereof
CN107644894B (zh) * 2017-09-18 2023-11-24 京东方科技集团股份有限公司 一种有机电致发光器件、其制备方法及显示装置
US11600519B2 (en) * 2019-09-16 2023-03-07 International Business Machines Corporation Skip-via proximity interconnect

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100305191B1 (ko) * 1998-07-10 2001-11-02 한신혁 반도체소자용캐패시터제조방법
US5994730A (en) 1996-11-21 1999-11-30 Alliance Semiconductor Corporation DRAM cell having storage capacitor contact self-aligned to bit lines and word lines
US5780339A (en) * 1997-05-02 1998-07-14 Vanguard International Semiconductor Corporation Method for fabricating a semiconductor memory cell in a DRAM
US6187672B1 (en) * 1998-09-22 2001-02-13 Conexant Systems, Inc. Interconnect with low dielectric constant insulators for semiconductor integrated circuit manufacturing
US6136716A (en) 1998-11-09 2000-10-24 Worldwide Semiconductor Manufacturing Corporation Method for manufacturing a self-aligned stacked storage node DRAM cell
US6448140B1 (en) * 1999-02-08 2002-09-10 Taiwan Semiconductor Manufacturing Company Laterally recessed tungsten silicide gate structure used with a self-aligned contact structure including a straight walled sidewall spacer while filling recess
US6136643A (en) 1999-02-11 2000-10-24 Vanguard International Semiconductor Company Method for fabricating capacitor-over-bit-line dynamic random access memory (DRAM) using self-aligned contact etching technology
JP4807894B2 (ja) * 1999-05-31 2011-11-02 ルネサスエレクトロニクス株式会社 半導体装置
US6365453B1 (en) * 1999-06-16 2002-04-02 Micron Technology, Inc. Method and structure for reducing contact aspect ratios
KR20010057669A (ko) * 1999-12-23 2001-07-05 한신혁 적층형 캐패시터를 갖는 반도체 장치의 제조 방법
US6309957B1 (en) * 2000-04-03 2001-10-30 Taiwan Semiconductor Maufacturing Company Method of low-K/copper dual damascene
JP3953715B2 (ja) * 2000-07-31 2007-08-08 富士通株式会社 半導体装置及びその製造方法
KR20020029713A (ko) * 2000-10-13 2002-04-19 윤종용 디램 장치 제조방법
US6406968B1 (en) * 2001-01-23 2002-06-18 United Microelectronics Corp. Method of forming dynamic random access memory
US6486033B1 (en) * 2001-03-16 2002-11-26 Taiwan Semiconductor Manufacturing Company SAC method for embedded DRAM devices

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