KR101094380B1 - 금속콘택을 갖는 반도체장치 제조 방법 - Google Patents

금속콘택을 갖는 반도체장치 제조 방법 Download PDF

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Abstract

본 발명은 금속콘택(M1C) 식각공정시 콘택홀이 오픈되지 않는 낫오픈 및 비트라인배선막과 금속콘택이 숏트되어 브릿지가 발생하는 것을 방지할 수 있는 반도체장치 제조 방법을 제공하기 위한 것으로, 본 발명의 반도체장치 제조 방법은 실리콘기판 상부에 제1랜딩금속콘택을 형성하는 단계; 상기 제1랜딩금속콘택 상에 상기 제1랜딩금속콘택과 층간절연막에 의해 절연되는 복수의 비트라인을 형성하는 단계; 이웃하는 상기 비트라인 사이를 관통하여 상기 제1랜딩금속콘택에 연결되는 제2랜딩금속콘택을 형성하는 단계; 상기 제2랜딩금속콘택 상에 금속콘택을 형성하는 단계; 및 상기 금속콘택에 연결되는 금속배선을 형성하는 단계를 포함하고, 상술한 본 발명은 금속콘택(M1C) 아래에 랜딩금속콘택(LMC)을 미리 형성하므로써 금속콘택을 형성하기 위한 M1C 식각 공정시 낫오픈 및 브릿지를 방지할 수 있는 효과가 있다.
금속콘택, M1C, 비트라인, 랜딩금속콘택, LMC, 비트라인콘택

Description

금속콘택을 갖는 반도체장치 제조 방법{METHOD FOR FABRICATING SEMICONDUCTOR DEVICE WITH METAL CONTACT}
본 발명은 반도체장치 제조 방법에 관한 것으로서, 특히 금속콘택을 갖는 반도체장치 제조 방법에 관한 것이다.
DRAM의 경우 전기적 신호를 입력 또는 출력하기 위해 금속배선을 구성한다.금속배선은 제1금속배선(M1) 또는 많게는 제3금속배선(M3)까지 다층으로 적층하여 전기적 신호를 소자에 입력 또는 출력을 한다.
이와 같은 다층 금속배선 중 최하층의 금속배선, 통상적으로 '제1금속배선(M1)'이라 부르며, 제1금속배선(M1)은 금속콘택(Metal 1 Contact, 'M1C'라 일컬음)을 통해 하부의 비트라인과 연결된다.
금속콘택(M1C)을 형성하기 위해서 콘택식각공정, 이를 'M1C 식각'이라고 부르며, M1C 식각 공정은 깊은 콘택홀을 형성하는 공정이다. 일반적으로, M1C 식각 공정은 비트라인(Bitline)의 상부에 형성되어 있는 층간절연막을 식각하여 콘택홀 을 형성한다.
도 1은 종래기술에 따른 주변회로지역에서의 금속배선 형성 방법을 도시한 도면이다. 도 2는 종래기술에 따른 비트라인의 평면도이다.
도 1을 참조하면, 실리콘기판(11) 상부에 게이트구조물(12)을 형성한 후, 제1층간절연막(13)을 형성한다. 게이트구조물(12)은 게이트절연막, 게이트전극 및 게이트하드마스크막의 순서로 적층되어 있다.
이어서, 제1층간절연막(13)을 식각하여 콘택홀을 형성한 후, 콘택홀에 비트라인콘택(BLC, 14)을 매립시킨다.
이어서, 비트라인패드(14)에 연결되는 비트라인(15)을 형성한 후 제2층간절연막(16)을 형성한다. 이때, 주변회로지역에는 셀지역에 형성된 캐패시터의 높이만큼 층간절연막(16)이 매우 두껍게 형성되어 있다. 비트라인(15)은 비트라인배선막(15A)과 비트라인하드마스크막(15B)의 순서로 적층되어 있다.
이어서, M1C 식각 공정을 통해 제2층간절연막(16)과 비트라인하드마스크막(15B)을 식각하여 콘택홀을 형성한 후 콘택홀에 금속콘택(M1C, 17)을 매립한다.
이어서, 금속배선(M1, 18)을 형성하여 금속콘택(17)을 통해 비트라인배선막(15A)과 금속배선(18)을 직접 연결한다
30nm급의 DRAM에서는 셀캐패시턴스(Cs)를 확보하기 위하여 캐패시터의 높이가 한층 더 높아지므로 금속콘택(M1C, 17)이 매립될 콘택홀의 종횡비는 더욱 증가한다. 또한 하부 비트라인(15)의 경우도 그 폭이 더욱 감소하여 통상적인 포토리소그래피(photolithography) 기술로는 패터닝이 불가능하게 되어 DPT(double patterning technology) 기술과 같은 고난이도의 기술을 사용해야 한다.
따라서, 패터닝의 난이도를 조금이라도 줄이기 위해서는 기존의 섬(Island) 및 굴곡이 심한 비트라인 형태(도 2의 (a) 참조)를 라인 및 스페이스(line and space) 구조(도 2의 (b) 참조)로 단순화해야 한다. 이럴 경우 종래 기술에서 금속콘택(M1C, 17)을 비트라인배선막(15A)에 직접 연결시키기 위해 형성했던 섬(island) 형태의 비트라인콘택(BLC, 14)을 더 이상 사용할 수 없다.
다시 말해, 비트라인을 라인 및 스페이스로 형성해야 한다는 것은, 기존에 금속배선(M1, 18) ↔ 콘택(M1C, 17) ↔비트라인배선막(15A) ↔ 비트라인콘택(14) ↔실리콘기판(11)으로 이루어지던 연결(interconnect)이 금속배선(18) ↔ 콘택(17) ↔ 실리콘기판(11)만으로 구성돼야 한다는 것을 의미한다.
30nm급 이상의 DRAM에서는 금속콘택(M1C)과 실리콘기판(11)을 직접 연결시키는 공정이 거의 불가능에 가깝다.
도 3은 종래기술에 따른 문제점을 도시한 도면이다.
도 3을 참조하면, 금속콘택과 실리콘기판을 직접 연결시키는 경우에는 금속콘택이 매립될 콘택홀의 매우 큰 종횡비로 인해 M1C 식각공정시 실리콘기판위에서 콘택홀이 오픈되지 않는 낫오픈(Not open, 도면부호 'A' 참조)이 발생한다.
또한, M1C 식각공정시 오정렬이 발생하는 경우 비트라인배선막과 금속콘택이 숏트되어 브릿지(Bridge, 도면부호 'B' 참조)가 발생할 수 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 금속콘택(M1C) 식각공정시 콘택홀이 오픈되지 않는 낫오픈 및 비트라인배선막과 금속콘택이 숏트되어 브릿지가 발생하는 것을 방지할 수 있는 반도체장치 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기위한 본 발명의 반도체장치 제조 방법은 실리콘기판 상부에 제1랜딩금속콘택을 형성하는 단계; 상기 제1랜딩금속콘택 상에 상기 제1랜딩금속콘택과 층간절연막에 의해 절연되는 복수의 비트라인을 형성하는 단계; 이웃하는 상기 비트라인 사이를 관통하여 상기 제1랜딩금속콘택에 연결되는 제2랜딩금속콘택을 형성하는 단계; 상기 제2랜딩금속콘택 상에 금속콘택을 형성하는 단계; 및 상기 금속콘택 상에 금속배선을 형성하는 단계를 포함하는 것을 특징으로 한다.
또한, 본 발명의 반도체장치 제조 방법은 제1영역과 제2영역이 구분된 실리콘기판의 상기 제1영역 상부에 제1랜딩금속콘택을 형성함과 동시에 상기 제2영역에 비트라인콘택을 형성하는 단계; 상기 제1랜딩금속콘택 및 비트라인콘택을 포함한 전면에 층간절연막을 형성하는 단계; 상기 제2영역에서는 상기 비트라인콘택에 연결되는 제1비트라인과 상기 제1영역에서는 상기 층간절연막 상에 배치되는 제2비트라인을 포함하는 복수의 비트라인을 형성하는 단계; 이웃하는 상기 제2비트라인 사 이를 관통하여 상기 제1랜딩금속콘택에 연결되는 제2랜딩금속콘택을 형성하는 단계; 상기 제2랜딩금속콘택 상에 금속콘택을 형성하는 단계; 및 상기 금속콘택 상에 금속배선을 형성하는 단계를 포함하는 것을 특징으로 한다.
또한, 본 발명의 반도체장치 제조 방법은 제1영역과 제2영역이 구분된 실리콘기판상에 제1층간절연막을 형성하는 단계; 상기 제1영역에서 상기 제1층간절연막을 관통하여 상기 실리콘기판에 연결되는 제1랜딩금속콘택을 형성하는 단계; 상기 제1랜딩금속콘택을 포함한 전면에 제2층간절연막을 형성하는 단계; 상기 제2영역의 제2층간절연막과 제1층간절연막을 식각하여 상기 실리콘기판을 노출시키는 비트라인콘택홀을 형성하는 단계; 상기 제2영역에서는 상기 비트라인콘택홀에 매립되어 비트라인콘택을 겸하는 제1비트라인과 상기 제1영역에서는 상기 제2층간절연막 상에 배치되는 제2비트라인을 포함하는 복수의 비트라인을 형성하는 단계; 이웃하는 상기 제2비트라인 사이를 관통하여 상기 제1랜딩금속콘택에 연결되는 제2랜딩금속콘택을 형성하는 단계; 상기 제2랜딩금속콘택 상에 금속콘택을 형성하는 단계; 및 상기 금속콘택 상에 금속배선을 형성하는 단계를 포함하는 것을 특징으로 한다.
그리고, 본 발명의 반도체장치는 실리콘기판과 금속배선 사이를 연결하는 금속콘택을 갖는 반도체장치에 있어서, 상기 금속콘택과 실리콘기판 사이에 랜딩금속콘택(Landing Metal Contact)이 연결되어 있는 것을 특징으로 하며, 상기 랜딩금속콘택은 제1랜딩금속콘택과 제2랜딩금속콘택이 적층된 것을 특징으로 하고, 상기 제2랜딩금속콘택은 라인 및 스페이스 형태로 패터닝된 비트라인 사이를 관통하는 형태인 것을 특징으로 한다.
또한, 본 발명의 반도체장치는 라인 및 스페이스 형태로 패터닝된 복수개의 제1비트라인이 형성된 제1영역과 굴곡진 형태로 패터닝된 복수개의 제2비트라인이 형성된 제2영역으로 구분된 실리콘기판; 상기 제1영역과 제2영역의 실리콘기판 상에 각각 형성된 게이트구조물; 상기 게이트구조물에 연결된 제1랜딩금속콘택; 이웃하는 상기 제1비트라인 사이를 관통하여 상기 제1랜딩금속콘택에 연결된제2랜딩금속콘택; 상기 제2비트라인과 제1랜딩금속콘택 사이에 연결된 비트라인콘택; 상기 제2랜딩금속콘택 상에 연결되는 제1금속콘택과 상기 제2비트라인에 연결된 제2금속콘택을 포함하는 금속콘택; 및 상기 금속콘택에 연결된 금속배선을 포함하는 것을 특징으로 한다.
상술한 본 발명은 라인 및 스페이스 형태로 비트라인을 패터닝하는 반도체장치 제조 공정시 금속콘택(M1C) 아래에 랜딩금속콘택(LMC)을 미리 형성하므로써 금속콘택을 형성하기 위한 M1C 식각 공정시 낫오픈 및 브릿지를 방지할 수 있는 효과가 있다.
또한, 본 발명은 30nm급 이상의 DRAM 제조 공정에서 가장 난이도가 높은 패터닝 공정인 비트라인과 M1C 형성 공정을 가능하게 할 수 있다. 구체적으로 비트라인 피치가 매우 작아져서 DPT 등의 고난도 노광기술을 적용해야 하는 주변회로영역의 일부영역에서 노광 공정의 난이도를 줄일 수 있도록 패턴 형태의 변경을 가능하게 할 수 있다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
본 발명의 실시예들에서는 30nm급 DRAM에서 금속콘택(M1C)이 실리콘기판에 직접 연결되는 구조가 필요로 하는 불가능한 공정 난이도를 피하고 현실적인 금속콘택식각 기술 수준을 고려하는 한편 금속콘택(M1C)과 비트라인간 브릿지 방지를 위하여 금속콘택(M1C)을 3단으로 나누어 형성한다. 즉, 실리콘기판과 직접 연결되는 제1랜딩금속콘택(Landing Metal Contact1, LMC1)을 비트라인보다 아랫쪽에 먼저 형성한 후 비트라인 위쪽으로부터 비트라인 사이를 지나 제1랜딩금속콘택(LMC1)에 연결되는 제2랜딩금속콘택(LMC2)을 형성하며 마지막에 금속콘택(M1C)을 제2랜딩금속콘택(LMC2)에 연결한다. 결국, 제1랜딩금속콘택(LMC1), 제2랜딩금속콘택(LMC2) 및 금속콘택(M1C)의 3층 구조를 통해 실리콘기판과 금속배선의 연결이 보장된다.
이하, 도면은 DRAM의 주변회로영역에 한하여 서술하기로 한다.
도 4a 내지 도 4g는 본 발명의 제1실시예에 따른 반도체장치 제조 방법을 도시한 공정 단면도이다.
도 4a에 도시된 바와 같이, 통상적인 DRAM 제조 기술에 따라 실리콘기판(21) 상에 게이트구조물(22)을 형성한 후 제1층간절연막(23)을 형성한다. 게이트구조물(22)은 게이트절연막(22A), 게이트전극(22B) 및 게이트하드마스크막(22C)의 순서로 적층되어 있다. 제1층간절연막(23)을 형성한 후에는 평탄화 공정을 진행할 수 있다.
이어서, 제1층간절연막(23)을 식각하여 제1랜딩콘택홀(24)을 형성한다. 제1랜딩콘택홀(24)은 제1랜딩금속콘택이 매립될 콘택홀이다. 제1랜딩콘택홀은 실리콘기판(21)을 노출시키도록 형성되거나 또는 게이트구조물(22)의 게이트전극(22B)이 노출되도록 형성될 수 있다.
이어서, 제1랜딩콘택홀의 바닥에 생성된 자연산화막(native oxide) 등을 제거하기 위한 전세정(pre-cleaning)을 진행한다.
도 4b에 도시된 바와 같이, 제1랜딩콘택홀을 매립하는 텅스텐플러그를 형성한다. 이때, 제1랜딩콘택홀에 매립되는 텅스텐플러그는 제1랜딩금속콘택(LMC1, 25)이 된다.
텅스텐플러그를 형성하는 방법은 다음과 같다.
먼저, 오믹콘택(Ohmic contact)을 만들기 위한 통상적인 공정을 진행한다. 실리콘기판에 연결되는 계면에 오믹콘택을 형성하기 위한 방법으로 티타늄실리사이드(titanium silicide), 코발트실리사이드(cobalt silicide), 니켈실리사이드(nickel silicide) 또는 텅스텐실리사이드(tungsten silicide)를 형성한다.
이후 텅스텐막(바람직하게는 CVD W)을 증착한 다음, 텅스텐플러그를 제1랜딩콘택홀에 매립하는 형태로 한정하기 위해 CMP(Chemical Mechanical Polishing)로 제1랜딩콘택홀 내부를 제외한 영역의 텅스텐막을 제거한다.
상술한 제1랜딩금속콘택(25)은 제1층간절연막(23)을 관통하여 실리콘기판 및 게이트구조물에 연결되는 형태가 된다.
도 4c에 도시된 바와 같이, 전면에 제2층간절연막(26)을 형성한다. 이때, 제2층간절연막(26)의 두께는 제1랜딩금속콘택(25)과 후속 비트라인간의 물리적, 전기적 브릿지를 방지할 수 있도록 조정한다.
이어서, 비트라인(28)을 형성한다.
비트라인(28)을 형성하는 방법은 다음과 같다. 먼저, 배리어메탈을 증착한 후 텅스텐막을 증착한다. 배리어메탈은 Ti/TiN 또는 TiN을 포함할 수 있다. 텅스텐막은 화학기상증착법(CVD)을 이용하여 증착한다. 텅스텐막은 비트라인배선막(28A)이다. 이어서, 텅스텐막 상에 질화막 등을 이용하여 비트라인하드마스크막(28B)을 형성한 후 비트라인패터닝을 진행한다. 비트라인패터닝은 통상적인 포토리소그래피와 식각공정을 이용할 수 있다. 이때 제1랜딩금속콘택(25)이 존재하는 영역에서는 비트라인의 피치(pitch)가 매우 작으므로 그에 따른 패터닝의 부담을 덜기 위해 라인 및 스페이스 형태로 패터닝한다.
도 4d에 도시된 바와 같이, 비트라인(28)을 포함한 전면에 제3층간절연막(29)을 형성한 후 CMP 등의 방법으로 평탄화한다.
이어서, 통상적인 포토리소그래피 및 식각 공정을 통해 제2랜딩콘택홀(30)을 형성한다. 제2랜딩콘택홀(30) 아래에는 제1랜딩금속콘택(25)이 노출된다. 이를 위해 제2랜딩콘택홀(30)을 형성하기 위한 식각공정에서는 이웃하는 비트라인(28) 사이를 관통하도록 진행한다.
제2랜딩콘택홀(30) 형성시에는 후속의 금속콘택홀과의 오버랩마진(overlap margin)을 확보하기 위해서 제2랜딩콘택홀(30)의 상부를 확장하여 깔대기 모양을 형성할 수 있다. 바람직하게, 깔대기 모양의 형성 방법은 아르곤 스퍼터링(Ar sputtering)을 이용한다.
도 4e에 도시된 바와 같이, 전세정을 진행한 후에 제2랜딩콘택홀(30)에 매립되는 텅스텐플러그를 형성한다. 이때, 제2랜딩콘택홀에 매립되는 텅스텐플러그는 제2랜딩금속콘택(LMC2, 31)이 된다.
텅스텐플러그를 형성하는 방법은 다음과 같다.
먼저, 배리어메탈을 증착한다. 배리어메탈은 Ti/TiN 또는 TiN이 가능하다. 이어서, 텅스텐막(바람직하게는 CVD W)을 증착한 다음, 텅스텐플러그를 제2랜딩콘택홀을 매립하는 형태로 한정하기 위해 CMP로 제2랜딩콘택홀을 제외한 영역의 텅스텐막을 제거한다.
상술한 제2랜딩금속콘택(31)은 제3층간절연막(29)과 제2층간절연막(26)을 관통하여 제1랜딩금속콘택(25)에 연결되는 형태가 된다.
도 4f에 도시된 바와 같이, 전면에 제4층간절연막(32)을 형성한 후, 통상적인 포토리소그래피 및 식각 공정을 통해 금속콘택홀(33)을 형성한다. 이때, 금속콘택홀(33) 아래에 제2랜딩금속콘택(31)이 노출되도록 한다. 금속콘택홀(33)을 형성하기 위한 식각공정은 종래기술의 M1C 식각 공정과 동일하다.
도 4g에 도시된 바와 같이, 전세정을 진행한 후에 금속콘택홀에 매립되는 텅스텐플러그를 형성한다. 이때, 금속콘택홀에 매립되는 텅스텐플러그는 금속콘택(M1C, 34)이 된다.
텅스텐플러그를 형성하는 방법은 다음과 같다.
먼저, 배리어메탈을 증착한다. 배리어메탈은 Ti/TiN 또는 TiN이 가능하다. 이어서, 텅스텐막(바람직하게는 CVD W)을 증착한 다음, 텅스텐플러그를 제2금속콘택홀을 매립하는 형태로 한정하기 위해 CMP로 제2금속콘택홀 제외한 영역의 텅스텐막을 제거한다.
상술한 금속콘택(34)은 제4층간절연막(32)을 관통하여 제2랜딩금속콘택(31)에 연결되는 형태가 된다.
이어서, 통상적인 DRAM 제조 공정에 따라 금속 배선(M1, 35)을 형성한다.
상술한 제1실시예에 따르면, 비트라인(28)이 라인 및 스페이서 형태로 패터닝되는 영역에서 금속배선(M1, 35) ↔금속콘택(M1C, 34) ↔ 실리콘기판(21)의 연결(Interconnection)이 완성된다. 특히, 금속콘택(34)과 실리콘기판(21)의 연결은 제1랜딩금속콘택(25)과 제2랜딩금속콘택(31)에 의해 보장된다. 이에 따라, 30nm급 이상의 DRAM에서도 금속콘택(M1C)과 실리콘기판을 연결시키는 공정이 가능하다.
또한, 제1 및 제2랜딩금속콘택(25, 31)을 사용하므로써 금속콘택(34)이 매립될 금속콘택홀의 종횡비를 감소시킬 수 있고, 이에 따라 M1C 식각공정시 낫오픈 및 비트라인배선막과 금속콘택간의 숏트가 방지된다.
도 5a 내지 도 5g는 본 발명의 제2실시예에 따른 반도체장치 제조 방법을 도시한 공정 단면도이다.
도 5a에 도시된 바와 같이, 통상적인 DRAM 제조 기술에 따라 실리콘기판(41) 상에 게이트구조물(42)을 형성한 후 제1층간절연막(43)을 형성한다. 게이트구조물(42)은 게이트절연막(42A), 게이트전극(42B) 및 게이트하드마스크막(42C)의 순서 로 적층되어 있다. 제1층간절연막(43)을 형성한 후에는 평탄화 공정을 진행할 수 있다.
실리콘기판(41)은 제1영역(C)과 제2영역(D)으로 구분되어 있을 수 있다. 제1영역은 비트라인이 라인 및 스페이스 형태로 패터닝되는 영역이고, 제2영역은 비트라인이 굴곡이 있는 형태 및 섬(island) 형태로 패터닝되는 영역이다. 결국, 본 발명의 실시예는 라인 및 스페이스 형태로 패터닝되는 비트라인과 굴곡 및 섬 형태를 갖고 패터닝되는 비트라인이 공존하는 경우의 제조방법이다.
이어서, 제1층간절연막(43)을 식각하여 제1랜딩콘택홀(44A)과 제1비트라인콘택홀(44B)을 형성한다. 제1랜딩콘택홀(44A)은 제1랜딩금속콘택이 매립될 콘택홀이며, 제1비트라인콘택홀(44B)은 제1비트라인콘택이 매립될 콘택홀이다. 제1랜딩콘택홀(44A)과 제1비트라인콘택홀(44B)은 모두 실리콘기판(41)을 노출시키도록 형성되거나 또는 게이트전극(42B)이 노출되도록 형성될 수 있다.
이어서, 제1랜딩콘택홀(44A) 및 제1비트라인콘택홀(44B)의 바닥에 생성된 자연산화막(native oxide) 등을 제거하기 위한 전세정(pre-cleaning)을 진행한다.
도 5b에 도시된 바와 같이, 제1랜딩콘택홀과 제1비트라인콘택홀을 각각 매립하는 텅스텐플러그를 형성한다. 이때, 제1랜딩콘택홀에 매립되는 텅스텐플러그는 제1랜딩금속콘택(LMC1, 45A)이 되고, 제1비트라인콘택홀에 매립되는 텅스텐플러그는 제1비트라인콘택(BLC1, 45B)이 된다. 즉, 제1영역에서는 제1랜딩금속콘택(45A)이 형성되고, 제2영역에서는 제1비트라인콘택(45B)이 형성된다.
제1랜딩금속콘택(45A) 및 제1비트라인콘택(45B)이 되는 텅스텐플러그를 형성 하는 방법은 다음과 같다.
먼저, 오믹콘택(Ohmic contact)을 만들기 위한 통상적인 공정을 진행한다. 실리콘기판에 연결되는 계면에 오믹콘택을 형성하기 위한 방법으로 티타늄실리사이드(titanium silicide), 코발트실리사이드(cobalt silicide), 니켈실리사이드(nickel silicide) 또는 텅스텐실리사이드(tungsten silicide)를 형성한다.
이후 텅스텐막(바람직하게는 CVD W)을 증착한 다음, 텅스텐플러그를 제1랜딩콘택홀 및 제1비트라인콘택홀에 매립하는 형태로 한정하기 위해 CMP로 제1랜딩콘택홀 및 제1비트라인콘택홀 내부를 제외한 영역의 텅스텐막을 제거한다.
상술한 제1랜딩금속콘택 및 제1비트라인콘택(45A, 45B)은 제1층간절연막(43)을 관통하여 실리콘기판 및 게이트구조물에 연결되는 형태가 된다.
도 5c에 도시된 바와 같이, 전면에 제2층간절연막(46)을 형성한다. 이때, 제2층간절연막(46)의 두께는 제1금속콘택과 후속 비트라인간의 물리적, 전기적 브릿지를 방지할 수 있도록 조정한다.
통상적인 포토리소그래피와 식각 공정을 통해 제2비트라인콘택홀(47)을 형성한 후, 전세정 공정을 진행한다. 제2비트라인콘택홀(47)의 하부에는 제1비트라인콘택(45B)이 노출된다.
제2비트라인콘택홀은 제1영역에서는 형성하지 않는다.
이어서, 비트라인(48)을 형성한다.
비트라인(48)을 형성하는 방법은 다음과 같다. 먼저, 배리어메탈을 증착한 후, 제2비트라인콘택홀을 매립하도록 텅스텐막을 증착한다. 배리어메탈은 Ti/TiN 또는 TiN을 포함할 수 있다. 텅스텐막은 화학기상증착법(CVD)을 이용하여 증착한다. 텅스텐막은 제2비트라인콘택 및 비트라인배선막(48A)을 겸하는 물질이다. 이어서, 텅스텐막 상에 질화막 등을 이용하여 비트라인하드마스크막(48B)을 형성한 후 비트라인패터닝을 진행한다. 비트라인패터닝은 통상적인 포토리소그래피와 식각공정을 이용할 수 있다. 이때 제1랜딩금속콘택(45A)이 존재하는 제1영역에서는 비트라인의 피치(pitch)가 매우 작으므로 그에 따른 패터닝의 부담을 덜기 위해 라인 및 스페이스 형태로 패터닝한다. 그리고, 제2비트라인콘택홀이 존재하는 제2영역에서는 비트라인의 피치가 비교적 크기 때문에 패터닝이 부담이 덜하므로 기존의 굴곡 및 섬형태로 패터닝할 수 있다.
비트라인(48)을 형성하는 또 다른 예로서 제2비트라인콘택홀 내부를 제외한 나머지 텅스텐막을 CMP 등으로 제거한 후 텅스텐막(바람직하게는 PVD W)과 적절한 두께의 하드마스크막을 증착한 후 비트라인패터닝을 진행하는 방법이 있다.
도 5d에 도시된 바와 같이, 비트라인(48)을 포함한 전면에 제3층간절연막(49)을 형성한 후 CMP 등의 방법으로 평탄화한다.
이어서, 통상적인 포토리소그래피 및 식각 공정을 통해 제1영역에 제2랜딩콘택홀(50)을 형성한다. 제2랜딩콘택홀(50) 아래에는 제1랜딩금속콘택(45A)이 노출된다. 이를 위해 제2랜딩콘택홀(50)을 형성하기 위한 식각공정에서는 제1영역에서 이웃하는 비트라인(48) 사이를 관통하도록 진행한다.
제2랜딩콘택홀(50) 형성시에는 후속의 금속콘택홀과의 오버랩마진(overlap margin)을 확보하기 위해서 제2랜딩콘택홀(50)의 상부를 확장하여 깔대기 모양을 형성할 수 있다. 바람직하게, 깔대기 모양의 형성 방법은 아르곤 스퍼터링(Ar sputtering)을 이용한다.
도 5e에 도시된 바와 같이, 전세정을 진행한 후에 제2랜딩콘택홀(50)에 매립되는 텅스텐플러그를 형성한다. 이때, 제2랜딩콘택홀(50)에 매립되는 텅스텐플러그는 제2랜딩금속콘택(LMC2, 51)이 된다.
제2랜딩금속콘택(51)이 되는 텅스텐플러그를 형성하는 방법은 다음과 같다.
먼저, 배리어메탈을 증착한다. 배리어메탈은 Ti/TiN 또는 TiN이 가능하다. 이어서, 텅스텐막(바람직하게는 CVD W)을 증착한 다음, 텅스텐플러그를 제2랜딩콘택홀을 매립하는 형태로 한정하기 위해 CMP로 제2랜딩콘택홀을 제외한 영역의 텅스텐막을 제거한다.
상술한 제2랜딩금속콘택(51)은 제3층간절연막(49)과 제2층간절연막(46)을 관통하여 제1랜딩금속콘택(45A)에 연결되는 형태가 된다.
도 5f에 도시된 바와 같이, 전면에 제4층간절연막(52)을 형성한 후, 통상적인 포토리소그래피 및 식각 공정을 통해 금속콘택홀(53A, 53B)을 형성한다. 이때, 제1영역에서는 금속콘택홀(53A) 아래에 제2랜딩금속콘택(51)이 노출되고, 제2영역에서는 금속콘택홀(53B) 아래에 비트라인배선막(48A)이 노출되도록 한다. 금속콘택홀을 형성하기 위한 식각공정은 종래기술의 M1C 식각 공정과 동일하다. 제1영역에서는 제4층간절연막(52)을 식각하여 금속콘택홀(53A)을 형성하고, 제2영역에서는 제4층간절연막(52)과 비트라인하드마스크막(48B)을 식각하여 금속콘택홀(53B)을 형성한다.
도 5g에 도시된 바와 같이, 전세정을 진행한 후에 금속콘택홀(53A, 53B)에 매립되는 텅스텐플러그를 형성한다. 이때, 금속콘택홀에 매립되는 텅스텐플러그는 금속콘택(M1C)(54A, 54B)이 된다. 금속콘택 중 하나(54A)는 제2랜딩금속콘택(51)에 연결되고, 다른 하나(54B)는 비트라인배선막(48A)에 연결된다.
금속콘택(54A, 54B)이 되는 텅스텐플러그를 형성하는 방법은 다음과 같다.
먼저, 배리어메탈을 증착한다. 배리어메탈은 Ti/TiN 또는 TiN이 가능하다. 이어서, 텅스텐막(바람직하게는 CVD W)을 증착한 다음, 텅스텐플러그를 제2금속콘택홀을 매립하는 형태로 한정하기 위해 CMP로 제2금속콘택홀 제외한 영역의 텅스텐막을 제거한다.
상술한 금속콘택(54A)은 제4층간절연막(52)을 관통하여 제2랜딩금속콘택(54A)에 연결되는 형태가 된다.
이후 통상적인 DRAM 제조 공정에 따라 금속 배선(M1, 55)을 형성한다.
상술한 제2실시예에 따르면, 비트라인(48)이 라인 및 스페이서 형태로 패터닝되는 제1영역에서 금속배선(M1, 55) ↔금속콘택(54A) ↔ 실리콘기판(41)의 연결(Interconnection)이 완성된다.
특히, 금속콘택(54A)과 실리콘기판(41)의 연결은 제1랜딩금속콘택(45A)과 제2랜딩금속콘택(51)에 의해 보장된다. 이에 따라, 30nm급 이상의 DRAM에서도 금속콘택(M1C)과 실리콘기판을 연결시키는 공정이 가능하다. 또한, 제1랜딩금속콘택(45A) 및 제2랜딩금속콘택(51)을 사용하므로써 금속콘택(54A)이 매립될 금속콘택홀의 종횡비를 감소시킬 수 있고, 이에 따라 M1C 식각공정시 낫오픈 및 비트라인배선막과 금속콘택간의 숏트가 방지된다.
도 6a 내지 도 6h은 본 발명의 제3실시예에 따른 반도체장치 제조 방법을 도시한 공정 단면도이다.
도 6a에 도시된 바와 같이, 통상적인 DRAM 제조 기술에 따라 실리콘기판(61) 상에 게이트구조물(62)을 형성한 후 제1층간절연막(63)을 형성한다. 게이트구조물(62)은 게이트절연막(62A), 게이트전극(62B) 및 게이트하드마스크막(62C)의 순서로 적층되어 있다. 제1층간절연막()을 형성한 후에는 평탄화 공정을 진행할 수 있다.
실리콘기판(61)은 제1영역(C)과 제2영역(D)으로 구분되어 있을 수 있다. 제1영역은 비트라인이 라인 및 스페이스 형태로 패터닝되는 영역이고, 제2영역은 비트라인이 굴곡 및 섬 형태로 패터닝되는 영역이다. 결국, 본 발명의 실시예는 라인 및 스페이스 형태로 패터닝되는 비트라인과 굴곡 및 섬 형태를 갖고 패터닝되는 비트라인이 공존하는 방법이다.
이어서, 제1층간절연막(63)을 식각하여 제1랜딩콘택홀(64)을 형성한다. 제1랜딩콘택홀(64)은 제1랜딩금속콘택이 매립될 콘택홀이다. 제1랜딩콘택홀은 실리콘기판을 노출시키도록 형성되거나 또는 게이트전극이 노출되도록 형성될 수 있다.
이어서, 제1랜딩콘택홀의 바닥에 생성된 자연산화막(native oxide) 등을 제거하기 위한 전세정(pre-cleaning)을 진행한다.
도 6b에 도시된 바와 같이, 제1랜딩콘택홀을 매립하는 텅스텐플러그를 형성한다. 이때, 제1랜딩콘택홀에 매립되는 텅스텐플러그는 제1랜딩금속콘택(LMC1, 65) 이 된다.
제1랜딩금속콘택(65)이 되는 텅스텐플러그를 형성하는 방법은 다음과 같다.
먼저, 오믹콘택(Ohmic contact)을 만들기 위한 통상적인 공정을 진행한다. 실리콘기판에 연결되는 계면에 오믹콘택을 형성하기 위한 방법으로 티타늄실리사이드(titanium silicide), 코발트실리사이드(cobalt silicide), 니켈실리사이드(nickel silicide) 또는 텅스텐실리사이드(tungsten silicide)를 형성한다.
이후 텅스텐막(바람직하게는 CVD W)을 증착한 다음, 텅스텐플러그를 제1랜딩콘택홀에 매립하는 형태로 한정하기 위해 CMP로 제1랜딩콘택홀 내부를 제외한 영역의 텅스텐막을 제거한다.
상술한 제1랜딩금속콘택(65)은 제1층간절연막(63)을 관통하여 실리콘기판 및 게이트구조물에 연결되는 형태가 된다.
도 6c에 도시된 바와 같이, 전면에 제2층간절연막(66)을 형성한다. 이때, 제2층간절연막의 두께는 제1랜딩금속콘택(65)과 후속 비트라인간의 물리적, 전기적 브릿지를 방지할 수 있도록 조정한다.
통상적인 포토리소그래피와 식각 공정을 통해 제2영역에 비트라인콘택홀(67)을 형성한 후, 전세정 공정을 진행한다. 비트라인콘택홀(67)은 실리콘기판(61)을 노출시키도록 형성되거나 또는 게이트전극(62B)이 노출되도록 형성될 수 있다.
비트라인콘택홀은 제1영역에서는 형성하지 않는다.
도 6d에 도시된 바와 같이, 비트라인콘택홀을 매립하는 비트라인콘택 및 비트라인(68)을 형성한다.
먼저, 오믹콘택(Ohmic contact)을 만들기 위한 통상적인 공정을 진행한다. 실리콘기판에 연결되는 계면에 오믹콘택을 형성하기 위한 방법으로 티타늄실리사이드(titanium silicide), 코발트실리사이드(cobalt silicide), 니켈실리사이드(nickel silicide) 또는 텅스텐실리사이드(tungsten silicide)를 형성한다.
이후, 비트라인콘택홀을 매립하도록 배리어메탈과 텅스텐막을 증착한다. 텅스텐막은 화학기상증착법(CVD)을 이용하여 증착한다. 텅스텐막은 비트라인콘택 및 비트라인배선막(68A)을 겸하는 물질이다. 이어서, 텅스텐막 상에 질화막 등을 이용하여 비트라인하드마스크막(68B)을 형성한 후 비트라인패터닝을 진행한다. 비트라인패터닝은 통상적인 포토리소그래피와 식각공정을 이용할 수 있다. 이때 제1랜딩금속콘택이 존재하는 제1영역에서는 비트라인의 피치(pitch)가 매우 작으므로 그에 따른 패터닝의 부담을 덜기 위해 라인 및 스페이스 형태로 패터닝한다. 그리고, 비트라인콘택홀이 존재하는 제2영역에서는 비트라인의 피치가 비교적 크기 때문에 패터닝이 부담이 덜하므로 기존의 굴곡 및 섬형태로 패터닝한다.
비트라인을 형성하는 또 다른 예로서 비트라인콘택홀 내부를 제외한 나머지 텅스텐막을 CMP 등으로 제거한 후 텅스텐막(바람직하게는 PVD W)과 적절한 두께의 하드마스크막을 증착한 후 비트라인패터닝을 진행하는 방법이 있다.
도 6e에 도시된 바와 같이, 비트라인을 포함한 전면에 제3층간절연막(69)을 형성한 후 CMP 등의 방법으로 평탄화한다.
이어서, 통상적인 포토리소그래피 및 식각 공정을 통해 제1영역에 제2랜딩콘택홀(70)을 형성한다. 제2랜딩콘택홀(70) 아래에는 제1랜딩금속콘택(65)이 노출된 다. 이를 위해 제2랜딩콘택홀(70)을 형성하기 위한 식각공정에서는 비트라인(68) 사이를 관통하도록 진행한다.
제2랜딩콘택홀(70) 형성시에는 후속의 금속콘택홀과의 오버랩마진(overlap margin)을 확보하기 위해서 제2랜딩콘택홀(70)의 상부를 확장하여 깔대기 모양을 형성할 수 있다. 바람직하게, 깔대기 모양의 형성 방법은 아르곤 스퍼터링(Ar sputtering)을 이용한다.
도 6f에 도시된 바와 같이, 전세정을 진행한 후에 제2랜딩콘택홀(70)에 매립되는 텅스텐플러그를 형성한다. 이때, 제2랜딩콘택홀(70)에 매립되는 텅스텐플러그는 제2랜딩금속콘택(LMC2, 71)이 된다.
제2랜딩금속콘택(71)이 되는 텅스텐플러그를 형성하는 방법은 다음과 같다.
먼저, 배리어메탈을 증착한다. 배리어메탈은 Ti/TiN 또는 TiN이 가능하다. 이어서, 텅스텐막(바람직하게는 CVD W)을 증착한 다음, 텅스텐플러그를 제2랜딩콘택홀을 매립하는 형태로 한정하기 위해 CMP로 제2랜딩콘택홀을 제외한 영역의 텅스텐막을 제거한다.
상술한 제2랜딩금속콘택(71)은 제3층간절연막(69)과 제2층간절연막(66)을 관통하여 제1랜딩금속콘택(65)에 연결되는 형태가 된다.
도 6g에 도시된 바와 같이, 전면에 제4층간절연막(72)을 형성한 후, 통상적인 포토리소그래피 및 식각 공정을 통해 금속콘택홀(73A, 73B)을 형성한다. 이때, 제1영역에서는 금속콘택홀(73A) 아래에 제2랜딩금속콘택(71)이 노출되고, 제2영역에서는 금속콘택홀(73B) 아래에 비트라인배선막(68A)이 노출되도록 한다. 금속콘택 홀을 형성하기 위한 식각공정은 종래기술의 M1C 식각 공정과 동일하다. 제1영역에서는 제4층간절연막(72)을 식각하여 금속콘택홀(73A)을 형성하고, 제2영역에서는 제4층간절연막(72)과 비트라인하드마스크막(68B)을 식각하여 금속콘택홀(73B)을 형성한다.
도 6h에 도시된 바와 같이, 전세정을 진행한 후에 금속콘택홀에 매립되는 텅스텐플러그를 형성한다. 이때, 금속콘택홀에 매립되는 텅스텐플러그는 금속콘택(M1C)(74A, 74B)이 된다. 금속콘택 중 하나(74A)는 제2랜딩금속콘택(71)에 연결되고, 다른 하나(74B)는 비트라인배선막(68A)에 연결된다.
텅스텐플러그를 형성하는 방법은 다음과 같다.
먼저, 배리어메탈을 증착한다. 배리어메탈은 Ti/TiN 또는 TiN이 가능하다. 이어서, 텅스텐막(바람직하게는 CVD W)을 증착한 다음, 텅스텐플러그를 제2금속콘택홀을 매립하는 형태로 한정하기 위해 CMP로 제2금속콘택홀 제외한 영역의 텅스텐막을 제거한다.
상술한 금속콘택(74A)은 제4층간절연막(72)을 관통하여 제2랜딩금속콘택(71)에 연결되는 형태가 된다.
이후 통상적인 DRAM 제조 공정에 따라 금속 배선(M1, 75)을 형성한다.
상술한 제3실시예에 따르면, 비트라인(68)이 라인 및 스페이서 형태로 패터닝되는 제1영역에서 금속배선(M1, 75) ↔금속콘택(74A) ↔ 실리콘기판(61)의 연결(Interconnection)이 완성된다.
특히, 금속콘택(74A)과 실리콘기판(61)의 연결은 제1랜딩금속콘택(65)과 제2 랜딩금속콘택(71)에 의해 보장된다. 이에 따라, 30nm급 이상의 DRAM에서도 금속콘택(M1C)과 실리콘기판을 연결시키는 공정이 가능하다. 또한, 제1랜딩금속콘택(65) 및 제2랜딩금속콘택(71)을 사용하므로써 금속콘택(74A)이 매립될 금속콘택홀의 종횡비를 감소시킬 수 있고, 이에 따라 M1C 식각공정시 낫오픈 및 비트라인배선막과 금속콘택간의 숏트가 방지된다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1은 종래기술에 따른 주변회로영역에서의 금속배선 형성 방법을 도시한 도면.
도 2는 종래기술에 따른 비트라인의 평면도.
도 3은 종래기술에 따른 문제점을 도시한 도면.
도 4a 내지 도 4g는 본 발명의 제1실시예에 따른 반도체장치 제조 방법을 도시한 공정 단면도.
도 5a 내지 도 5g는 본 발명의 제2실시예에 따른 반도체장치 제조 방법을 도시한 공정 단면도.
도 6a 내지 도 6h는 본 발명의 제3실시예에 따른 반도체장치 제조 방법을 도시한 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명
41 : 실리콘기판 42 : 게이트구조물
43 : 제1층간절연막 45A : 제1랜딩금속콘택
45B : 비트라인콘택 46 : 제2층간절연막
48 : 비트라인 49 : 제3층간절연막
51 : 제2랜딩금속콘택 54A, 54B : 금속콘택
55 : 금속배선

Claims (19)

  1. 실리콘기판 상부에 게이트구조물을 형성하는 단계;
    상기 게이트구조물 및 실리콘기판에 각각 접속되는 제1랜딩금속콘택을 형성하는 단계;
    상기 제1랜딩금속콘택 상에 상기 제1랜딩금속콘택과 층간절연막에 의해 절연되는 복수의 비트라인을 형성하는 단계;
    이웃하는 상기 비트라인 사이를 관통하여 상기 제1랜딩금속콘택에 연결되는 제2랜딩금속콘택을 형성하는 단계;
    상기 제2랜딩금속콘택 상에 금속콘택을 형성하는 단계; 및
    상기 금속콘택 상에 금속배선을 형성하는 단계를 포함하고,
    상기 금속콘택의 저면과 접촉하는 상기 제2랜딩금속콘택의 상부는 상기 금속콘택의 저면보다 더 넓게 형성하는
    반도체장치 제조 방법.
  2. 삭제
  3. 삭제
  4. 제1항에 있어서,
    상기 제1 및 제2랜딩금속콘택은 텅스텐플러그인 반도체장치 제조 방법.
  5. 제1항에 있어서,
    상기 제1랜딩금속콘택을 형성하기 전에 오믹콘택을 형성하는 반도체장치 제조 방법.
  6. 제1영역과 제2영역이 구분된 실리콘기판의 상기 제1영역 상부에 제1랜딩금속콘택을 형성함과 동시에 상기 제2영역에 비트라인콘택을 형성하는 단계;
    상기 제1랜딩금속콘택 및 비트라인콘택을 포함한 전면에 층간절연막을 형성하는 단계;
    상기 제2영역에서는 상기 비트라인콘택에 연결되는 제1비트라인과 상기 제1영역에서는 상기 층간절연막 상에 배치되는 제2비트라인을 포함하는 복수의 비트라인을 형성하는 단계;
    이웃하는 상기 제2비트라인 사이를 관통하여 상기 제1랜딩금속콘택에 연결되는 제2랜딩금속콘택을 형성하는 단계;
    상기 제2랜딩금속콘택 상에 금속콘택을 형성하는 단계; 및
    상기 금속콘택 상에 금속배선을 형성하는 단계를 포함하고,
    상기 금속콘택의 저면과 접촉하는 상기 제2랜딩금속콘택의 상부는 상기 금속콘택의 저면보다 더 넓게 형성하며,
    상기 실리콘기판 상에는 게이트구조물이 형성되어 있고 상기 제1랜딩금속콘택은 상기 게이트구조물과 상기 실리콘기판에 각각 연결하는
    반도체장치 제조 방법.
  7. 제1영역과 제2영역이 구분된 실리콘기판상에 제1층간절연막을 형성하는 단계;
    상기 제1영역에서 상기 제1층간절연막을 관통하여 상기 실리콘기판에 연결되는 제1랜딩금속콘택을 형성하는 단계;
    상기 제1랜딩금속콘택을 포함한 전면에 제2층간절연막을 형성하는 단계;
    상기 제2영역의 제2층간절연막과 제1층간절연막을 식각하여 상기 실리콘기판을 노출시키는 비트라인콘택홀을 형성하는 단계;
    상기 제2영역에서는 상기 비트라인콘택홀에 매립되어 비트라인콘택을 겸하는 제1비트라인과 상기 제1영역에서는 상기 제2층간절연막 상에 배치되는 제2비트라인을 포함하는 복수의 비트라인을 형성하는 단계;
    이웃하는 상기 제2비트라인 사이를 관통하여 상기 제1랜딩금속콘택에 연결되는 제2랜딩금속콘택을 형성하는 단계;
    상기 제2랜딩금속콘택 상에 금속콘택을 형성하는 단계; 및
    상기 금속콘택 상에 금속배선을 형성하는 단계를 포함하고,
    상기 금속콘택의 저면과 접촉하는 상기 제2랜딩금속콘택의 상부는 상기 금속콘택의 저면보다 더 넓게 형성하며,
    상기 실리콘기판 상에는 게이트구조물이 형성되어 있고 상기 제1랜딩금속콘택은 상기 게이트구조물과 상기 실리콘기판에 각각 연결하는
    반도체장치 제조 방법.
  8. 제6항 또는 제7항에 있어서,
    상기 금속콘택은 상기 제1비트라인에도 연결되는 반도체장치 제조 방법.
  9. 제6항 또는 제7항에 있어서,
    상기 제2비트라인은 라인 및 스페이스 형태로 패터닝하여 형성하고, 상기 제1비트라인은 굴곡 및 섬의 형태로 패터닝하여 형성하는 반도체장치 제조 방법.
  10. 제6항 또는 제7항에 있어서,
    상기 제1랜딩금속콘택과 제2랜딩금속콘택은,
    텅스텐플러그인 반도체장치 제조 방법.
  11. 제6항 또는 제7항에 있어서,
    상기 제1랜딩금속콘택을 형성하기 전에 오믹콘택을 형성하는 반도체장치 제조 방법.
  12. 삭제
  13. 실리콘기판과 금속배선 사이를 연결하는 금속콘택을 갖는 반도체장치에 있어서,
    상기 실리콘기판 상에 형성된 게이트구조물;
    상기 실리콘기판과 게이트구조물에 각각 연결된 제1랜딩금속콘택; 및
    상기 제1랜딩금속콘택과 상기 금속콘택 사이에 형성된 제2랜딩금속콘택을 포함하고,
    상기 금속콘택의 저면과 접촉하는 상기 제2랜딩금속콘택의 상부는 상기 금속콘택의 저면보다 더 넓고,
    상기 제2랜딩금속콘택은 라인 및 스페이스 형태로 패터닝된 비트라인 사이를 관통하는 형태인
    반도체장치.
  14. 삭제
  15. 삭제
  16. 삭제
  17. 라인 및 스페이스 형태로 패터닝된 복수개의 제1비트라인이 형성된 제1영역과 굴곡진 형태로 패터닝된 복수개의 제2비트라인이 형성된 제2영역으로 구분된 실리콘기판;
    상기 제1영역과 제2영역의 실리콘기판 상에 각각 형성된 게이트구조물;
    상기 게이트구조물에 연결된 제1랜딩금속콘택;
    이웃하는 상기 제1비트라인 사이를 관통하여 상기 제1랜딩금속콘택에 연결된 제2랜딩금속콘택;
    상기 제2비트라인과 제1랜딩금속콘택 사이에 연결된 비트라인콘택;
    상기 제2랜딩금속콘택 상에 연결되는 제1금속콘택과 상기 제2비트라인에 연결된 제2금속콘택을 포함하는 금속콘택; 및
    상기 금속콘택에 연결된 금속배선을 포함하고,
    상기 제1금속콘택의 저면과 접촉하는 상기 제2랜딩금속콘택의 상부는 상기 제1금속콘택의 저면보다 더 넓은
    반도체장치.
  18. 제17항에 있어서,
    상기 제1영역에서 상기 금속배선과 실리콘기판 사이를 연결시켜주는 상기 제1금속콘택, 제2랜딩금속콘택 및 제1랜딩금속콘택으로 이루어진 연결구조를 더 포함하는 반도체장치.
  19. 제17항에 있어서,
    상기 제2영역에서 상기 금속배선과 실리콘기판 사이를 연결시켜주는 상기 제2금속콘택, 제2비트라인, 비트라인콘택 및 제1랜딩금속콘택으로 이루어진 연결구조를 더 포함하는 반도체장치.
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