JP4057800B2 - 半導体素子及びその形成方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は半導体素子及びその形成方法に係り、より詳細にはエッチング阻止層が備わったビットラインスタッド上にビットラインランディングパッドと非境界コンタクトを有する半導体素子及びその形成方法に関する。
【０００２】
【従来の技術】
本出願は"局部的エッチング阻止層を有するビットラインスタッド上にビットラインランディングパッド及び非境界コンタクト及びその製造方法"という名称で出願された米国出願番号第０９/６９９,５９１号と、"ボイド(void)領域内に形成された局部的エッチング阻止層を有するビットラインスタッド上にビットラインランディングパッド及び非境界コンタクト及びその製造方法"という名称で出願された米国出願番号第０９/５９９,５８９号に係るものであって、ここに参考として記載する。
【０００３】
集積回路の表面積をより効率的に用いるために、一般の２次元半導体技術は発展して現在の回路は３次元形態に多層上に形成される。このような形態で、アクティブ素子及び配線は積層関係に形成される。それぞれの連続的な層の形成中で、本分野で"プラグ"または"スタッド"のような層間連結経路は多様なアクティブ素子と他層の伝送ライン間を電気的に連結させる。プラグの整列を補助するための"ランディングパッド"または"タップ"は、上部層から電気的信号を伝達するプラグのためのターゲットの役割をするように下部層に形成される。ランディングパッドは下地の回路または配線に連結され、回路または配線より表面積面で一般的に大きくてプラグのためにより広い許容誤差ターゲットとして作用する。
【０００４】
このような多層技術は１ギガバイト以上の大容量を有するDRAM素子のような高集積メモリ素子の設計を可能にする。このようなDRAM素子は小さなデザイン限界下で稠密でありながら効率的に配列されたメモリセルの多重アレイを含む。セル領域間には入力/周辺装置だけでなくセル間に位置する配線回路素子及び補助回路素子を有する周辺領域を含む。
【０００５】
垂直プラグと水平方向への配線線幅との誤整列は欠陥及び信頼性問題を引き起こすことがある。プラグと線幅との整列を確保するために、線幅は決まった大きさ、例えばランディングパッド使用を通じて要求されるものよりさらに大きく製作される。さらに大きく製作される線幅領域は当業界で垂直コンタクトホール周辺の"境界"と称される。したがって、いかなる過度な境界領域は回路密度上でよくない影響を及ぼす。
【０００６】
境界領域が減少または除去される多層配線は過去にも試みられた。このような試みは米国特許番号第６,０８３,８２４号、第５,６１２,２５４号及び第４,９６６,８７０号に開示された回路及び製造工程を含む。
【０００７】
回路のパッキング密度は、回路部間の金属配線が互いに侵犯せずにどれほど密接に形成されうるかによって制限される。このような制限は一層のコンタクトと他層のコンタクトとの分離を制御するデザインルールによって規定され、コンタクト周辺の境界領域または許容誤差についてのデザインルールによって規定される。
【０００８】
その以外の試みは層間配線用ホールの高いアスペクト比の減少方向に進行している。ここで、アスペクト比はホールの幅に対するホールの高さを示す。一般的に深いホールであるほど、ホールを製作し難い。下地の回路のライン、例えばDRAMメモリ素子のビットラインをランディングパッドとして使用して、配線ホールのアスペクト比を相当量減少させうる。
【０００９】
典型的な多層DRAMメモリ素子２０は図１に示されている。メモリ素子２０はセル領域２２及び周辺領域２４を含む。セル領域２２はデータ貯蔵素子で提供され、垂直で配列されたキャパシタ２８と連結されるアクティブスイッチング素子を含む。セルビットライン２６は周辺回路領域２４とセル領域２２との間にデータを伝達するための配線の役割をする。周辺領域２４は、多様なアクティブ素子と相異なる層の導電配線との間を電気的に連結する局部配線またはスタッドの機能を行う数個のビットライン３２を含む。絶縁性の酸化膜３８はビットライン３２の上部に形成され、配線スタッド３４は酸化膜３８を通じてオープンされ、ビットライン３２と連結される。
【００１０】
ビットライン３２が局部配線、例えば、特にセンス増幅器領域で用いられる時、回路層は非常に稠密に密集されうる。例えば、上部層からビットライン３２をアクセスするためにはビットライン間の領域３０は、横方向では接するビットライン３２間のコンタクトを避けると共に縦方向ではホールが適切な深度で形成されるように正確にエッチングしてスタッド配線ホールを形成せねばならない。なぜならば、DRAM素子のセンス増幅器のような周辺領域２４はたびたび多様な配線経路で稠密に配列されるために、縦方向スタッド配線が占める断面積はなるべく最小化されねばならないからである。したがって、現在の製造工程では要求される高いアスペクト比を有するスタッドを形成することが益々難しくなっている。
【００１１】
接続スタッドを形成する現在の技術はいくつかの工程限界に直面している。このような工程限界として、スタッドホールの形成中にスタッドホールが下地のビットラインと横方向への誤整列、すなわち、水平方向の誤整列を含む。また、工程限界として縦方向誤整列も含まれる。このように縦方向誤整列が発生すれば、スタッドホールは下地のビットライン３２と電気的コンタクトが形成されない程度にしかエッチングされなかったり、図１の参照番号３６に示したようにスタッドホールが深くエッチングされ過ぎてビットライン３２までエッチングされる。
【００１２】
整列正確度を改善するために、米国特許番号第５,８９５,２３９号ではビットラインスタッドと共にビットラインランディングパッドを採用する技術が開示された。しかし、このような試みはビットライン上部での最小線幅及び上部連結スタッドの底部で最大線幅を提供できるように、ランディングパッドを含むビットラインの上部及び上部接続スタッドの下部中でいずれか一つまたは両方に厳しい許容誤差を要求する。狭いスタッド下部はコンタクト抵抗の増加及び正確な製作を難しくするアスペクト比の増大につながる反面、広いスタッド上部は回路密度の考慮において制限的である。スタッドの縦方向整列をなすための対策がないので、スタッドホールが下地のビットラインと少しでも誤整列されれば、スタッドに隣接する下地の層間絶縁膜内にボイドが形成できる。
【００１３】
多層配線についてのさらに他の試みが米国特許第５,８９１,７９９号に開示されている。本試みで、例えばシリコン窒化物マスキング層(Si3N4)のようなエッチング阻止層が層間絶縁膜(SiO2)の上部に形成される。スタッドホールが、下部層に連結するためのスタッドの蒸着のためにマスク層及び下地の絶縁膜に形成される。スタッドが形成されれば、マスク層は後に上部層を通じて形成されたスタッド用ランディングパッドの最終形成のためのエッチング基準で作用する。しかし、このような技術は多くの制限点がある。シリコン窒化物マスキング層は高ストレスを有する物質であり、全体回路の上部層で全体的に形成されれば過度なストレスが加わって基板のねじれにつながる場合もある。また、回路の高密度によってマスキング層は以後の高温工程中で層間絶縁膜内に含まれているC、F及びClのような不純物がガス抜け(outgassing)されることを遮断する。合わせて、残留するシリコン窒化物マスキング層は一般的な合金工程中にH2及びO2が流入されることを遮断でき、上部及び下部金属層間の導電接着特性及び欠陥治癒能力に深刻な影響を及ぼす。
【００１４】
さらに、シリコン窒化物マスキング層がビットライン間に適用されるために、このような工程は一般的なメモリ製造工程に適していない。図１を再び参照すれば、セルビットライン２６Aのそれぞれの側壁に形成される絶縁スペーサ４０A、４０Bはセルビットライン２６A及びキャパシタ２８間のショートを防止する。このようなスペーサ４０Aを形成するために、ビットライン２６A、２６B間に挿入されるキャパシタ２８のための空間を確保するように、隣接するビットライン２６A、２６B間のいかなるマスキング層も除去せねばならない。しかし、このような工程でキャパシタとビットライン２６A、２６Bを絶縁させるのに必要なビットライン２６A、２６Bの上部に形成された絶縁膜４２A、４２Bも除去されうる。また、この工程によってビットライン３２の周辺領域の両側上のマスキング層も除去されて、優先的にマスキング層を形成する目的を達成できない。
【００１５】
【発明が解決しようとする課題】
したがって、本発明が解決しようとする技術的課題は、従来の技術を乗り越えられる半導体素子を提供することにある。
【００１６】
また、本発明が解決しようとする他の技術的課題は、前記半導体素子の適した形成方法を提供することにある。
【００１７】
本発明は後述する製造過程中にガス抜けを考慮して下地の絶縁膜の所定領域にのみ選択的にパタニングされたエッチング阻止層を提供する。また、エッチング阻止層が上層に形成された上部のスタッドの形成中に下地のスタッド上に形成されうる。
【００１８】
【課題を解決するための手段】
前記技術的課題を達成するために、一観点から見た発明は、第１絶縁膜と前記第１絶縁膜内に形成された第１スタッドとから成る半導体素子に関する。前記第１スタッドの上部にはエッチング阻止層が形成され、前記エッチング阻止層の上部には第２絶縁膜が形成される。前記第２絶縁膜及び前記エッチング阻止層を通じて形成され、前記第１スタッドとは電気的な接続がある第２スタッドが形成される。
【００１９】
望ましい実施例で、前記エッチング阻止層及び第２絶縁膜は相異なるエッチング選択比を有する。前記第２スタッドは前記第２絶縁膜を前記エッチング阻止層まで最初にエッチングした後、前記エッチング阻止層をエッチングして第１スタッドが露出されるようにエッチングして形成されうる。望ましくは、前記エッチング阻止層はシリコン窒化膜を備える。前記第１スタッドの上部及びエッチング阻止層の下にエッチング遮断層をさらに提供できる。
【００２０】
また他の観点で、本発明は第１絶縁膜内に互いに水平に配置され、導電性ラインを含む第１回路領域とスタッドを含む第２回路領域とを備える半導体素子に関する。前記導電性ライン及びスタッド上部に形成され、前記第１回路領域で選択的にパターンされて前記導電性ラインの側壁上にスぺーサで形成され、前記第２回路領域を覆うエッチング阻止層が形成される。前記エッチング阻止層の上部に第２絶縁膜が形成され、前記第２絶縁膜及びエッチング阻止層を通じて前記スタッドの上部領域を露出するようにコンタクトホールが備えられる。前記スタッドと電気的な接続がある、前記コンタクトホール内にコンタクト金属が備えられる。
【００２１】
望ましくは、前記第１回路領域はセル領域を構成し、前記第２回路領域はメモリ素子の周辺領域を構成する。前記導電性ラインはメモリ素子のビットラインを構成する。
【００２２】
前記エッチング阻止層はシリコン窒化膜を備える。前記エッチング阻止層及び第２絶縁膜は相異なるエッチング選択比を有する。前記コンタクトホールは、第２絶縁膜からエッチング阻止層までを最初にエッチングした後、前記スタッドを露出するように前記エッチング阻止層をエッチングすることによって形成されうる。前記エッチング阻止層は、第１回路領域に導電性ラインのための側面スペーサを形成できる。前記スタッド上部及びエッチング阻止層の下にエッチング遮断層をさらに具備できる。
【００２３】
さらに他の観点で、本発明は半導体基板に第１及び第２ターミナルを有する回路を備える半導体素子に関する。前記回路上部に第１絶縁膜が形成され、前記第１ターミナル上部の第１絶縁膜内にスタッドホールが形成される。前記第１ターミナルを電気的に接触しながら前記スタッドホールに電気的導電性スタッドが形成される。前記第２ターミナルと電気的な接触がある、前記第２ターミナル上部の第１絶縁膜上に導電性ラインが形成される。前記第１絶縁膜、スタッド及び導電性ライン上部に前記導電性ラインの側面領域上の絶縁性スペーサを提供するエッチング阻止層が形成される。前記エッチング阻止層の上部に第２絶縁膜が形成され、前記第２絶縁膜を通じて形成され、及び前記スタッドの上部領域まで前記エッチング阻止層を通じてコンタクトホールが形成される。前記スタッドと電気的に接触しながらコンタクトホール内にコンタクト金属が形成される。
【００２４】
さらに他の観点で、第１絶縁膜内に互いに水平に配置され、導電性ラインを含む第１回路領域とスタッドを含む第２回路領域とを備える半導体素子に関する。前記導電性ライン及びスタッド上部に形成され、前記第１回路領域で選択的にパターンされて前記導電性ラインの側壁上ではスぺーサとなり、前記第２回路領域を覆うエッチング阻止層が形成される。前記エッチング阻止層の上部に第２絶縁膜が形成され、前記第２絶縁膜及びエッチング阻止層を通じて前記スタッドの上部領域を露出するようにコンタクトホールが備えられる。前記エッチング阻止層が導電性ラインの側面絶縁性スペーサを形成するようにし、前記コンタクトホールを形成する間にはエッチング阻止の役割を行うように、前記スタッドと電気的な接続がある、前記コンタクトホール内に提供されたコンタクト金属が備えられる。
【００２５】
前記他の技術的課題を達成するために、一観点で、本発明は半導体素子の形成方法に関する。半導体回路の上部に第１絶縁膜を形成する。前記第１絶縁膜内に第１スタッドホールを形成し、導電性物質を蒸着して前記第１スタッドホール内に第１スタッドを形成する。前記第１スタッドの上部にエッチング阻止層が形成され、前記エッチング阻止層の上部に第２絶縁膜が形成される。前記第２絶縁膜及びエッチング阻止層を通じて前記第１スタッドの上部領域を露出するように第２スタッドホールが形成される。導電性物質を提供して前記第２スタッドホール内に第２スタッドを形成する。
【００２６】
望ましい実施例で、前記第２スタッドホールは第２絶縁膜からエッチング阻止層まで最初にエッチングした後、前記第１スタッドを露出するように前記エッチング阻止層を二番目にエッチングすることによって形成される。前記第１エッチングは酸化膜エッチングガスで行い、前記第２エッチングは窒化膜エッチングガスを用いて行える。
【００２７】
さらに他の観点で、本発明は半導体素子の形成方法に関する。半導体回路の上部に第１絶縁膜を形成する。前記第１絶縁膜上に導電性ラインを備える第１回路領域と前記第１絶縁膜を通じてスタッドを備える第２回路領域とを形成する。前記第１及び第２回路領域の上部にエッチング阻止層を形成する。前記第２回路領域のエッチング阻止層を実質的に傷つけずに残しながら前記第１回路領域のエッチング阻止層を選択的に除去することによって前記導電性ラインの側面上の第１回路領域に側面スペーサを形成する。前記第１及び第２回路領域の上部に第２絶縁膜を形成する。前記第２絶縁膜及びエッチング阻止層を通じて前記スタッドの上部領域を露出するようにコンタクトホールを形成する。前記コンタクトホールに前記スタッドが電気的に接触するコンタクト金属を形成する。
【００２８】
さらに他の観点で、本発明は半導体素子の形成方法に関する。半導体基板に第１及び第２ターミナルを有する回路を形成する。前記回路上部に第１絶縁膜を形成し、前記第１ターミナルの上部にスタッドホールを形成する。前記スタッドホールに前記第１ターミナルと電気的に接触する導電性コンタクト金属を形成する。前記第２ターミナル上部の第１絶縁膜上に形成され、前記第２ターミナルと電気的に接触する導電性ラインを形成する。前記第１絶縁膜、スタッド及び導電性ライン上部にエッチング阻止層を形成する。前記エッチング阻止層を選択的に除去して前記導電性ラインの側面領域上に絶縁性スペーサを形成し、前記スタッド上部の領域にエッチング阻止層を実質的に保有する。前記エッチング阻止層の上部に第２絶縁膜を形成する。前記第２絶縁膜及び前記エッチング阻止層を通じて前記スタッドの上部領域までコンタクトホールを形成する。前記コンタクトホールに電気的に導電性コンタクト金属を形成する。
【００２９】
【発明の実施の形態】
以下、添付図面に示したように本発明の目的、特徴及び利点は望ましい実施例のより詳細な説明を通じて明らかになろう。添付図面で、同じ参照番号は同じ部材を示す。図面は必ず縮尺する必要はなくその代りに本発明の原理を強調して説明するように提供される。詳細な説明を通じて、本発明の原理はセル及び周辺領域を有するメモリ素子の分野で説明される。ここに開示された本発明の工程及び回路が他の多層回路実施例にも同一に適用できるということは当業者には明らかである。
【００３０】
図２は、本発明によってセル及び周辺領域を含むメモリ素子のために絶縁膜内のコンタクト形成を説明するための切断側面図である。
【００３１】
アクティブセル５２がメモリ素子４８の基板５０に形成される。前記メモリ素子４８は緻密に集積化されたメモリセル、データライン、及びアドレスラインを具備するセル領域５４及び配線ライン、周辺回路素子、例えば入力/出力回路素子を含み、前記メモリセル領域５４をサービスする周辺領域５６を含む。共通的に、メモリ素子応用分野で前記データライン及び周辺配線ラインはここではビットラインと称する。しかし、前述したように、本発明は層間配線を要求する他の回路にも同一に応用できる。
【００３２】
第１絶縁膜５８(層間絶縁膜)、例えばSiO2はアクティブセル５２及び基板５０上に形成される。ホール６０は前記第１絶縁膜５８内に、例えばエッチングにより形成され、ビットラインスタッドコンタクト６２は前記ホール６０内に形成される。望ましくは、前記コンタクト６２(プラグ)は５００-２０００Åの厚さのタングステンより形成される。蒸着についてのガス反応は、例えば４０torr及び４１５℃でWF6＋SiH4＋H2→W＋SiF4＋H2よりなされる。典型的なn＋/p＋コンタクト抵抗値は０.１５m幅のビットラインとn＋コンタクトの場合にコンタクト当り３００-１０００オームの範囲であり、０.２３m幅のビットラインとp＋コンタクトの場合にはコンタクト当り１.５-５キロオームである。
【００３３】
図３は、図２に形成されたビットラインスタッドコンタクト６２の上部にビットライン６４の形成を説明するための切断側面図である。
【００３４】
本ステップ中にはビットライン６４はスタッド６２A(ビットラインスタッド)上に形成される。周辺領域で前記ビットライン６４は後続層のスタッドのためのビットラインランディングパッドの役割をする。スタッド６２B(ビットラインスタッド)はビットラインとして使われずに上部層との連結のための局部配線の役割をする。ビットライン物質の蒸着後にフォトレジスト層(図示せず)をビットライン物質上に形成した後、スタッド６２Bの上部表面を露出しながらパタニングされてビットライン６４(ビットラインパターン)を定義する。このような方法で、ビットラインランディングパッドを含むビットライン６４とスタッド６２Bは同時に形成される。
【００３５】
もし、前記スタッド６２A、６２Bがタングステンプラグであれば、スタッド６２Aは先ずチタン層を例えば１００Åの厚さで化学気相蒸着(CVD)により提供する。次に、TiN層を例えば３００Åの厚さにCVDまたは原子層蒸着(ALD)により提供した後、タングステン層を約２０００Åの厚さに提供し、化学機械的研磨により形成できる。
【００３６】
もし、前記スタッド６２A、６２Bがチタン窒化物(TiN)プラグであれば、スタッド６２Aは先ずチタン(Ti)層を例えば１００Åの厚さにCVDにより形成する。次に、TiN層を例えばCVDまたはALDにより１５００Åの厚さに形成し、化学機械的研磨により形成できる。
【００３７】
また、スタッド６２A上のビットライン６４(ビットラインパターン)の形成は先ずタングステン(W)を物理気相蒸着(PVD)により８００Åの厚さに蒸着し、シリコン窒化物キャッピング６６を１５００-２５００Åの厚さに形成することによって形成できる。
【００３８】
図４は、図３に形成されたビットライン６４及びスタッド６２Bの上部にエッチング阻止層６８の適用を説明するための切断側面図である。
【００３９】
例えば、シリコン窒化物(Si3N4)よりなされたエッチング阻止層６８は約２００-７００Åの厚さ、望ましくは４００Åの厚さに蒸着される。
【００４０】
図５は、周辺領域５６のエッチング阻止層６８を選択的にマスキングしてセル領域５４のエッチング阻止層６８の選択的エッチングを可能にするために、図４に形成されたエッチング阻止層６８上にフォトレジストマスク７０の適用を説明するための切断側面図である。セル領域のエッチング阻止層６８のエッチングは一般的な実施例のようにセル領域のビットライン６４Aの側面上に側面スペーサ７２を形成する。
【００４１】
図６は、下部レベルのスタッド６２Bの上部に上部層のスタッド７４の形成を説明するための切断側面図である。
【００４２】
第２絶縁膜７６(層間絶縁膜)が、周辺領域のビットライン６４B及び下地のスタッド６２Bの上部に形成されたシリコン窒化膜エッチング阻止層６８と前記シリコン窒化膜エッチング阻止層６８が除去されたアクティブセル５２を含む形成された構造物の上部に形成される。キャパシタ構造物２８がセル領域５４に一般的な方法で形成される。スタッドホール７８はスタッドカップリング領域８０の下地のスタッド６２Bの側面で下地の第１絶縁膜５８を過度エッチングせずに、前記ホールが下地のスタッド６２Bの上部を露出するように前記下地のエッチング阻止層を垂直ガイドとして第２絶縁膜７６に形成される。
【００４３】
適当な下地のスタッド６２B及び上部スタッド７４の垂直アラインメント及びカップリングのために、エッチング阻止層６８は下地の第１絶縁膜５８のエッチング選択比と異なるエッチング選択比を有するように選択される。このような方法で上部のスタッドホール７８を形成する時、最初のエッチング工程が使われて前記エッチング阻止層６８の上部まで第２絶縁膜７６を正確にエッチングする。この後に、エッチング阻止層６８は二番目のエッチング工程で下地のスタッド６２Bの上部面及び第１絶縁膜５８の上部表面まで正確にエッチングされる。
【００４４】
望ましい実施例では、第２絶縁膜７６のエッチングは１５００W、４０mTorr、C4F8＋O2＋Ar、２８０秒の最初のエッチング工程によってエッチング阻止層６８の上部表面が露出されるまで行い、その後にエッチング阻止層６８のエッチングは６００W、５０mTorr、C4F8＋Ar＋H2、１０５秒の二番目のエッチング工程によってスタッドの上部表面が十分に露出されるように下地の第１絶縁膜５８をエッチング阻止層として用いて行う。その結果、下地のスタッド６２B上で上部のスタッドホール７８が形成される。
【００４５】
周辺領域の他のビットライン、例えばビットラインランディングパッドを含むビットライン６４Bとカップリングさせるために層間スタッド(図示せず)を形成する類似した工程が前記工程と共に同時または分離されて適用されうる。
【００４６】
図７は、化学機械的研磨の結果としてビットラインエッチング中に発生するスタッド物質のリセス８２を説明するセル及び周辺領域を含むメモリ素子の切断側面図である。図８は、本発明によって図７に説明されたリセスを除去するためにエッチング遮断膜８４の利用を説明するセル及び周辺領域を含むメモリ素子の切断側面図である。
【００４７】
本実施例で、追加的な導電性エッチング遮断膜８４、例えば１００-３００Åの厚さに形成されたTiN膜が図２のような下地のスタッド６２の形成後に導入されうる。次に、ビットライン及びビットラインキャッピング物質層を次第に蒸着する。フォトレジストマスクを用いて、ビットラインパターン及びスタッドがエッチング遮断層８４により下地のタングステンの侵犯なしにスタッド６２B上のビットライン物質を除去しながら形成される。その後、エッチング遮断層８４をビットラインパターン６４A、６４Bをマスクとしてエッチングする。残りの工程は図４ないし図６と同一に進行される。
【００４８】
【発明の効果】
前述したように本発明はエッチング阻止層６８が下地層のスタッド上に形成される層間接続技術を提供する。下地層のスタッドは、上部及び下部スタッド間の適切な接続性を確保するように垂直アラインメントメカニズムとしてエッチング阻止層を用いてエッチング阻止層を通じて形成される。下地の絶縁膜に比べて他のエッチング選択比を有するエッチング阻止層を形成することによりエッチング深度の精密度が保証される。
【００４９】
さらに、本発明はエッチング阻止層が素子の周辺領域にのみ存在して後の工程中に構成要素のガス抜けが可能で、下地のコンタクト及びトランジスターを適切に直すように適切な後続合金(alloy)過程が可能な回路及び方法を提供する。
【００５０】
本発明は最善の実施例によって詳細に示され説明されたが、添付した特許請求の範囲によって決まる発明の思想や範囲内で本分野の当業者にとって形態及び細部事項は多様な変化がありえることは明らかである。
【００５１】
例えば、一つの金属蒸着ステップ以外に他の実施例では分離された写真エッチング工程が適用されてビットラインパターン上の金属コンタクト及びビットラインスタッド上の金属コンタクトが形成されうる。
【図面の簡単な説明】
【図１】 セル及び周辺領域を含む従来のメモリ素子の切断側面図である。
【図２】 本発明によってセル及び周辺領域を含むメモリ素子の絶縁膜内のコンタクト形成を説明するための切断側面図である。
【図３】 本発明によってセル及び周辺領域を含むメモリ素子に関する図２のコンタクト上部にビットライン形成を説明するための切断側面図である。
【図４】 本発明によってセル及び周辺領域を含むメモリ素子に関する図３のビットライン上部にエッチング阻止層の適用を説明するための切断側面図である。
【図５】 本発明によってセル及び周辺領域を含むメモリ素子についての周辺領域にエッチング阻止層を覆うために図４に形成されたエッチング阻止層の上部にフォトレジスト層の適用を説明するための切断側面図である。
【図６】 本発明によってセル及び周辺領域を含むメモリ素子について、上部及び下部スタッドを整列するために周辺領域エッチング阻止層を整列メカニズムとしてビットライン上部に上部層スタッドの形成を説明するための切断側面図である。
【図７】 ビットラインエッチング中に発生するスタッド物質のリセス(recess)を説明するセル及び周辺領域を含むメモリ素子の切断側面図である。
【図８】 本発明によって図７に説明されたリセスを除去するためのエッチング遮断層の利用を説明するセル及び周辺領域を含むメモリ素子の切断側面図である。
【符号の説明】
４８ メモリ素子
５０ 基板
５２ アクティブセル
５４ メモリセル領域
５６ 周辺領域
５８ 第１絶縁膜(層間絶縁膜)
６０ ホール
６２ ビットラインスタッドコンタクト
【発明の属する技術分野】
本発明は半導体素子及びその形成方法に係り、より詳細にはエッチング阻止層が備わったビットラインスタッド上にビットラインランディングパッドと非境界コンタクトを有する半導体素子及びその形成方法に関する。
【０００２】
【従来の技術】
本出願は"局部的エッチング阻止層を有するビットラインスタッド上にビットラインランディングパッド及び非境界コンタクト及びその製造方法"という名称で出願された米国出願番号第０９/６９９,５９１号と、"ボイド(void)領域内に形成された局部的エッチング阻止層を有するビットラインスタッド上にビットラインランディングパッド及び非境界コンタクト及びその製造方法"という名称で出願された米国出願番号第０９/５９９,５８９号に係るものであって、ここに参考として記載する。
【０００３】
集積回路の表面積をより効率的に用いるために、一般の２次元半導体技術は発展して現在の回路は３次元形態に多層上に形成される。このような形態で、アクティブ素子及び配線は積層関係に形成される。それぞれの連続的な層の形成中で、本分野で"プラグ"または"スタッド"のような層間連結経路は多様なアクティブ素子と他層の伝送ライン間を電気的に連結させる。プラグの整列を補助するための"ランディングパッド"または"タップ"は、上部層から電気的信号を伝達するプラグのためのターゲットの役割をするように下部層に形成される。ランディングパッドは下地の回路または配線に連結され、回路または配線より表面積面で一般的に大きくてプラグのためにより広い許容誤差ターゲットとして作用する。
【０００４】
このような多層技術は１ギガバイト以上の大容量を有するDRAM素子のような高集積メモリ素子の設計を可能にする。このようなDRAM素子は小さなデザイン限界下で稠密でありながら効率的に配列されたメモリセルの多重アレイを含む。セル領域間には入力/周辺装置だけでなくセル間に位置する配線回路素子及び補助回路素子を有する周辺領域を含む。
【０００５】
垂直プラグと水平方向への配線線幅との誤整列は欠陥及び信頼性問題を引き起こすことがある。プラグと線幅との整列を確保するために、線幅は決まった大きさ、例えばランディングパッド使用を通じて要求されるものよりさらに大きく製作される。さらに大きく製作される線幅領域は当業界で垂直コンタクトホール周辺の"境界"と称される。したがって、いかなる過度な境界領域は回路密度上でよくない影響を及ぼす。
【０００６】
境界領域が減少または除去される多層配線は過去にも試みられた。このような試みは米国特許番号第６,０８３,８２４号、第５,６１２,２５４号及び第４,９６６,８７０号に開示された回路及び製造工程を含む。
【０００７】
回路のパッキング密度は、回路部間の金属配線が互いに侵犯せずにどれほど密接に形成されうるかによって制限される。このような制限は一層のコンタクトと他層のコンタクトとの分離を制御するデザインルールによって規定され、コンタクト周辺の境界領域または許容誤差についてのデザインルールによって規定される。
【０００８】
その以外の試みは層間配線用ホールの高いアスペクト比の減少方向に進行している。ここで、アスペクト比はホールの幅に対するホールの高さを示す。一般的に深いホールであるほど、ホールを製作し難い。下地の回路のライン、例えばDRAMメモリ素子のビットラインをランディングパッドとして使用して、配線ホールのアスペクト比を相当量減少させうる。
【０００９】
典型的な多層DRAMメモリ素子２０は図１に示されている。メモリ素子２０はセル領域２２及び周辺領域２４を含む。セル領域２２はデータ貯蔵素子で提供され、垂直で配列されたキャパシタ２８と連結されるアクティブスイッチング素子を含む。セルビットライン２６は周辺回路領域２４とセル領域２２との間にデータを伝達するための配線の役割をする。周辺領域２４は、多様なアクティブ素子と相異なる層の導電配線との間を電気的に連結する局部配線またはスタッドの機能を行う数個のビットライン３２を含む。絶縁性の酸化膜３８はビットライン３２の上部に形成され、配線スタッド３４は酸化膜３８を通じてオープンされ、ビットライン３２と連結される。
【００１０】
ビットライン３２が局部配線、例えば、特にセンス増幅器領域で用いられる時、回路層は非常に稠密に密集されうる。例えば、上部層からビットライン３２をアクセスするためにはビットライン間の領域３０は、横方向では接するビットライン３２間のコンタクトを避けると共に縦方向ではホールが適切な深度で形成されるように正確にエッチングしてスタッド配線ホールを形成せねばならない。なぜならば、DRAM素子のセンス増幅器のような周辺領域２４はたびたび多様な配線経路で稠密に配列されるために、縦方向スタッド配線が占める断面積はなるべく最小化されねばならないからである。したがって、現在の製造工程では要求される高いアスペクト比を有するスタッドを形成することが益々難しくなっている。
【００１１】
接続スタッドを形成する現在の技術はいくつかの工程限界に直面している。このような工程限界として、スタッドホールの形成中にスタッドホールが下地のビットラインと横方向への誤整列、すなわち、水平方向の誤整列を含む。また、工程限界として縦方向誤整列も含まれる。このように縦方向誤整列が発生すれば、スタッドホールは下地のビットライン３２と電気的コンタクトが形成されない程度にしかエッチングされなかったり、図１の参照番号３６に示したようにスタッドホールが深くエッチングされ過ぎてビットライン３２までエッチングされる。
【００１２】
整列正確度を改善するために、米国特許番号第５,８９５,２３９号ではビットラインスタッドと共にビットラインランディングパッドを採用する技術が開示された。しかし、このような試みはビットライン上部での最小線幅及び上部連結スタッドの底部で最大線幅を提供できるように、ランディングパッドを含むビットラインの上部及び上部接続スタッドの下部中でいずれか一つまたは両方に厳しい許容誤差を要求する。狭いスタッド下部はコンタクト抵抗の増加及び正確な製作を難しくするアスペクト比の増大につながる反面、広いスタッド上部は回路密度の考慮において制限的である。スタッドの縦方向整列をなすための対策がないので、スタッドホールが下地のビットラインと少しでも誤整列されれば、スタッドに隣接する下地の層間絶縁膜内にボイドが形成できる。
【００１３】
多層配線についてのさらに他の試みが米国特許第５,８９１,７９９号に開示されている。本試みで、例えばシリコン窒化物マスキング層(Si3N4)のようなエッチング阻止層が層間絶縁膜(SiO2)の上部に形成される。スタッドホールが、下部層に連結するためのスタッドの蒸着のためにマスク層及び下地の絶縁膜に形成される。スタッドが形成されれば、マスク層は後に上部層を通じて形成されたスタッド用ランディングパッドの最終形成のためのエッチング基準で作用する。しかし、このような技術は多くの制限点がある。シリコン窒化物マスキング層は高ストレスを有する物質であり、全体回路の上部層で全体的に形成されれば過度なストレスが加わって基板のねじれにつながる場合もある。また、回路の高密度によってマスキング層は以後の高温工程中で層間絶縁膜内に含まれているC、F及びClのような不純物がガス抜け(outgassing)されることを遮断する。合わせて、残留するシリコン窒化物マスキング層は一般的な合金工程中にH2及びO2が流入されることを遮断でき、上部及び下部金属層間の導電接着特性及び欠陥治癒能力に深刻な影響を及ぼす。
【００１４】
さらに、シリコン窒化物マスキング層がビットライン間に適用されるために、このような工程は一般的なメモリ製造工程に適していない。図１を再び参照すれば、セルビットライン２６Aのそれぞれの側壁に形成される絶縁スペーサ４０A、４０Bはセルビットライン２６A及びキャパシタ２８間のショートを防止する。このようなスペーサ４０Aを形成するために、ビットライン２６A、２６B間に挿入されるキャパシタ２８のための空間を確保するように、隣接するビットライン２６A、２６B間のいかなるマスキング層も除去せねばならない。しかし、このような工程でキャパシタとビットライン２６A、２６Bを絶縁させるのに必要なビットライン２６A、２６Bの上部に形成された絶縁膜４２A、４２Bも除去されうる。また、この工程によってビットライン３２の周辺領域の両側上のマスキング層も除去されて、優先的にマスキング層を形成する目的を達成できない。
【００１５】
【発明が解決しようとする課題】
したがって、本発明が解決しようとする技術的課題は、従来の技術を乗り越えられる半導体素子を提供することにある。
【００１６】
また、本発明が解決しようとする他の技術的課題は、前記半導体素子の適した形成方法を提供することにある。
【００１７】
本発明は後述する製造過程中にガス抜けを考慮して下地の絶縁膜の所定領域にのみ選択的にパタニングされたエッチング阻止層を提供する。また、エッチング阻止層が上層に形成された上部のスタッドの形成中に下地のスタッド上に形成されうる。
【００１８】
【課題を解決するための手段】
前記技術的課題を達成するために、一観点から見た発明は、第１絶縁膜と前記第１絶縁膜内に形成された第１スタッドとから成る半導体素子に関する。前記第１スタッドの上部にはエッチング阻止層が形成され、前記エッチング阻止層の上部には第２絶縁膜が形成される。前記第２絶縁膜及び前記エッチング阻止層を通じて形成され、前記第１スタッドとは電気的な接続がある第２スタッドが形成される。
【００１９】
望ましい実施例で、前記エッチング阻止層及び第２絶縁膜は相異なるエッチング選択比を有する。前記第２スタッドは前記第２絶縁膜を前記エッチング阻止層まで最初にエッチングした後、前記エッチング阻止層をエッチングして第１スタッドが露出されるようにエッチングして形成されうる。望ましくは、前記エッチング阻止層はシリコン窒化膜を備える。前記第１スタッドの上部及びエッチング阻止層の下にエッチング遮断層をさらに提供できる。
【００２０】
また他の観点で、本発明は第１絶縁膜内に互いに水平に配置され、導電性ラインを含む第１回路領域とスタッドを含む第２回路領域とを備える半導体素子に関する。前記導電性ライン及びスタッド上部に形成され、前記第１回路領域で選択的にパターンされて前記導電性ラインの側壁上にスぺーサで形成され、前記第２回路領域を覆うエッチング阻止層が形成される。前記エッチング阻止層の上部に第２絶縁膜が形成され、前記第２絶縁膜及びエッチング阻止層を通じて前記スタッドの上部領域を露出するようにコンタクトホールが備えられる。前記スタッドと電気的な接続がある、前記コンタクトホール内にコンタクト金属が備えられる。
【００２１】
望ましくは、前記第１回路領域はセル領域を構成し、前記第２回路領域はメモリ素子の周辺領域を構成する。前記導電性ラインはメモリ素子のビットラインを構成する。
【００２２】
前記エッチング阻止層はシリコン窒化膜を備える。前記エッチング阻止層及び第２絶縁膜は相異なるエッチング選択比を有する。前記コンタクトホールは、第２絶縁膜からエッチング阻止層までを最初にエッチングした後、前記スタッドを露出するように前記エッチング阻止層をエッチングすることによって形成されうる。前記エッチング阻止層は、第１回路領域に導電性ラインのための側面スペーサを形成できる。前記スタッド上部及びエッチング阻止層の下にエッチング遮断層をさらに具備できる。
【００２３】
さらに他の観点で、本発明は半導体基板に第１及び第２ターミナルを有する回路を備える半導体素子に関する。前記回路上部に第１絶縁膜が形成され、前記第１ターミナル上部の第１絶縁膜内にスタッドホールが形成される。前記第１ターミナルを電気的に接触しながら前記スタッドホールに電気的導電性スタッドが形成される。前記第２ターミナルと電気的な接触がある、前記第２ターミナル上部の第１絶縁膜上に導電性ラインが形成される。前記第１絶縁膜、スタッド及び導電性ライン上部に前記導電性ラインの側面領域上の絶縁性スペーサを提供するエッチング阻止層が形成される。前記エッチング阻止層の上部に第２絶縁膜が形成され、前記第２絶縁膜を通じて形成され、及び前記スタッドの上部領域まで前記エッチング阻止層を通じてコンタクトホールが形成される。前記スタッドと電気的に接触しながらコンタクトホール内にコンタクト金属が形成される。
【００２４】
さらに他の観点で、第１絶縁膜内に互いに水平に配置され、導電性ラインを含む第１回路領域とスタッドを含む第２回路領域とを備える半導体素子に関する。前記導電性ライン及びスタッド上部に形成され、前記第１回路領域で選択的にパターンされて前記導電性ラインの側壁上ではスぺーサとなり、前記第２回路領域を覆うエッチング阻止層が形成される。前記エッチング阻止層の上部に第２絶縁膜が形成され、前記第２絶縁膜及びエッチング阻止層を通じて前記スタッドの上部領域を露出するようにコンタクトホールが備えられる。前記エッチング阻止層が導電性ラインの側面絶縁性スペーサを形成するようにし、前記コンタクトホールを形成する間にはエッチング阻止の役割を行うように、前記スタッドと電気的な接続がある、前記コンタクトホール内に提供されたコンタクト金属が備えられる。
【００２５】
前記他の技術的課題を達成するために、一観点で、本発明は半導体素子の形成方法に関する。半導体回路の上部に第１絶縁膜を形成する。前記第１絶縁膜内に第１スタッドホールを形成し、導電性物質を蒸着して前記第１スタッドホール内に第１スタッドを形成する。前記第１スタッドの上部にエッチング阻止層が形成され、前記エッチング阻止層の上部に第２絶縁膜が形成される。前記第２絶縁膜及びエッチング阻止層を通じて前記第１スタッドの上部領域を露出するように第２スタッドホールが形成される。導電性物質を提供して前記第２スタッドホール内に第２スタッドを形成する。
【００２６】
望ましい実施例で、前記第２スタッドホールは第２絶縁膜からエッチング阻止層まで最初にエッチングした後、前記第１スタッドを露出するように前記エッチング阻止層を二番目にエッチングすることによって形成される。前記第１エッチングは酸化膜エッチングガスで行い、前記第２エッチングは窒化膜エッチングガスを用いて行える。
【００２７】
さらに他の観点で、本発明は半導体素子の形成方法に関する。半導体回路の上部に第１絶縁膜を形成する。前記第１絶縁膜上に導電性ラインを備える第１回路領域と前記第１絶縁膜を通じてスタッドを備える第２回路領域とを形成する。前記第１及び第２回路領域の上部にエッチング阻止層を形成する。前記第２回路領域のエッチング阻止層を実質的に傷つけずに残しながら前記第１回路領域のエッチング阻止層を選択的に除去することによって前記導電性ラインの側面上の第１回路領域に側面スペーサを形成する。前記第１及び第２回路領域の上部に第２絶縁膜を形成する。前記第２絶縁膜及びエッチング阻止層を通じて前記スタッドの上部領域を露出するようにコンタクトホールを形成する。前記コンタクトホールに前記スタッドが電気的に接触するコンタクト金属を形成する。
【００２８】
さらに他の観点で、本発明は半導体素子の形成方法に関する。半導体基板に第１及び第２ターミナルを有する回路を形成する。前記回路上部に第１絶縁膜を形成し、前記第１ターミナルの上部にスタッドホールを形成する。前記スタッドホールに前記第１ターミナルと電気的に接触する導電性コンタクト金属を形成する。前記第２ターミナル上部の第１絶縁膜上に形成され、前記第２ターミナルと電気的に接触する導電性ラインを形成する。前記第１絶縁膜、スタッド及び導電性ライン上部にエッチング阻止層を形成する。前記エッチング阻止層を選択的に除去して前記導電性ラインの側面領域上に絶縁性スペーサを形成し、前記スタッド上部の領域にエッチング阻止層を実質的に保有する。前記エッチング阻止層の上部に第２絶縁膜を形成する。前記第２絶縁膜及び前記エッチング阻止層を通じて前記スタッドの上部領域までコンタクトホールを形成する。前記コンタクトホールに電気的に導電性コンタクト金属を形成する。
【００２９】
【発明の実施の形態】
以下、添付図面に示したように本発明の目的、特徴及び利点は望ましい実施例のより詳細な説明を通じて明らかになろう。添付図面で、同じ参照番号は同じ部材を示す。図面は必ず縮尺する必要はなくその代りに本発明の原理を強調して説明するように提供される。詳細な説明を通じて、本発明の原理はセル及び周辺領域を有するメモリ素子の分野で説明される。ここに開示された本発明の工程及び回路が他の多層回路実施例にも同一に適用できるということは当業者には明らかである。
【００３０】
図２は、本発明によってセル及び周辺領域を含むメモリ素子のために絶縁膜内のコンタクト形成を説明するための切断側面図である。
【００３１】
アクティブセル５２がメモリ素子４８の基板５０に形成される。前記メモリ素子４８は緻密に集積化されたメモリセル、データライン、及びアドレスラインを具備するセル領域５４及び配線ライン、周辺回路素子、例えば入力/出力回路素子を含み、前記メモリセル領域５４をサービスする周辺領域５６を含む。共通的に、メモリ素子応用分野で前記データライン及び周辺配線ラインはここではビットラインと称する。しかし、前述したように、本発明は層間配線を要求する他の回路にも同一に応用できる。
【００３２】
第１絶縁膜５８(層間絶縁膜)、例えばSiO2はアクティブセル５２及び基板５０上に形成される。ホール６０は前記第１絶縁膜５８内に、例えばエッチングにより形成され、ビットラインスタッドコンタクト６２は前記ホール６０内に形成される。望ましくは、前記コンタクト６２(プラグ)は５００-２０００Åの厚さのタングステンより形成される。蒸着についてのガス反応は、例えば４０torr及び４１５℃でWF6＋SiH4＋H2→W＋SiF4＋H2よりなされる。典型的なn＋/p＋コンタクト抵抗値は０.１５m幅のビットラインとn＋コンタクトの場合にコンタクト当り３００-１０００オームの範囲であり、０.２３m幅のビットラインとp＋コンタクトの場合にはコンタクト当り１.５-５キロオームである。
【００３３】
図３は、図２に形成されたビットラインスタッドコンタクト６２の上部にビットライン６４の形成を説明するための切断側面図である。
【００３４】
本ステップ中にはビットライン６４はスタッド６２A(ビットラインスタッド)上に形成される。周辺領域で前記ビットライン６４は後続層のスタッドのためのビットラインランディングパッドの役割をする。スタッド６２B(ビットラインスタッド)はビットラインとして使われずに上部層との連結のための局部配線の役割をする。ビットライン物質の蒸着後にフォトレジスト層(図示せず)をビットライン物質上に形成した後、スタッド６２Bの上部表面を露出しながらパタニングされてビットライン６４(ビットラインパターン)を定義する。このような方法で、ビットラインランディングパッドを含むビットライン６４とスタッド６２Bは同時に形成される。
【００３５】
もし、前記スタッド６２A、６２Bがタングステンプラグであれば、スタッド６２Aは先ずチタン層を例えば１００Åの厚さで化学気相蒸着(CVD)により提供する。次に、TiN層を例えば３００Åの厚さにCVDまたは原子層蒸着(ALD)により提供した後、タングステン層を約２０００Åの厚さに提供し、化学機械的研磨により形成できる。
【００３６】
もし、前記スタッド６２A、６２Bがチタン窒化物(TiN)プラグであれば、スタッド６２Aは先ずチタン(Ti)層を例えば１００Åの厚さにCVDにより形成する。次に、TiN層を例えばCVDまたはALDにより１５００Åの厚さに形成し、化学機械的研磨により形成できる。
【００３７】
また、スタッド６２A上のビットライン６４(ビットラインパターン)の形成は先ずタングステン(W)を物理気相蒸着(PVD)により８００Åの厚さに蒸着し、シリコン窒化物キャッピング６６を１５００-２５００Åの厚さに形成することによって形成できる。
【００３８】
図４は、図３に形成されたビットライン６４及びスタッド６２Bの上部にエッチング阻止層６８の適用を説明するための切断側面図である。
【００３９】
例えば、シリコン窒化物(Si3N4)よりなされたエッチング阻止層６８は約２００-７００Åの厚さ、望ましくは４００Åの厚さに蒸着される。
【００４０】
図５は、周辺領域５６のエッチング阻止層６８を選択的にマスキングしてセル領域５４のエッチング阻止層６８の選択的エッチングを可能にするために、図４に形成されたエッチング阻止層６８上にフォトレジストマスク７０の適用を説明するための切断側面図である。セル領域のエッチング阻止層６８のエッチングは一般的な実施例のようにセル領域のビットライン６４Aの側面上に側面スペーサ７２を形成する。
【００４１】
図６は、下部レベルのスタッド６２Bの上部に上部層のスタッド７４の形成を説明するための切断側面図である。
【００４２】
第２絶縁膜７６(層間絶縁膜)が、周辺領域のビットライン６４B及び下地のスタッド６２Bの上部に形成されたシリコン窒化膜エッチング阻止層６８と前記シリコン窒化膜エッチング阻止層６８が除去されたアクティブセル５２を含む形成された構造物の上部に形成される。キャパシタ構造物２８がセル領域５４に一般的な方法で形成される。スタッドホール７８はスタッドカップリング領域８０の下地のスタッド６２Bの側面で下地の第１絶縁膜５８を過度エッチングせずに、前記ホールが下地のスタッド６２Bの上部を露出するように前記下地のエッチング阻止層を垂直ガイドとして第２絶縁膜７６に形成される。
【００４３】
適当な下地のスタッド６２B及び上部スタッド７４の垂直アラインメント及びカップリングのために、エッチング阻止層６８は下地の第１絶縁膜５８のエッチング選択比と異なるエッチング選択比を有するように選択される。このような方法で上部のスタッドホール７８を形成する時、最初のエッチング工程が使われて前記エッチング阻止層６８の上部まで第２絶縁膜７６を正確にエッチングする。この後に、エッチング阻止層６８は二番目のエッチング工程で下地のスタッド６２Bの上部面及び第１絶縁膜５８の上部表面まで正確にエッチングされる。
【００４４】
望ましい実施例では、第２絶縁膜７６のエッチングは１５００W、４０mTorr、C4F8＋O2＋Ar、２８０秒の最初のエッチング工程によってエッチング阻止層６８の上部表面が露出されるまで行い、その後にエッチング阻止層６８のエッチングは６００W、５０mTorr、C4F8＋Ar＋H2、１０５秒の二番目のエッチング工程によってスタッドの上部表面が十分に露出されるように下地の第１絶縁膜５８をエッチング阻止層として用いて行う。その結果、下地のスタッド６２B上で上部のスタッドホール７８が形成される。
【００４５】
周辺領域の他のビットライン、例えばビットラインランディングパッドを含むビットライン６４Bとカップリングさせるために層間スタッド(図示せず)を形成する類似した工程が前記工程と共に同時または分離されて適用されうる。
【００４６】
図７は、化学機械的研磨の結果としてビットラインエッチング中に発生するスタッド物質のリセス８２を説明するセル及び周辺領域を含むメモリ素子の切断側面図である。図８は、本発明によって図７に説明されたリセスを除去するためにエッチング遮断膜８４の利用を説明するセル及び周辺領域を含むメモリ素子の切断側面図である。
【００４７】
本実施例で、追加的な導電性エッチング遮断膜８４、例えば１００-３００Åの厚さに形成されたTiN膜が図２のような下地のスタッド６２の形成後に導入されうる。次に、ビットライン及びビットラインキャッピング物質層を次第に蒸着する。フォトレジストマスクを用いて、ビットラインパターン及びスタッドがエッチング遮断層８４により下地のタングステンの侵犯なしにスタッド６２B上のビットライン物質を除去しながら形成される。その後、エッチング遮断層８４をビットラインパターン６４A、６４Bをマスクとしてエッチングする。残りの工程は図４ないし図６と同一に進行される。
【００４８】
【発明の効果】
前述したように本発明はエッチング阻止層６８が下地層のスタッド上に形成される層間接続技術を提供する。下地層のスタッドは、上部及び下部スタッド間の適切な接続性を確保するように垂直アラインメントメカニズムとしてエッチング阻止層を用いてエッチング阻止層を通じて形成される。下地の絶縁膜に比べて他のエッチング選択比を有するエッチング阻止層を形成することによりエッチング深度の精密度が保証される。
【００４９】
さらに、本発明はエッチング阻止層が素子の周辺領域にのみ存在して後の工程中に構成要素のガス抜けが可能で、下地のコンタクト及びトランジスターを適切に直すように適切な後続合金(alloy)過程が可能な回路及び方法を提供する。
【００５０】
本発明は最善の実施例によって詳細に示され説明されたが、添付した特許請求の範囲によって決まる発明の思想や範囲内で本分野の当業者にとって形態及び細部事項は多様な変化がありえることは明らかである。
【００５１】
例えば、一つの金属蒸着ステップ以外に他の実施例では分離された写真エッチング工程が適用されてビットラインパターン上の金属コンタクト及びビットラインスタッド上の金属コンタクトが形成されうる。
【図面の簡単な説明】
【図１】 セル及び周辺領域を含む従来のメモリ素子の切断側面図である。
【図２】 本発明によってセル及び周辺領域を含むメモリ素子の絶縁膜内のコンタクト形成を説明するための切断側面図である。
【図３】 本発明によってセル及び周辺領域を含むメモリ素子に関する図２のコンタクト上部にビットライン形成を説明するための切断側面図である。
【図４】 本発明によってセル及び周辺領域を含むメモリ素子に関する図３のビットライン上部にエッチング阻止層の適用を説明するための切断側面図である。
【図５】 本発明によってセル及び周辺領域を含むメモリ素子についての周辺領域にエッチング阻止層を覆うために図４に形成されたエッチング阻止層の上部にフォトレジスト層の適用を説明するための切断側面図である。
【図６】 本発明によってセル及び周辺領域を含むメモリ素子について、上部及び下部スタッドを整列するために周辺領域エッチング阻止層を整列メカニズムとしてビットライン上部に上部層スタッドの形成を説明するための切断側面図である。
【図７】 ビットラインエッチング中に発生するスタッド物質のリセス(recess)を説明するセル及び周辺領域を含むメモリ素子の切断側面図である。
【図８】 本発明によって図７に説明されたリセスを除去するためのエッチング遮断層の利用を説明するセル及び周辺領域を含むメモリ素子の切断側面図である。
【符号の説明】
４８ メモリ素子
５０ 基板
５２ アクティブセル
５４ メモリセル領域
５６ 周辺領域
５８ 第１絶縁膜(層間絶縁膜)
６０ ホール
６２ ビットラインスタッドコンタクト
Claims (20)
- 第１絶縁膜と、前記第１絶縁膜内に形成された第１スタッドと、前記第１スタッドの上部に形成されたエッチング阻止層と、前記エッチング阻止層上部に形成された第２絶縁膜と、前記第２絶縁膜及び前記エッチング阻止層を通じて形成され、前記第１スタッドと電気的な接続がある第２スタッドとを備え、
前記第１スタッドの上部には前記第１絶縁膜の高さに比べて低く凹んだリセスを備え、
前記エッチング阻止層の下であって前記第１スタッドの上部の前記リセスにエッチング遮断層をさらに具備することを特徴とする半導体素子。 - 前記エッチング阻止層及び第２絶縁膜は相異なるエッチング選択比を有することを特徴とする請求項１に記載の半導体素子。
- 前記第２スタッドは前記第２絶縁膜を前記エッチング阻止層まで最初にエッチングした後、前記エッチング阻止層をエッチングして第１スタッドが露出されるようにエッチングして形成されることを特徴とする請求項２に記載の半導体素子。
- 前記エッチング阻止層はシリコン窒化膜を備えることを特徴とする請求項１に記載の半導体素子。
- 第１絶縁膜内に互いに水平に配置され、導電性ラインを備えた第１回路領域とスタッドを備えた第２回路領域と、前記導電性ライン及びスタッド上部に形成され、前記第１回路領域で選択的にパターンされて前記導電性ラインの側壁上にスぺーサを提供し、前記第２回路領域を覆うエッチング阻止層と、前記エッチング阻止層の上部に形成された第２絶縁膜と、前記第２絶縁膜及びエッチング阻止層を通じて前記スタッドの上部領域を露出するように備えられたコンタクトホールと、前記スタッドと電気的な接続がある、前記コンタクトホール内に形成されたコンタクト金属とを備え、
前記スタッドの上部には前記第１絶縁膜の高さに比べて低く凹んだリセスを備え、
前記エッチング阻止層の下であって前記スタッドの上部の前記リセスにエッチング遮断層をさらに具備することを特徴とする半導体素子。 - 前記第１回路領域はセル領域を備え、前記第２回路領域はメモリ素子の周辺領域を備えることを特徴とする請求項５に記載の半導体素子。
- 前記導電性ラインはメモリ素子のビットラインを備えることを特徴とする請求項５に記載の半導体素子。
- 前記エッチング阻止層はシリコン窒化膜を備えることを特徴とする請求項５に記載の半導体素子。
- 前記エッチング阻止層及び第２絶縁膜は相異なるエッチング選択比を有することを特徴とする請求項５に記載の半導体素子。
- 前記コンタクトホールは、第２絶縁膜からエッチング阻止層までを最初にエッチングした後、前記スタッドを露出するように前記エッチング阻止層をエッチングすることによって形成されることを特徴とする請求項９に記載の半導体素子。
- 前記エッチング阻止層は、第１回路領域に導電性ラインのための側面スペーサを形成することを特徴とする請求項５に記載の半導体素子。
- 半導体基板に形成され第１及び第２ターミナルを有する回路と、前記回路上部に形成された第１絶縁膜と、前記第１ターミナル上部の第１絶縁膜内に形成されたスタッドホールと、前記第１ターミナルと電気的な接続がある前記スタッドホールに形成された電気的導電性スタッドと、前記第２ターミナルと電気的な接続がある、前記第２ターミナル上部の第１絶縁膜上に形成された導電性ラインと、前記第１絶縁膜、スタッド及び導電性ライン上部に形成され、前記導電性ラインの側面領域上の絶縁性スペーサを提供するエッチング阻止層と、前記エッチング阻止層の上部に形成された第２絶縁膜と、前記第２絶縁膜を通じて形成され、及び前記スタッドの上部領域まで前記エッチング阻止層を通じて形成されたコンタクトホールと、前記スタッドと電気的接続がある、コンタクトホール内に形成されたコンタクト金属とを備え、
前記電気的導電性スタッドの上部には前記第１絶縁膜の高さに比べて低く凹んだリセスを備え、
前記エッチング阻止層の下であって前記電気的導電性スタッドの上部の前記リセスにエッチング遮断層をさらに具備することを特徴とする半導体素子。 - 第１絶縁膜内に互いに水平に配置され、導電性ラインを備えた第１回路領域とスタッドを備えた第２回路領域と、前記導電性ライン及びスタッド上部に形成され、前記第１回路領域で選択的にパターンされて前記導電性ラインの側壁上にスぺーサを提供し、前記第２回路領域を覆うエッチング阻止層と、前記エッチング阻止層の上部に形成された第２絶縁膜と、前記第２絶縁膜及びエッチング阻止層を通じて前記スタッドの上部領域を露出するように備えられたコンタクトホールと、前記エッチング阻止層が前記導電性ラインの側面絶縁性スペーサを提供するようにし、前記コンタクトホールを形成する間にはエッチング阻止の役割を行うように、前記スタッドと電気的接続がある、前記コンタクトホール内に形成されたコンタクト金属とを備え、
前記スタッドの上部には前記第１絶縁膜の高さに比べて低く凹んだリセスを備え、
前記エッチング阻止層の下であって前記スタッドの上部の前記リセスにエッチング遮断層をさらに具備することを特徴とする半導体素子。 - 半導体回路の上部に第１絶縁膜を形成する段階と、前記第１絶縁膜内に第１スタッドホールを形成し、導電性物質を蒸着して前記第１スタッドホール内に第１スタッドを形成する段階であって、前記第１スタッドの上部に前記第１絶縁膜の高さに比べて低く凹んだリセスを備えるところの段階と、前記第１スタッドの上部の前記リセスにエッチング遮断層を形成する段階と、前記第１スタッドの上部にエッチング阻止層を形成する段階と、前記エッチング阻止層の上部に第２絶縁膜を形成する段階と、前記第２絶縁膜及びエッチング阻止層を通じて前記第１スタッドの上部領域を露出するように第２スタッドホールを形成する段階と、導電性物質を提供して前記第２スタッドホール内に第２スタッドを形成する段階とを備え、
これらの段階を順に実施することを特徴とする半導体素子の形成方法。 - 前記エッチング阻止層及び第２絶縁膜は相異なるエッチング選択比を有することを特徴とする請求項１４に記載の半導体素子の形成方法。
- 前記第２スタッドホールは第２絶縁膜からエッチング阻止層まで最初にエッチングした後、前記第１スタッドを露出するように前記エッチング阻止層を二番目にエッチングすることによって形成されることを特徴とする請求項１５に記載の半導体素子の形成方法。
- 前記第１エッチングは酸化膜エッチングガスで行い、前記第２エッチングは窒化膜エッチングガスを用いて行うことを特徴とする請求項１６に記載の半導体素子の形成方法。
- 前記エッチング阻止層はシリコン窒化膜を備えることを特徴とする請求項１４に記載の半導体素子の形成方法。
- 半導体回路の上部に第１絶縁膜を形成する段階と、前記第１絶縁膜上に導電性ラインであって、該導電性ラインの上部に前記第１絶縁膜の高さに比べて低く凹んだリセスを備えるところの導電性ラインを備える第１回路領域と前記第１絶縁膜を通じたスタッドであって、該スタッドの上部に前記第１絶縁膜の高さに比べて低く凹んだリセスを備えるところのスタッドを備える第２回路領域とを形成する段階と、前記導電性ラインの上部の前記リセス及びスタッドの上部の前記リセスにエッチング遮断層を提供する段階と、前記第１及び第２回路領域の上部にエッチング阻止層を提供する段階と、前記第２回路領域のエッチング阻止層を実質的に傷つけずに残しながら前記第１回路領域のエッチング阻止層を選択的に除去することによって前記導電性ラインの側面上の第１回路領域に側面スペーサを形成する段階と、前記第１及び第２回路領域の上部に第２絶縁膜を形成する段階と、前記第２絶縁膜及びエッチング阻止層を通じて前記スタッドの上部領域を露出するようにコンタクトホールを形成する段階と、前記コンタクトホールに前記スタッドと電気的接触するコンタクト金属を提供する段階とを含み、
これらの段階を順に実施することを特徴とする半導体素子の形成方法。 - 半導体基板に第１及び第２ターミナルを有する回路を形成する段階と、前記回路上部に第１絶縁膜を形成する段階と、前記第１ターミナルの上部にスタッドホールを形成し、前記スタッドホールに前記第１ターミナルと電気的に接触する導電性コンタクト金属を形成する段階あって、前記導電性コンタクト金属の上部に前記第１絶縁膜の高さに比べて低く凹んだリセスを備えるところの段階と、前記第２ターミナル上部の第１絶縁膜上に形成され、前記第２ターミナルと電気的に接触する導電性ラインを形成する段階あって、前記導電性ラインの上部に前記第１絶縁膜の高さに比べて低く凹んだリセスを備えるところの段階と、前記導電性コンタクト金属の上部の前記リセス及び前記導電性ラインの上部の前記リセスにエッチング遮断層を形成する段階と、前記第１絶縁膜、スタッドの上部のエッチング遮断層及び導電性ラインの上部のエッチング遮断層の上にエッチング阻止層を提供する段階と、前記エッチング阻止層を選択的に除去して前記導電性ラインの側面領域上に絶縁性スペーサを提供し、前記スタッド上部の領域にエッチング阻止層を実質的に保有する段階と、前記エッチング阻止層の上部に第２絶縁膜を形成する段階と、前記第２絶縁膜及び前記エッチング阻止層を通じて前記スタッドの上部領域までコンタクトホールを提供する段階と、前記コンタクトホールに電気的に導電性コンタクト金属を提供する段階とを備え、
これらの段階を順に実施することを特徴とする半導体素子の形成方法。
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