KR20060029299A - 베리드 콘택 플러그와 비트라인의 쇼트를 방지할 수 있는반도체소자의 제조방법 - Google Patents

베리드 콘택 플러그와 비트라인의 쇼트를 방지할 수 있는반도체소자의 제조방법 Download PDF

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KR20060029299A
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Abstract

베리드 콘택 플러그와 비트라인의 쇼트를 방지할 수 있는 반도체소자의 제조방법을 제공한다. 이 방법은 반도체기판 상에 셀 활성영역을 가로지르는 서로 평행한 복수개의 워드라인들을 형성하는 것을 포함한다. 상기 워드라인들을 갖는 반도체기판 상에 제1 층간절연막을 형성한다. 상기 제1 층간절연막을 관통하며 상기 셀 활성영역과 각각 접촉되는 스토리지 노드 패드들 및 비트라인 패드들을 형성한다. 상기 스토리지 노드 패드들 및 비트라인 패드들을 갖는 반도체기판 상에 제2 층간절연막을 형성한다. 상기 제2 층간절연막을 관통하며, 상기 스토리지 노드 패드들과 접촉하는 베리드 콘택 버퍼 패드들을 형성한다. 상기 제2 층간절연막을 패터닝하여 상기 비트라인 패드들을 노출시키는 비트라인 콘택홀들을 형성한다. 상기 제2 층간절연막 상에 상기 비트라인 콘택홀들을 통하여 상기 비트라인 패드들과 접촉되고, 상기 워드라인들의 상부를 가로지르는 복수개의 평행한 비트라인들을 형성한다.

Description

베리드 콘택 플러그와 비트라인의 쇼트를 방지할 수 있는 반도체소자의 제조방법{Fabrication methods of a semiconductor device for preventing short defects between buried contact plug and bit line}
도 1 및 도 2는 종래 반도체소자의 제조방법을 설명하기 위한 단면도들이다.
도 3은 본 발명의 실시예에 따른 반도체소자를 나타낸 평면도이다.
도 4a, 도 5a, 도 6a, 도7a 및 도 8a는 본 발명의 실시예에 따른 반도체소자의 제조방법을 설명하기 위하여 도 3의 I-I′선에 따라 취해진 단면도들이다.
도 4b, 도 5b, 도 6b, 도 7b 및 도 8b는 본 발명의 실시예에 따른 반도체소자의 제조방법을 설명하기 위하여 도 3의 II-II′선에 따라 취해진 단면도들이다.
본 발명은 반도체소자의 제조방법에 관한 것으로, 특히 베리드 콘택 플러그와 비트라인의 쇼트를 방지할 수 있는 반도체소자의 제조방법에 관한 것이다.
디램(DRAM)과 같은 반도체소자가 고집적화 및 대용량화되면서 반도체 칩 사이즈의 최소화를 위한 공정의 확보가 필요해지고 있다. 상기 반도체소자의 고집적화 및 대용량화에 따라, 상기 디램을 구성하는 요소 중 하나인 비트라인들은 미세 공정 기술에 의하여 형성된다. 상기 비트라인들 사이의 간격을 줄이고, 상기 비트라인들의 크기를 작게 하여 반도체소자의 스케일 다운을 이루고 있다.
도 1 및 도 2는 종래 반도체소자의 제조방법을 설명하기 위한 단면도들이다.
도 1을 참조하면, 반도체기판(1) 내에 소자분리막(3)을 형성하여 2차원적으로 배열된 복수개의 활성영역들(3a)을 한정한다. 상기 활성영역들(3a) 내에 불순물 영역들(15)을 형성한다. 상기 불순물 영역들(15)이 형성된 반도체기판 상에 제1 층간절연막(17)을 형성한다. 상기 제1 층간절연막(17)은 실리콘 산화막으로 형성될 수 있다. 상기 제1 층간 절연막(17)을 관통하여 상기 불순물 영역들(15)과 접촉하는 스토리지 노드 패드들(19) 및 비트라인 패드들(미도시)을 형성한다.
상기 스토리지 노드 패드들(19) 및 상기 비트라인 패드들은 도우프트 폴리 실리콘막으로 형성될 수 있다. 상기 스토리지 노드 패드들(19) 및 비트라인 패드들이 형성된 반도체기판 상에 제2 층간절연막(21)을 형성한다. 상기 제2 층간절연막(21)은 실리콘 산화막으로 형성될 수 있다.
상기 제2 층간절연막(21) 상에 복수개의 평행한 비트라인 패턴들(40)을 형성한다. 상기 비트라인 패턴들(40)은 차례로 적층된 비트라인들(34) 및 하드 마스크막 패턴들(35)과 상기 비트라인들(34) 및 하드 마스크막 패턴들(35)의 측벽들을 둘러싸는 비트라인 스페이서들(39)로 구성된다. 상기 비트라인들(34)은 상기 제2 층간절연막(21)을 관통하며 상기 비트라인 패드들과 전기적으로 접속된다. 상기 하드 마스크막 패턴들(35)은 실리콘 질화막으로 형성될 수 있다. 상기 비트라인 스페이서 절연막들(135)은 실리콘 질화막으로 형성될 수 있다.
도 2를 참조하면, 상기 비트라인 패턴들(40)을 갖는 반도체기판 상에 제3 층간절연막(41)을 형성한다. 상기 제3 층간절연막(41)은 실리콘 산화막으로 형성될 수 있다. 상기 제3 층간절연막(41) 및 상기 제2 층간절연막(21)을 패터닝하여 상기 스토리지 패드들(19)을 노출시키는 베리드 콘택 홀들(43)을 형성한다. 상기 베리드 콘택 홀들(43) 내에 베리드 콘택 플러그들(45)을 형성한다. 상기 베리드 콘택 플러그들(45)은 도우프트 폴리 실리콘막으로 형성될 수 있다.
상기 베리드 콘택 홀들(43)을 형성하기 위하여, 상기 비트라인 패턴들(40) 사이의 제3 층간절연막을 식각하고, 이어서 상기 제2 층간절연막을 식각 한다. 상기 제3 층간절연막(41) 및 상기 제2 층간절연막(21)을 패터닝하는 하는 공정 중에, 미스 얼라인이 발생될 수 있다. 그 결과, 상기 비트라인 패턴들(40) 사이의 제3 층간절연막을 식각하는 과정 중에, 상기 하드 마스크막 패턴들(47) 및 상기 비트라인 스페이서들(39)의 일부분이 식각될 수 있다. 이어서, 상기 제2 층간절연막(21)을 식각하는 과정중에, 상기 하드 마스크막 패턴들(35) 및 상기 비트라인 스페이서들(39)의 노출된 영역이 과식각될 수 있다. 그 결과, 상기 비트라인들(34)을 둘러싸고 있는 하드 마스크막 패턴들(47) 및 상기 비트라인 스페이서들(39)의 두께는 얇아 질 수 있다. 그 결과, 상기 베리드 콘택 플러그들(45)과 상기 비트라인들(34) 사이의 간격은 좁아질 수 있다. 이에 따라, 상기 비트라인들(34)과 상기 베리드 콘택 플러그들(45) 사이의 쇼트 불량(S)이 발생될 수 있다.
본 발명이 이루고자 하는 기술적 과제는 베리드 콘택 플러그와 비트라인의 쇼트를 방지할 수 있는 반도체소자의 제조방법에 관한 것이다.
상기 기술적 과제를 이루기 위하여, 본 발명은 베리드 콘택 플러그와 비트라인의 쇼트를 방지할 수 있는 반도체소자의 제조방법을 제공한다.
본 발명의 실시예에 따르면, 베리드 콘택 플러그와 비트라인의 쇼트를 방지할 수 있는 반도체소자의 제조방법을 제공한다. 이 방법은 반도체기판 상에 셀 활성영역을 가로지르는 서로 평행한 복수개의 워드라인들을 형성하는 것을 포함한다. 상기 워드라인들을 갖는 반도체기판 상에 제1 층간절연막을 형성한다. 상기 제1 층간절연막을 관통하며 상기 셀 활성영역과 각각 접촉되는 스토리지 노드 패드들 및 비트라인 패드들을 형성한다. 상기 스토리지 노드 패드들 및 비트라인 패드들을 갖는 반도체기판 상에 제2 층간절연막을 형성한다. 상기 제2 층간절연막을 관통하며, 상기 스토리지 노드 패드들과 접촉하는 베리드 콘택 버퍼 패드들을 형성한다. 상기 제2 층간절연막을 패터닝하여 상기 비트라인 패드들을 노출시키는 비트라인 콘택홀들을 형성한다. 상기 제2 층간절연막 상에 상기 비트라인 콘택홀들을 통하여 상기 비트라인 패드들과 접촉되고, 상기 워드라인들의 상부를 가로지르는 복수개의 평행한 비트라인들을 형성한다.
본 발명의 실시예에서, 상기 비트라인들을 형성한 후, 상기 비트라인들의 측벽들을 둘러싸는 비트라인 스페이서들을 형성하고, 상기 비트라인 스페이서들을 갖는 반도체기판 상에 제3 층간절연막을 형성하고, 상기 제3 층간절연막을 패터닝하여 상기 베리드 콘택 버퍼 패드들을 노출시키는 베리드 콘택 홀들을 형성하고, 상 기 베리드 콘택홀들을 채우는 베리드 콘택 플러그들을 형성하는 것을 더 포함할 수 있다.
다른 실시예에서, 상기 비트라인 콘택홀들을 형성하기 전에, 상기 베리드 콘택 버퍼 패드들이 형성된 반도체기판 상에 보호 절연막을 형성하는 것을 더 포함할 수 있다. 이 경우에, 상기 보호 절연막은 상기 제2 층간절연막 및 상기 제3 층간절연막에 대하여 식각선택비를 갖도록 형성될 수 있다.
또 다른 실시예에서, 상기 비트라인들을 형성하는 것은, 상기 비트라인 콘택홀을 갖는 반도체기판의 전면 상에 배리어 도전막을 콘포멀하게 형성하고, 상기 배리어 도전막 상에 상기 비트라인 콘택홀을 채우는 비트라인용 도전막을 형성하고, 상기 비트라인용 도전막 및 상기 배리어 도전막을 패터닝하는 것을 포함할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 3은 본 발명의 실시예에 따른 반도체소자를 나타낸 평면도이고, 도 4a 내지 도 8b는 본 발명의 실시예에 따른 반도체소자를 나타낸 단면도들이다. 도 4a 내 지 도 8b에 있어서, 도 4a, 도 5a, 도 6a, 7a 및 8a는 도 3의 I-I′ 선에 따라 취해진 단면도들이고, 도 4b, 도 5b, 도 6b, 7b 및 8b는 도 3의 II-II′선에 따라 취해진 단면도들이다.
도 3, 도 4a 및 도 4b를 참조하면, 반도체기판(101) 내에 소자분리막(103)을 형성하여 2차원적으로 배열된 복수개의 활성영역들(103a)을 한정한다. 상기 소자분리막(103)은 셸로우 트렌치 소자분리(shallow trench isolation; STI) 공정에 의하여 형성될 수 있다. 상기 활성영역들(103a)의 표면에 게이트 절연막(미도시)을 형성하고, 상기 게이트 절연막을 갖는 반도체기판이 전면 상에 게이트 도전막을 형성한다. 상기 게이트 도전막 상에 캡핑막 패턴(109)을 형성하고, 상기 캡핑막 패턴(109)을 식각마스크로 하여 상기 게이트 도전막을 식각하여 상기 활성영역들(103a)을 가로지르는 복수개의 평행한 워드라인들(107)을 형성한다. 상기 캡핑막 패턴(109)은 실리콘 질화막으로 형성될 수 있다. 상기 워드라인들(107)은 도우프트 실리콘막으로 형성될 수 있다. 또는 상기 워드라인들(107)은 차례로 적층된 도우프트 실리콘막 및 금속 실리사이드막으로 형성될 수 있다. 상기 금속 실리사이드막은 텅스텐 실리사이드막, 코발트 실리사이드막 또는 니켈 실리사이드막으로 형성될 수 있다.
상기 워드라인들(107) 및 상기 캡핑막 패턴들(109)의 측벽들을 둘러싸는 워드라인 스페이서들(113)을 형성한다. 상기 워드라인 스페이서들(113)은 실리콘 질화막으로 형성될 수 있다. 상기 워드라인들(107) 및 상기 소자분리막(103)을 이온주입 마스크로 사용하여 상기 활성영역들(103a)의 반도체기판 내에 불순물 영역들 (115)을 형성한다. 상기 불순물 영역들(115)이 형성된 반도체기판 상에 제1 층간절연막(117)을 형성한다. 상기 제1 층간절연막(117)은 CVD법에 의한 실리콘 산화막으로 형성될 수 있다. 예를 들어, 상기 제1 층간절연막(117)은 HDP-CVD(High Density Plasma Chemical Vapor Depositon)법에 의해 형성된 HDP 산화막 또는 PECVD(Plasma Enhanced Chemical Vapor Depositon)법에 의해 형성된 PE-TEOS(Plasma Enhanced TetraEthylOrthoSilicate)막 또는 BPSG(BoroPhosphorousSilicateGlass)막과 같은 산화막으로 형성될 수 있다.
상기 제1 층간 절연막(117)을 관통하여 상기 불순물 영역들(115)과 접촉하는 베리드 콘택 패드들(119a) 및 비트라인 패드들(119b)을 형성한다. 상기 베리드 콘택 패드들(119a) 및 비트라인 패드들(119b)은 통상 알려진 자기 정렬 콘택(self align contact; SAC) 공정에 의하여 형성될 수 있다. 상기 베리드 콘택 패드들(119a) 및 상기 비트라인 패드들(119b)은 도우프트 폴리 실리콘막으로 형성될 수 있다.
도 3, 도 5a 및 도 5b를 참조하면, 상기 베리드 콘택 패드들(119a) 및 상기 비트라인 패드들(119b)을 갖는 반도체기판의 전면 상에 제2 층간절연막(121)을 형성한다. 상기 제2 층간절연막(121)은 실리콘 산화막으로 형성될 수 있다. 상기 제2 층간절연막(121)을 패터닝하여 상기 베리드 콘택 패드들(119a)을 노출시키는 베리드 콘택 버퍼 패드 홀들(123)을 형성한다. 상기 제2 층간절연막(121) 상에 상기 베리드 콘택 버퍼 패드 홀들(123)을 채우는 베리드 콘택 버퍼 패드용 도전막(125)을 형성한다. 상기 베리드 콘택 버퍼 패드용 도전막(125)은 도우프트 폴리 실리콘막으 로 형성될 수 있다.
도 3, 도 6a 및 도 6b를 참조하면, 상기 베리드 콘택 버퍼 패드용 도전막(도 5a 및 도 5b의 125)을 상기 제2 층간절연막(121)의 상부면이 노출되도록 평탄화시킨다. 그 결과, 상기 베리드 콘택 버퍼 패드 홀들(123) 내에 베리드 콘택 버퍼 패드들(125′)이 형성된다. 상기 베리드 콘택 버퍼 패드들(125′)을 갖는 반도체기판의 전면 상에 보호 절연막(127)을 형성할 수 있다. 상기 보호 절연막(127)은 실리콘 질화막으로 형성될 수 있다. 상기 보호 절연막(127)은 후속 공정에 의한, 비트라인들과 상기 베리드 콘택 버퍼 패드들(125′)간의 쇼트를 방지하는 역할을 할 수 있다.
상기 보호 절연막(127) 및 상기 제2 층간절연막(121)을 차례로 패터닝하여 상기 비트라인 패드들(119b)을 노출시키는 비트라인 콘택홀들(129)을 형성한다. 상기 비트라인 콘택홀들(129)을 갖는 반도체기판의 전면 상에 비트라인용 도전막(133)을 형성한다. 상기 비트라인용 도전막(133)은 단차 도포성이 우수한 CVD법에 의한 텅스텐막으로 형성될 수 있다. 상기 비트라인용 도전막(133)을 형성하기 전에, 배리어 도전막(131)을 형성하는 것을 더 포함할 수 있다. 보다 구체적으로, 상기 비트라인 콘택홀들(129)을 갖는 반도체기판의 전면 상에 배리어 도전막(131)을 콘포멀하게 형성한 후, 상기 비트라인용 도전막(133)을 형성할 수 있다. 상기 배리어 도전막(131)은 차례로 적층된 접착막 및 확산방지막으로 형성될 수 있다. 상기 접착막은 티타늄막(Ti layer)으로 형성될 수 있다. 상기 확산방지막은 질화티타늄막(TiN layer)으로 형성될 수 있다. 상기 접착막의 티타늄막과 상기 비트라인 패드 들(119b)의 도우프트 폴리실리콘막이 반응하여 금속실리사이드막이 형성될 수 있다. 그 결과, 접촉 저항이 감소될 수 있다. 상기 확산방지막은 상기 비트라인용 도전막(133) 증착시 금속 소오스 가스, 예를 들어 텅스텐 육불화물(WF6)로부터 나오는 불소가 상기 금속 실리사이드막과 반응하는 것을 방지할 수 있다.
도 3, 도 7a 및 도 7b를 참조하면, 상기 비트라인용 도전막(도 6a 및 도 6b의 133) 상에 하드 마스크막 패턴들(135)을 형성한다. 상기 하드 마스크막 패턴들(135)은 실리콘 질화막으로 형성될 수 있다. 상기 하드 마스크막 패턴들(135)을 식각마스크로 하여 상기 비트라인용 도전막(도 6a 및 도 6b의 133) 및 상기 배리어 금속막(도 6a 및 도 6b의 131)을 차례로 식각하여 비트라인용 도전막 패턴들(133′) 및 배리어 금속막 패턴들(131′)을 형성한다. 그 결과, 상기 비트라인 콘택홀들(129)을 덮는, 복수개의 평행한 비트라인들(134)이 형성된다. 상기 비트라인들(134)은 차례로 적층된 상기 배리어 금속막 패턴들(131′) 및 비트라인용 도전막 패턴들(133′)로 구성된다.
상기 비트라인들(134) 및 상기 하드 마스크막 패턴들(135)의 측벽들을 둘러싸는 비트라인 스페이서들(139)을 형성한다. 보다 구체적으로, 상기 비트라인들(134) 및 상기 하드 마스크막 패턴들(135)을 갖는 반도체기판의 전면 상에 비트라인 스페이서용 절연막을 형성하고, 상기 비트라인 스페이서용 절연막을 상기 베리드 콘택 버퍼 패드들(125′)의 상부면이 노출되도록 이방성 식각한다. 이와 같은 공정 중에, 상기 보호 절연막(도 6a 및 도 6b의 127)도 같이 식각되어, 상기 비트 라인 패턴들(140) 하부에 보호 절연막 패턴들(127′)이 형성된다. 상기 비트라인들(134), 상기 하드 마스크막 패턴들(135) 및 상기 비트라인 스페이서들(139)은 비트라인 패턴들(140)을 구성한다. 상기 비트라인 패턴들(140)의 하부에 형성된 상기 보호 절연막 패턴들(127′)은 상기 비트라인들(134)과 상기 베리드 콘택 버퍼 패드들(125′) 간의 쇼트 불량을 방지할 수 있다.
도 3, 도 8a 및 도 8b를 참조하면, 상기 비트라인 패턴들(140)을 갖는 반도체기판 상에 제3 층간절연막(141)을 형성한다. 상기 제3 층간절연막(141)은 실리콘 산화막으로 형성될 수 있다. 상기 제3 층간절연막(141)을 패터닝하여 상기 베리드 콘택 버퍼 패드들(125′)을 노출시키는 베리드 콘택 홀들(143)을 형성한다. 상기 베리드 콘택 홀들(143)을 채우는 베리드 콘택 플러그들(145)을 형성한다. 상기 베리드 콘택 플러그들(145)은 도우프트 폴리 실리콘막으로 형성될 수 있다.
상술한 바와 같이 본 발명의 실시예에 따르면, 상기 제3 층간절연막(141)을 패터닝하여 상기 베리드 콘택 홀들(143)을 형성하는 공정에서, 미스 얼라인(mis-align)이 발생하여 상기 비트라인들(134)을 덮고 있는 상기 하드 마스크막 패턴들(135) 및 상기 비트라인 스페이서들(139)의 일부가 식각될 수 있다. 이 경우에, 본 발명에서는 제3 층간절연막(141) 만을 식각하여 상기 베리드 콘택 홀들(143)을 형성하므로, 상기 하드 마스크막 패턴들(135) 및 상기 비트라인 스페이서들(139)의 노출된 영역이 과식각되는 것을 방지할 수 있다. 그 결과, 상기 베리드 콘택 플러그들(145)과 상기 비트라인들(134) 사이의 쇼트 불량이 발생되는 것을 방지할 수 있다.
상술한 바와 같이 본 발명은, 비트라인들 하부의 층간절연막 내에 베리드 콘택 버퍼 패드들을 형성한다. 이에 따라, 상기 베리드 콘택 홀들을 형성하기 위한 식각 공정 동안에, 상기 비트라인들을 감싸고 있는 하드 마스크막 패턴들 및 비트라인 스레이서들이 과식각되는 것을 방지할 수 있다. 그 결과, 베리드 콘택 플러그들과 비트라인들 사이의 쇼트 불량을 방지할 수 있다.

Claims (5)

  1. 반도체기판 상에 셀 활성영역을 가로지르는 서로 평행한 복수개의 워드라인들을 형성하고,
    상기 워드라인들을 갖는 반도체기판 상에 제1 층간절연막을 형성하고,
    상기 제1 층간절연막을 관통하며 상기 셀 활성영역과 각각 접촉되는 스토리지 노드 패드들 및 비트라인 패드들을 형성하고,
    상기 스토리지 노드 패드들 및 비트라인 패드들을 갖는 반도체기판 상에 제2 층간절연막을 형성하고,
    상기 제2 층간절연막을 관통하며, 상기 스토리지 노드 패드들과 접촉하는 베리드 콘택 버퍼 패드들을 형성하고,
    상기 제2 층간절연막을 패터닝하여 상기 비트라인 패드들을 노출시키는 비트라인 콘택홀들을 형성하고,
    상기 제2 층간절연막 상에 상기 비트라인 콘택홀들을 통하여 상기 비트라인 패드들과 접촉되고, 상기 워드라인들의 상부를 가로지르는 복수개의 평행한 비트라인들을 형성하는 것을 포함하는 반도체소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 비트라인들을 형성한 후,
    상기 비트라인들의 측벽들을 둘러싸는 비트라인 스페이서들을 형성하고,
    상기 비트라인 스페이서들을 갖는 반도체기판 상에 제3 층간절연막을 형성하고,
    상기 제3 층간절연막을 패터닝하여 상기 베리드 콘택 버퍼 패드들을 노출시키는 베리드 콘택 홀들을 형성하고,
    상기 베리드 콘택홀들을 채우는 베리드 콘택 플러그들을 형성하는 것을 더 포함하는 반도체소자의 제조방법.
  3. 제 1 항에 있어서,
    상기 비트라인 콘택홀들을 형성하기 전에,
    상기 베리드 콘택 버퍼 패드들이 형성된 반도체기판 상에 보호 절연막을 형성하는 것을 더 포함하는 것을 특징으로 하는 반도체소자의 제조방법.
  4. 제 3 항에 있어서,
    상기 보호 절연막은 상기 제2 층간절연막 및 상기 제3 층간절연막에 대하여 식각선택비를 갖도록 형성되는 것을 특징으로 하는 반도체소자의 제조방법.
  5. 제 1 항에 있어서,
    상기 비트라인들을 형성하는 것은,
    상기 비트라인 콘택홀을 갖는 반도체기판의 전면 상에 배리어 도전막을 콘포멀하게 형성하고,
    상기 배리어 도전막 상에 상기 비트라인 콘택홀을 채우는 비트라인용 도전막을 형성하고,
    상기 비트라인용 도전막 및 상기 배리어 도전막을 패터닝하는 것을 포함하는 반도체소자의 제조방법.
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