JPH11163143A - デュアルダマシンエッチングの実施方法、バイアの形成方法、及び自己整合バイアの製造方法 - Google Patents

デュアルダマシンエッチングの実施方法、バイアの形成方法、及び自己整合バイアの製造方法

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JPH11163143A
JPH11163143A JP10276131A JP27613198A JPH11163143A JP H11163143 A JPH11163143 A JP H11163143A JP 10276131 A JP10276131 A JP 10276131A JP 27613198 A JP27613198 A JP 27613198A JP H11163143 A JPH11163143 A JP H11163143A
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Rainer F Schnabel
エフ シュナーベル ライナー
Klaus Feldner
フェルトナー クラウス
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Siemens AG
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Abstract

(57)【要約】 【課題】 自己整合バイアの相互接続を伴うデュアルダ
マシンを使用してマルチレベルの同一平面金属／絶縁体
フィルムを形成する改良方法を提供する。 【解決手段】 該方法は、ハードレジスト層を前記絶縁
体の上表面の上にハードレジスト層を付着させる工程、
前記ハードレジストの上表面にソフトレジスト層を付着
させる工程、第１のマスク開口部として前記の第２の開
口部を使用して前記絶縁層の上表面にトレンチを形成す
る工程、前記ハードレジストが実質的に影響を受けない
ように、前記ソフトレジストを除去する工程及び第２の
マスク開口部として第１の開口部を使用して、前記トレ
ンチの底部で前記絶縁体を貫通して前記の下に存在する
デバイス層に達するまでエッチングすることによってバ
イアを形成する工程からなる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体デバイス、
詳細には自己整合バイアの相互接続を伴うデュアルダマ
シンを使用してマルチレベルの同一平面金属／絶縁体フ
ィルムを形成する改良方法に関する。
【０００２】
【従来の技術】半導体製造業者は、デバイスのサイズを
最小に維持しながら、半導体デバイスの能力及び性能を
絶えず改善しなければならない。小さいデバイスサイズ
を維持する努力において、大方の半導体製造業者はデバ
イスの個々の構成部分を最小の寸法に縮小している。更
に、製造業者は、構成部分が占めるデバイス面積を減少
させるために、これらの構成部分の益々多くを、水平方
向の集積化を使用するのに対して垂直方向に集積化して
いる。垂直方向への集積化は、典型的にはデバイス中に
いくつかの導電層を使用しかつそれらの層を例えば該分
野でバイア又はバイア相互接続として公知のインターレ
ベル・コンタクト（inter-level contact）を使用して
相互接続することによって達成される。
【０００３】個々の構成部分の寸法が一層小さくなる
と、種々の導電層を相互接続するのがより困難になる。
種々の導電層を相互接続する問題を解決するための最近
のアプローチは、該分野でダマシン技術として一般に公
知のエッチング及びマスキング順序からなる。該ダマシ
ン技術は、絶縁層に複数のトレンチを形成し、かつ引き
続きトレンチに金属を充填し、次いで該金属を絶縁体の
表面にまで研磨して、所望の金属パターンを形成するこ
とよりなる。典型的には、デュアルダマシンとして公知
の方法においては、一般に前記の金属トレンチ及び前記
の金属パターンと種々の他の導電層とを電気的に接続す
るバイアの相互接続の両者は、実質的に同時に充填され
る。
【０００４】典型的には、慣用のデュアルダマシン技術
においては、バイア相互接続は、上方の金属化と実質的
に同時に形成させる。該技術においては、絶縁体を貫通
するホール（このホールには、最終的にバイア形成のた
めに金属又は他の導電材料が充填される）は、後での金
属化リソグラフィーで使用されるフォトレジストの層を
付着させる前に形成することが必要である。
【０００５】図１は、積層型半導体構造１００の断面図
を示す。積層型半導体構造１００は、半導体基板１１
８、下に存在する導電層１１６、その上にある絶縁層１
０１からなる。種々の同一平面の導電層を電気的に相互
接続するために使用される隣接した複数のバイアホール
１０４は、前記のデュアルダマシン技術によって形成す
る。慣用のデュアルダマシン技術では、絶縁体１０１内
にバイアホール１０４を形成した後に上方の金属リソグ
ラフィーを実施する。バイアホール１０４は、下に存在
する金属化層１１６に対するバイアホール１０４の適当
なアライメントを保証するために、下にある金属化層１
１６の事実上のコンタクト面積より大きくてもよい。
【０００６】バイアホール１０４を形成した後に、慣用
的に絶縁体層１０１の上表面に反射防止被覆層１１３
（該分野で公知であり、かつ以下ではＡＲＣと称する）
が付着される。ＡＲＣの付着作業により、バイアホール
１０４内に導電層１１６の上表面の上に高さおよそ
“ｔ”までのＡＲＣ残留物の層が不可避的に付着する。
次いで、慣用的に金属リソグラフィーのフォトレジスト
をＡＲＣ層１１３の上表面に付着させる。引き続き、フ
ォトレジストを現像し、かつ該フォトレジストを慣用の
フォトレジスト剥離方法で除去し、金属化のレジストパ
ターン１０２を形成させる。しかしながら実質的に、バ
イアホール１０４内のＡＲＣ材料１１４は、金属化フォ
トレジストの剥離作業の影響を受けない。
【０００７】図２に関しては、レジストパターン１０２
で保護されていないＡＲＣ層１１３部分はトレンチ１１
５の形成前に除去されている。ＡＲＣ層１１３は、該積
層型半導体構造１００を、有機ＡＲＣ層１１３をブレイ
クスルー（break through）するように設計された第１
のエッチング工程を実施することによって除去する。こ
の第１のブレークスルーエッチングに引き続き、絶縁体
１０１にトレンチ１１５の形成のために設計された第２
の異方性エッチングを実施し、その後トレンチ内に金属
１１６又は他の導電性材料を付着させる。しかしなが
ら、バイアホール１０４内に残っているＡＲＣ残留物１
１７は種々のエッチングの副産物と反応し側壁構造を形
成する。実質的に、形成された側壁構造は、第１のＡＲ
Ｃブレイクスルーエッチング及びトレンチ１１５の形成
のために使用された第２の酸化物エッチングの両者の作
用を抑制し、該分野でフェンス２１８と称されるものを
生じる。一般に、フェンス２１８は、前記のようにバイ
アホール１０４中に残っているＡＲＣ残留物と実質的に
は同じ高さ“ｔ”である。
【０００８】デュアルダマシン技術では、上に存在する
金属化及び関連したバイアは、金属付着工程（例えば、
スパッタリング工程）、引き続いてい金属のリフローに
よって金属１１６をトレンチ１１５内に付着させること
によって実質的に同時に形成する。該分野で公知のよう
に、適当な金属のリフローは、金属を付着させる表面の
表面形状に著しく依存する。バイアホール１０４内のフ
ェンス２１８の存在は金属１１６の流れを乱し、それに
よって金属１１６のバイアホール１０４内へのスムーズ
な流れを妨げる。このバイアホール１０４内への金属流
の撹乱は、バイアホール１０４内部にボイド１１７を形
成することがあり、該ボイドの存在はバイアの電気的接
触抵抗を著しく低下させる。また、金属のボイド１１７
の存在は許容されない信頼性の問題を惹起する。それと
いうのも、各バイアを通る全ての電流はバイアの隙間の
ない金属化した部分を輸送されねばならないので、バイ
アの隙間のない部分を伝わる高電流密度は、バイア金属
のエレクトロマイグレーションを惹起することがある。
バイア金属のエレクトロマイグレーションは、長期間に
おいて許容されない期間内故障（Failure In Time：Ｆ
ＩＴ）率を招くことがある。場合によっては、フェンス
２１８は、十分なバイアホール１０４内への金属流を妨
げるので電気的な開路の形成を惹起することがある。
【０００９】図２及び図３に関して、慣用のデュアルダ
マシン技術に関連するもう１つの問題は、バイア１０４
を下に存在する半導体層１１６と正確に整合させようと
する場合に、常にバイアのサイズを過大にするというこ
とに関する。まず図２に関しては、過大なバイア１０４
によって、隣接するバイア１０４とを電気的にかつ物理
的に隔離している絶縁体１０１（他にインタースペース
とも称する）の厚み“ｄ1”の減少が生ずることがあ
る。その減少した厚み“ｄ1”のため、バイア１０４間
の電気的破壊又は電流漏れが生じ、ひいては潜在的な破
局的温度に関連する故障が発生することがあり、該故障
は後製造試験において選別することが困難である。ま
た、既に述べたようにフェンス２１８の存在によって悪
化されるバイアホール１０４のような高電流密度の領域
の間の距離が短いために、著しく促進された高温信頼性
試験を実施した後だけに明白になる信頼性低下が存在す
ることもある。
【００１０】今や図３に関して説明すれば、該図３は、
バイア１０４の近接部を示す図２の横切断面“ｂ”に沿
った積層型半導体構造１００の表面の上面図を示してい
る。示された構造においては、バイア１０４の近接部
は、前記の種々の欠点に関連した重要な製造上もしくは
長期間の信頼性の問題を惹起することがある。
【００１１】
【発明が解決しようとする課題】従って、バイアホール
中におけるフェンスの形成を不可能にし、下に存在する
金属化層に対して自己整合するバイアの形成を可能に
し、かつ後製造歩留まり損失又は引き続いての領域故障
の実質的な可能性を発生させずにバイアの間隔の接近を
可能にするデュアルダマシン技術を見出す課題が存在す
る。
【００１２】
【課題を解決するための手段】広義には、本発明は、半
導体デバイス、詳細には自己整合バイアの相互接続を伴
うデュアルダマシンを使用してマルチレベルの同一平面
金属／絶縁体フィルムを形成させる改良方法に関する。
【００１３】本発明の１つの実施態様によれば、層スタ
ックは、下に存在する導電層及び該下に存在する導電層
の上に配置された絶縁層からなる。この方法は以下の操
作の工程を包含している。ハードレジスト層を、下に存
在するデバイス層上にハードレジスト層の第１の開口部
が位置するように、パターン化した絶縁層の上表面に付
着させる。有利な実施態様においては、ハードレジスト
層は酸窒化ケイ素で構成されている。次に、ソフトレジ
スト層をハードレジストの上表面に付着させる、その際
該ソフトレジストは、前記のハードレジストの第１開口
部より小さい第２の開口部を有しかつ前記のハードレジ
ストの第１開口部に対して整合している。次いで、第２
の開口部によって規定されるようなトレンチを、下に存
在するデバイス層上に位置しかつトレンチの底部で絶縁
材料によって下に存在するデバイス層から隔離された絶
縁層の上表面に形成する。次いで、ソフトレジストを実
質的にハードレジストに影響を及ぼすことなく除去す
る。該バイアは、トレンチの底部で絶縁材料を貫通し下
に存在するデバイス層に達するまでエッチングすること
によって形成する。
【００１４】もう１つの実施態様において、層スタック
の下に存在するデバイス層と上に位置する導体との接続
のために配置するバイアの形成方法を開示している、そ
の際上に存在する導体は、絶縁層内に形成されかつトレ
ンチの底部で絶縁材料によって下に存在するデバイス層
から隔離されている。この方法は以下の操作工程を包含
している。まず、前記の絶縁層の上表面を覆うようにハ
ードマスク層を付着させる、その際ハードマスク層はト
レンチが形成されるべき位置に相当する第１の開口部を
有している。次いで、ハードマスク層の上面にソフトマ
スク層を付着させる、該ソフトマスク層はバイアが形成
されるべき位置に相当する第２の開口部を有している。
最後に、トレンチの底部で絶縁材料を貫通して少なくと
も下に存在するデバイス層に達するまでエッチングする
ことによってバイアを形成する。
【００１５】本発明の他の態様及び利点は、本発明の原
理を実施例によって説明する、添付図面と関連して行う
以下の詳細な記載によって明白になろう。
【００１６】
【実施例】次に、本発明を添付図面に図面における実施
例により説明するが、本発明を制限するものではない。
以下の図面において、同じ参照番号は、理解し易くする
ために類似したもしくは同様な素子を示す。
【００１７】以下の記載では、本発明の完全な理解を提
供するために多数の特定の詳細が示されている。しかし
ながら、これらの特定の詳細のいくつか又は全て必要と
せずに本発明を実施できることは当業者には明白であろ
う。他の例では、周知の工程は、不必要に本発明を不明
瞭にしないため詳細には記載していない。
【００１８】本発明は、集積回路（ＩＣ）で使用するの
ためのマルチレベルの同一平面の金属／絶縁体膜の形成
方法に関する。ＩＣは、例えばランダムアクセスメモリ
ー（ＲＡＭ）、例えばダイナミックＲＡＭ（ＤＲＡ
Ｍ）、同期ＤＲＡＭ（ＳＤＲＡＭ）、又はリードオンリ
ーメモリー（ＲＯＭ）を包含する。また,特別用途向け
ＩＣ（ＡＳＩＣ）、組込み型ＤＲＡＭ論理回路（embedd
ed ＤＲＡＭ）又は他の論理回路のような他のＩＣも有
用である。
【００１９】典型的には、ウェーハ上に多数のＩＣを並
列に形成する。その工程の終了後、ＩＣを個々のチップ
に分離するためにウェーハをさいの目に切断する。次い
でチップを包装し、それによって例えば消費製品、例え
ばコンピュータシステム、携帯電話、パーソナルデジタ
ルアシスタント（personal digital assistant）（ＰＤ
Ａ）及び他の電子製品で使用される最終製品が得られ
る。
【００２０】本発明によれば、自己整合バイアを有する
マルチレベルの同一平面上の金属／絶縁体膜のための改
善された方法が提供される。本発明の１つの態様によれ
ば、上に存在する金属化トレンチを形成するために第１
のハードマスク、及び上に存在する金属化層と下に存在
するデバイス層とを電気的に接続する自己整合バイアを
形成するためにソフトレジストマスクを使用するデュア
ルダマシン技術が使用される。
【００２１】本発明の１実施態様では、酸窒化ケイ素か
らなるハードマスクを用いたデュアルダマシンエッチン
グを使用して絶縁層を貫通し下に存在するデバイス層に
達するバイアを形成する。この実施態様では、ハードマ
スクは、前記の金属化トレンチの形成に適当な第１の開
口部を有している。次いで、ハードレジストマスク上に
ソフトレジストマスクを付着させる。ソフトレジストマ
スクは、ハードマスクの第１の開口部より小さくかつそ
れと整合した第２の開口部を有している。第２の開口部
は、下に存在する導電層と整合しかつ該導電層までの少
なくとも大体中程まで延びた第１のトレンチを形成する
ために使用する。第１のトレンチの形成後、第１のハー
ド層に影響を及ぼすことなくソフトレジスト層を除去す
る。次いで、第２の異方性エッチングによって、第２の
部分と一体になるように形成された第１の部分を有する
第２のトレンチを形成する。第１の部分は、第１のトレ
ンチの底部からその下に存在する導電層まで少なくとも
延び、かつバイア相互接続の形成のために適当である。
第２の部分は、ハードマスクの第１の開口部によって規
定され、かつ上の存在する金属化層の形成のために付着
される金属を受容するのに適当である。このようにして
形成されたバイアはいかなるフェンスをも有していな
い。それというのも、第１のトレンチが形成した後に半
導体の積層型構造の上表面にフォトレジスト又はＡＲＣ
を付着させないからである。更に、バイアの外部配置を
規定するためにハードマスクを使用するので、バイア間
の距離を容易に調節することができる。
【００２２】本発明の実施態様を、以下に図２〜図１１
を参照して説明する。しかしながら、これらの図面を参
照して以下に示す詳細な記載は、本発明はこれらの制限
された実施例を越えて拡大されものであるので、説明に
目的のためにあることは当業者には自明のことである。
【００２３】図２は、本発明の１実施例に基づく下に存
在する導電層２１６を包含する基板２１８を覆う絶縁層
２０１を有する積層型半導体構造２００の断面図を示
す。該積層型半導体構造２００は、例えばｎＦＥＴ又は
ｐＦＥＴ（電界効果トランジスタ）のような慣用のトラ
ンジスタを製造するために使用される積層型半導体構造
を示してもよい。絶縁層２０１は、予め決定した導電型
の基板２１８上に付着させてもよい。典型的には平面化
した二酸化ケイ素、例えばＴＥＯＳ、ガラス材料、例え
ばリフローさせたホスホシリケートガラス、又はポリマ
ー様ポリイミドを包含する絶縁体２０１の付着のために
は、化学蒸着法（ＣＶＤ）又は類似の技術を使用するこ
とができる。記載した実施例では、絶縁層２０１は、予
め規定した基板２１８上に形成され、該層は予め規定し
た導電層２１６を有している。導電層２１６は、下に存
在する金属化層の一部分であってもよい。選択的に、導
電層２１６は、高度にドープしたシリコン層、導電性金
属、例えばタングステン、又は例えばトランジスタのソ
ース又はドレーン領域のような能動素子の任意のタイプ
の部分であってもよい。この実施態様では、絶縁層２１
６は０．９ミクロン〜約２．０ミクロンの範囲内の厚さ
を有していてもよい。
【００２４】図５に関しては、絶縁層２０１は上表面２
０２を有し、該上表面の上に当業者に公知の任意の技術
によってハードレジスト層２１５が付着せしめられてい
る。該ハードレジストは約１０００Åの厚さを有し、か
つ窒化ケイ素、又は有利な実施例においては、酸窒化ケ
イ素から構成されていてもよい。下に存在する導電層の
上に位置する第１の開口部２１７の形成は、当業者に周
知の慣用のフォトリソグラフィー技術によって達成され
る。１実施例では、このような第１の開口部２１７の形
成方法は、エッチング剤のガスとしてＮ2を使用する反
応性イオンエッチング（reactive ion etching：ＲＩＥ
）と称される。１実施例において、ハードレジスト層
２１５が窒化ケイ素から構成されている場合には、有利
にはハードレジスト層の上表面にＡＲＣと称される有機
反射防止被覆層（図示せず）を施す。しかしながら、有
利な実施例においては、ハードマスク２１５のための酸
窒化ケイ素を使用すれば、ＡＲＣを使用する必要性がな
くなる。この論旨を明らかにするためには、ハードレジ
スト層は酸窒化ケイ素からなりかつＡＲＣ層は必要ない
ことと考えられる。しかしながら、既に述べたように、
ハードマスク２１５のために窒化ケイ素又は任意の他の
適当な化合物の使用によって、 ＡＲＣの付着及び除去
に関する付加的な単数又は複数の工程が必要になること
もある。
【００２５】前記のように、ハードレジスト層２１５を
適当に付着させかつ適当にパターン化した後、図４に示
されているように慣用の付着方法及び手順を使用して厚
さ１０００Åのソフトレジスト層２２０をハードレジス
ト層２１５上に付着させる。ソフトレジスト層２２０を
慣用のフォトリソグラフィー方法及び手順を使用して、
図６に示されているようにハードマスク２１５の開口部
２１７より小さくかつそれに整合した第２の開口部を有
するようにパターン化する。
【００２６】第２の開口部２１９は、図７に示されるよ
うに絶縁層２０１から、第１のトレンチ２２４を形成さ
せるのに十分な絶縁物質を除去する第１の異方性エッチ
ングによって第１のトレンチ２２４を形成するために配
置されかつ寸法が設計されている。絶縁体材料を除去す
るこのような１つの方法は、例えば反応性ガスとしてＡ
ｒ、Ｃ4Ｆ8、ＣＯ及び／又はＯ2を使用する前記のよう
なＲＩＥエッチングの方法によるものである（記載の実
施例においては、ハードレジスト２１５は酸窒化ケイ素
からなるので、ＡＲＣ層は必要なく、ひいてはＡＲＣ除
去ステップも不必要であるということを留意すべきであ
る）。記載の実施例では、第１のトレンチ２２４は、上
表面２０２と下に存在する導電層２１６の間の大体中程
の地点にまで延びる底部を有してもよい。もう１つの実
施例では、第１のトレンチ２２４は、下に存在する導電
層２１６のほぼ近く又はそこに達する地点にまで延びた
底部を有していてもよい。
【００２７】バイアホール２２４を形成した後に、ソフ
トレジスト層２２０を、ハードレジストマスク２１５が
実質的に影響を受けずに残るように任意の慣用の方法に
よって除去する。この方法では、第１の開口部２１７
を、最終的に上に存在する金属化層の形成のために適当
に配置されたトレンチを形成するために使用することが
できる。第１のトレンチ２２４の形成後にはＡＲＣ又は
フォトレジストを付着させないので、前記のフェンスの
形成及びそれに関連した問題の可能性は存在しない。次
いで図８に関しては、記載の実施例では、第１部分２０
４’及び第２部分２０４”を有する第２のトレンチ２０
４を形成するために第２の異方性エッチングを使用して
もよく、その際第１部分２０４’は実質的に下に存在す
る導電層２１６にまで達し、一方第２部分２０４”は所
望の上に存在する金属化パターンを形成するために配置
されている。下に存在する導電層２１６はエッチストッ
プとして使用してもよく、それによって第２の異方性エ
ッチング工程は、下に存在する導電層を形成する予め決
めた量の構成材料が第２の異方性エッチング工程で使用
されるプラズマ中に明白に現れると、停止するというこ
とを留意すべきである。
【００２８】第２の異方性エッチング及び第２のトレン
チの最終的な形成が終了した後、ハードレジスト層２１
５を、任意の慣用の技術によって図９中に示されている
ような構造を残して除去する。該工程のこの時点で、任
意の適当な金属化技術により金属２５０を付着させるこ
とにより、上に存在する金属化層を形成する用意ができ
ている。金属化技術は該分野で周知であり、例えばVLSI
technology, 2nd Edition, S.M.Sze 1988 McGrawHill
Publishing Companyに記載されている。金属化層の形成
に適当な金属及び合金は、例えばアルミニウム、銅、ニ
ッケル、モリブデン、タングステン、白金、二ケイ化タ
ンタル、二ケイ化チタン並びにこれらの材料の他の合金
を包含する。アルミニウム、アルミニウム合金、例えば
アルミウムシリコン、銅及びタングステンは、しばしば
相互接続の金属化のために選択される材料である。
【００２９】該金属は、公知の技術、例えば化学蒸着法
（ＣＶＤ）、物理蒸着法（ＰＶＤ）又は低圧化学蒸着法
（ＬＰＣＶＤ）によって付着させることができる。 Ｃ
ＶＤ、ＰＶＤ及びＬＰＣＶＤのための特別の装置及び操
作パラメータの選択は、半導体処理の当業者の知識の範
囲内である。該金属の付着（通常は積層型半導体構造２
００の全表面にブランケット方式で）によって、トレン
チ２０４の第１の部分２０４’及び第２の部分２０４”
に充填し、それにより上に存在する金属化層、及び上に
存在する金属化層と下に存在する導電層２１６とを相互
接続するバイアが実質的に同時に形成される。
【００３０】第１及び第２の異方性エッチングは、第１
のトレンチ２２４を絶縁層２０１にエッチングする範囲
に関係するということは、図７及び図８から明白であ
る。図面から明白なように、第１の異方性エッチングが
下に存在する導電層２１６に近い位置まで延びる第１の
トレンチを形成すれば、次いでその結果としての第２の
異方性エッチングはより短時間であるべきである、それ
というのも、修正された第１の部分２０４’及び第２の
部分２０４”が生じるように少ない絶縁体をエッチング
すべきであるからである。適用されるエッチングの時間
の増加又は減少によって簡単に形成される形及び構造を
実質的に変更する能力は、多くの慣用の方法に著しい利
点を提供する。
【００３１】図１０は、絶縁性間隙領域に対するバイア
の相対位置を示す図９に示されるような積層型半導体構
造の上面図である。形成されたバイアの形状はハードマ
スク２１５によって規定された絶縁性間隙領域２０１と
一致する、従って慣用のデュアルダマシン技術で極めて
明白な浸食の問題が排除される。図示されているように
バイア２０４を配置する能力は、増大した内部バイアの
間隙ｄ2から明白なように絶縁性間隙部分２０１の浸食
に関する問題の減少により集積回路の相互接続を配線及
び配置する設計者の能力を向上させる。
【００３２】自己整合バイアを伴うデュアルダマシン技
術を使用するマルチレベルの同一平面金属／絶縁体膜の
形成は、以下の操作工程を包含してもよい図１１に示さ
れるフローチャートで詳細に説明する。
【００３３】ステップ８１０で、基板上に層スタックを
有する基板を準備する。層スタックは、下に存在するデ
バイス層と、該下に存在する該デバイス層の上に配置さ
れた絶縁層とを有する。図２には、基板は基板２１８と
して、かつ下に存在するデバイス層は導電層２１６とし
て示されている。絶縁層２０１は、基板２１８及び下に
存在する導電層２１６の上に配置されているように示し
ている。
【００３４】ステップ８１５で、上に存在する金属化層
を規定するためにパターン化された第１開口部を有する
層スタックの上表面上にハードレジストの層を付着させ
る。その際、第１開口部は下に存在するデバイス層のほ
ぼ上に配置されている。図３によれば、ハードレジスト
の層はハードレジスト２１５として、かつ開口部は第１
開口部２１７として示されている。
【００３５】ステップ８２０で、ハードレジスト層上に
ソフトレジストの層を付着させる。該ソフトレジスト
は、第１の開口部より小さくかつそれに整合した第２の
開口部を有し、その際第２の開口部は下に存在する導電
層にバイア相互接続を形成させるためのものである。図
４には、ソフトレジストマスクはソフトレジストマスク
２２０として、かつそれに関連した開口部は第２の開口
部２２２として示している。
【００３６】ステップ８２５で、絶縁層を貫通して大体
中程の地点にまで延びる第１のトレンチを形成する。図
７に示されているように、第１のトレンチ２２４は下に
存在する導電層２１６に対して実質的に整合しかつ絶縁
層２０１を貫通して大体中程にまで延びている。しかし
ながら若干の場合には、第１のトレンチ２２４を下に存
在する導電層２１６と近いか又はそこに達する地点にま
で延びていてもよく、しかもその場合が望ましい。
【００３７】ステップ８３０で、ハードレジスト層に実
質的に影響を及ぼさずにソフトレジスト層を除去した後
に第２のトレンチを形成するために第２の異方性エッチ
ングを実施する。第２の異方性エッチングは、図８に示
された構造が形成するエッチストップとして下に存在す
る導電層を使用する。
【００３８】ステップ８３５で、ハードレジストを除去
し、かつ金属又は他の導電材料を前記のトレンチの範囲
内に付着させ、上に存在する金属化層と、下に存在する
導電層に対する関連したバイア相互接続との両者を実質
的に同時に形成する。
【００３９】バイアを形成するための本発明のデュアル
ダマシンエッチングを実施する前記方法の使用によって
多くの利点を実現することができる。そのような利点１
つは、バイアホールはあらゆるフォトレジスト層及びＡ
ＲＣ材料の付着後に形成するので、たとえあるとしても
前記のように自己整合バイアを使用するデュアルダマシ
ンによってではフェンスは形成されないという事実であ
る。
【００４０】もう１つの本発明の利点は、バイアの最終
的な形状が絶縁性間隙部分によって形成される境界に実
質的に一致するという事実に関する。この一致によっ
て、慣用のデュアルダマシン技術で今まで関連していた
問題なしにバイアの間隔を接近させることができる。。
【００４１】本発明の多くの特徴及び利点は、前記の記
述により明白であり、かつ従って特許請求の範囲によっ
て本発明の全てのこのような特徴及び利点をカバーせん
とするものである。更に、多くの修正及び変更を当業者
は容易に行うことができるので、図示及び説明したよう
な実際の構成及び操作に本発明を制限せんとするもので
はない。従って、あらゆる適当な修正及び同等物は本発
明の範囲内で包含されると見なされるべきである。
【図面の簡単な説明】
【図１】慣用のデュアルダマシン技術によって形成され
たバイアホールを有する絶縁体の層で上に重ねられた下
に存在する導電層を有する積層型半導体構造の断面図で
ある。
【図２】引き続いての金属又は他の導電材料の付着のた
めに適当なトレンチの形成を示す、図１に示されたよう
な積層型半導体構造の断面図である。
【図３】慣用のダマシン技術によって形成された過大の
隣接したバイアの相対位置を示している区分“ｂ”に沿
った、図２に示されたような積層型半導体構造の略示上
面図である。
【図４】本発明の１実施例に基づく下に存在する導電層
を有する基板に上から重ねた絶縁層を有する積層型半導
体構造の断面図である。
【図５】本発明の実施例に基づく、下に存在する基板の
位置に相当する第１の開口部を有するようにパターン化
されたハードレジスト層を付着させた後の、図４に示さ
れたような積層型半導体構造の断面図を示す。
【図６】本発明の実施例に基づく、ハードレジスト層に
おける第１の開口部より小さくかつそれと整合した第２
の開口部を有するようにパターン化したソフトレジスト
層を付着させた後の、図５に示されたような積層型半導
体構造の断面図を示す。
【図７】本発明の実施例に基づく、下に存在する導電層
の少なくともほぼ中程の深さまで延びる第１のトレンチ
をエッチングした後の、図６に示されているような積層
型半導体構造の断面図を示す。
【図８】本発明の実施例に基づく、下に存在する導電層
にまで延びるバイアをエッチングした後の、図７に示さ
れているような積層型半導体構造の横断面図を示す。
【図９】本発明の実施例に基づく、上に存在する金属化
層を下に存在する導電層と電気的に接続するために金属
又は他の導電材料を付着させた後の、図８に示されてい
るような積層型半導体構造の横断面図を示す。
【図１０】本発明の実施例に基づく、切断面“ｃ”に沿
った絶縁性間隙部分に対するバイアの相対位置を示す、
図９に示されているような半導体構造の上面図である。
【図１１】本発明の１実施例に基づく、自己整合バイア
の相互接続を有するマルチレベルの同一平面上の金属／
絶縁体膜を形成するためのデュアルダマシンを使用する
方法のフローチャートである。
【符号の説明】
１００ 積層型半導体構造、 １０１ 絶縁体、 １０
２ レジストパターン、 １０４ バイアホール、 １
１３ ＡＲＣ層、 １１４ ＡＲＣ材料、 １１５ ト
レンチ、 １１６ 導体、 １１７ ボイド、 １１８
半導体基板、２００ 積層型半導体構造、 ２０１
絶縁層、 ２０２ 上表面、 ２０４第２のトレンチ、
２０４ 第１の部分、 ２０４ 第２の部分、 ２１
５ハードレジスト層、 ２１６ 導電層、 ２１７ 第
１の開口部、 ２１８ 基板、 ２１９ 第２の開口
部、 ２２０ ソフトレジスト層、 ２２４ 第１のト
レンチ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 クラウス フェルトナー ドイツ連邦共和国 ドレスデン アレクサ ンダー−ヘルツェン−シュトラーセ 31ア ー

Claims (24)

    【特許請求の範囲】
  1. 【請求項１】 基板上の、下に存在するデバイス層、該
    下に存在するデバイス層上に配置された絶縁層からなる
    層スタックを貫通してデュアルダマシンエッチングを実
    施する方法において、ハードレジスト層を前記絶縁体の
    上表面の上にハードレジスト層を付着させる工程、その
    際前記ハードレジスト層は、該ハードレジスト層内の第
    １の開口部が前記の下に存在するデバイス層上に位置す
    るようにパターン化されており、前記の第１の開口部は
    上に存在する金属化を規定するために適当に配列されて
    いる；前記ハードレジストの上表面にソフトレジスト層
    を付着させる工程、その際前記ソフトレジスト層は、前
    記のハードレジストの第１の開口部より小さくかつそれ
    と整合した第２の開口部が形成されるようにパターン化
    されており、前記の第２の開口部は前記の上に存在する
    金属化層と前記の下に存在する金属化層とを結合させる
    バイア相互接続を形成するために適当に配置されてい
    る；第１のマスク開口部として前記の第２の開口部を使
    用して前記絶縁層の上表面にトレンチを形成する工程、
    その際前記トレンチは、前記の下に存在するデバイス層
    上に位置しかつ該デバイス層から前記トレンチの底部で
    絶縁材料によって隔離されている；前記ハードレジスト
    が実質的に影響を受けないように、前記ソフトレジスト
    を除去する工程；及び第２のマスク開口部として第１の
    開口部を使用して、前記トレンチの底部で前記絶縁体を
    貫通して前記の下に存在するデバイス層に達するまでエ
    ッチングすることによってバイアを形成する工程からな
    ることを特徴とする、デュアルダマシンエッチングの実
    施方法。
  2. 【請求項２】 前記ハードレジストがＳｉＮである、請
    求項１記載の方法。
  3. 【請求項３】 更に、前記ソフトレジスト及び絶縁材料
    を貫通する前記エッチングを容易にするために、前記ハ
    ードレジストの上表面上に反射防止層を付着させる工程
    を含む、請求項２記載の方法。
  4. 【請求項４】 更に、前記ハードレジストを貫通する前
    記のエッチングの前に前記反射防止層のブレイクスルー
    エッチングを実施する工程を含む、請求項３記載の方
    法。
  5. 【請求項５】 前記のブレイクスルーエッチングにおい
    て、Ｎ2を含有するエッチング剤ソースガスを使用す
    る、請求項４記載の方法。
  6. 【請求項６】 前記トレンチが、絶縁層の上表面の上面
    からの予め規定された深さまで延びた底部を有してい
    る、請求項３記載の方法。
  7. 【請求項７】 更に、前記トレンチの底部で絶縁材料を
    貫通する選択されたエッチングパラメータに従ってエッ
    チングする工程を含む、請求項６記載の方法。
  8. 【請求項８】 前記の選択したパラメータの少なくとも
    １つが、Ｃ4Ｆ8を含有するエッチング剤ソースガスを使
    用することを含む、請求項７記載の方法。
  9. 【請求項９】 前記の選択したパラメータが、Ｏ2エッ
    チング剤ソースガスの量を含む、請求項７記載の方法。
  10. 【請求項１０】 前記基板がシリコンウェーハである、
    請求項１記載の方法。
  11. 【請求項１１】 前記の第１の開口部を反応性イオンエ
    ッチングによって形成する、請求項１記載の方法。
  12. 【請求項１２】 前記基板を集積回路の製造で使用す
    る、請求項１記載の方法。
  13. 【請求項１３】 前記の基板をダイナミックランダムア
    クセスメモリーの製造で使用する、請求項１記載の方
    法。
  14. 【請求項１４】 層スタックの下に存在するデバイス層
    と、絶縁層に形成されたトレンチの底部に位置するよう
    に配置されかつ前記トレンチの底部で絶縁材料により前
    記の下に存在するデバイス層から隔離されている上に存
    在する導体とを接続するために配置されたバイアを形成
    する方法において、前記トレンチに相応する第１の開口
    部を有している酸窒化ケイ素で構成されたハードマスク
    層を前記絶縁層の上表面に付着させる工程；前記ハード
    マスク層の上面にソフトマスク層を付着させる工程、そ
    の際ソフトマスク層は前記のバイアの位置に相当する第
    ２の開口部を有する； 及び前記トレンチの底部で絶縁
    材料を貫通し少なくとも前記の下に存在するデバイス層
    に達するまでエッチングすることによってバイアを形成
    する工程からなることを特徴とする、バイアの形成方
    法。
  15. 【請求項１５】 前記絶縁材料を貫通するエッチング
    が、前記トレンチの底部で前記絶縁材料を貫通する選択
    されたエッチングパラメータに従ってエッチングするこ
    とからなる、請求項１４記載の方法。
  16. 【請求項１６】 前記の選択されたパラメータの少なく
    とも１つが、Ｃ4Ｆ8を含有するエッチング剤ソースガス
    を使用することを含む、請求項１５記載の方法。
  17. 【請求項１７】 前記の選択されたパラメータの少なく
    とも１つが、酸素を含有するエッチング剤ソースガスを
    使用すること含む、請求項１５記載の方法。
  18. 【請求項１８】 前記の選択されたパラメータの少なく
    とも１つが、アルゴン及び一酸化炭素を含有するエッチ
    ング剤ソースガスを使用することを含む、請求項１５記
    載の方法。
  19. 【請求項１９】 更に、前記の上に存在する導体を形成
    し、かつ該上に存在する導体と前記の下に存在するデバ
    イス層とを電気的に結合させるために、前記バイア及び
    前記トレンチ中に導電材料を付着させる、請求項１４記
    載の方法。
  20. 【請求項２０】 前記の基板を集積回路の製造で使用す
    る、請求項１４記載の方法。
  21. 【請求項２１】 層スタックの下に存在するデバイス層
    と、絶縁層に形成されたトレンチの底部に位置するよう
    に配置されかつ前記トレンチの底部で絶縁材料により前
    記の下に存在するデバイス層から隔離されている上に存
    在する導体とを接続するために配置された自己整合バイ
    アを製造する方法において、前記トレンチに相応する第
    １の開口部を有するハードレジストを前記絶縁層の上表
    面に付着させる工程；前記バイアの位置に相当しかつ前
    記の第１の開口部に整合した第２の開口部を有するソフ
    トレジストを付着させる工程；及び前記絶縁層の表面か
    ら絶縁層の大体中程の深さにまで延びた底部を有する第
    １のトレンチを形成するために前記絶縁層を貫通してエ
    ッチングする工程；前記の第１のトレンチの底部で絶縁
    材料を貫通して少なくとも下に存在するデバイス層に達
    するまでエッチングすることによるバイアの形成工程か
    らなることを特徴とする、自己整合バイアの製造方法。
  22. 【請求項２２】 前記の基板を集積回路の製造で使用す
    る、請求項２１記載の方法。
  23. 【請求項２３】 デバイス層が導電層である、請求項２
    １記載の方法。
  24. 【請求項２４】 デバイス層がドープしたシリコン層で
    ある、請求項２１記載の方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7354859B2 (en) 2005-03-02 2008-04-08 Nec Electronics Corporation Method of manufacturing semiconductor device

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100424190B1 (ko) * 1998-12-29 2004-06-18 주식회사 하이닉스반도체 반도체소자의금속배선형성방법
US6245669B1 (en) * 1999-02-05 2001-06-12 Taiwan Semiconductor Manufacturing Company High selectivity Si-rich SiON etch-stop layer
JP4094174B2 (ja) * 1999-06-04 2008-06-04 株式会社ルネサステクノロジ 半導体装置の製造方法
DE19927284C2 (de) * 1999-06-15 2002-01-10 Infineon Technologies Ag Verfahren zur Herstellung einer elektrisch leitfähigen Verbindung in einer mikroelektronischen Struktur
KR100349696B1 (ko) * 1999-06-30 2002-08-22 주식회사 하이닉스반도체 화학적 팽창 공정을 이용한 반도체 소자의 금속배선 형성을 위한 대머신 구조 형성방법
JP5079959B2 (ja) * 1999-08-26 2012-11-21 ブルーワー サイエンス アイ エヌ シー． デュアル・ダマシンプロセス用の改良された充填物質
KR100387254B1 (ko) * 2000-12-28 2003-06-12 주식회사 하이닉스반도체 반도체 소자의 금속 배선 형성 방법
DE10229188A1 (de) * 2002-06-28 2004-01-29 Infineon Technologies Ag Verfahren zur Herstellung von Kontakten zu Teilen eines in einem Halbleitersubstrat integrierten Bauelementes
JP2006135362A (ja) * 2006-02-14 2006-05-25 Renesas Technology Corp 半導体装置の製造方法
JP4566283B2 (ja) * 2010-03-18 2010-10-20 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
KR101898316B1 (ko) 2012-05-02 2018-09-13 램 리써치 코포레이션 금속 하드마스크 올 인 원 통합된 에칭
TWI475698B (zh) * 2012-09-05 2015-03-01 Giantplus Technology Co Ltd 改善透明導電層斷線之方法
CN113363157B (zh) * 2020-03-06 2023-12-08 华邦电子股份有限公司 半导体装置的制造方法
US11923246B2 (en) 2021-09-15 2024-03-05 International Business Machines Corporation Via CD controllable top via structure

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5173442A (en) * 1990-07-23 1992-12-22 Microelectronics And Computer Technology Corporation Methods of forming channels and vias in insulating layers
US5420067A (en) * 1990-09-28 1995-05-30 The United States Of America As Represented By The Secretary Of The Navy Method of fabricatring sub-half-micron trenches and holes

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7354859B2 (en) 2005-03-02 2008-04-08 Nec Electronics Corporation Method of manufacturing semiconductor device
US7491640B2 (en) 2005-03-02 2009-02-17 Nec Electronics Corporation Method of manufacturing semiconductor device

Also Published As

Publication number Publication date
TW408434B (en) 2000-10-11
EP0908945A2 (en) 1999-04-14
KR100554210B1 (ko) 2006-04-21
EP0908945A3 (en) 2000-09-27
CN1215915A (zh) 1999-05-05
CN1146980C (zh) 2004-04-21
KR19990030048A (ko) 1999-04-26

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