CN1215915A - 双镶嵌式自对准通路互连 - Google Patents

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Abstract

一种已改进的应用自对准通路孔实行双镶嵌刻蚀穿过配置在衬底上层叠的方法。该层叠包括下导电层和配置在下导电层上的绝缘层。该方法包括下列操作步骤:在已制成图形的绝缘层顶面上淀积一层硬抗蚀层,以便把在该硬抗蚀层中的第一窗孔定位在下器件层上。而后在该硬抗蚀层的顶面上淀积一层软抗蚀层,该软抗蚀层具有小于且对准第一窗孔和该下导电层的第二窗孔。然后在位于其上的绝缘层的顶面中形成由第一槽且以在该槽底部的绝缘材料与下器件层隔开。接着除去该软抗蚀层而实质上不影响硬抗蚀层。通过刻蚀穿透槽底部的绝缘材料直至下器件层而形成通孔。

Description

双镶嵌式自对准通路互连
本发明涉及半导体器件，更详细地说，涉及改进使用双镶嵌式自对准通路互连形成多层共平面金属/绝缘体薄膜的方法。
半导体制造者必须继续改进半导体器件的功耗和性能，同时保持器件尺寸到最小限度。在努力保持较小器件尺寸方面，大多数制造厂把器件的分离元件减少到最小尺寸。因而，制造者垂直地集成这些元件的越来越多，相反地只使用水平集成，以减少元件占用的器件面积。一般借助于在器件中用多个导电层和例如用本技术领域公知的层间接触如通路或通路互连将这些层互连起来的办法达到垂直集成。
要是分离元件的尺寸变得较小，就变得更加难以使各导电层进行互连。解决各导电层互连问题的最新方法，通常包括本技术领域的刻蚀和掩蔽工序，如镶嵌技术。该镶嵌技术包括在绝缘体层中形成多个槽和随后以金属填充该槽再对它进行抛光一直到绝缘体表面，形成所要求的金属图形。在通常称之为双镶嵌工艺中，如上所述的金属槽和电连接所述金属图形与各种其它导电层的通路互连两者，一般实质上同时进行填充。
在常规的双镶嵌技术中，一般，实质上与叠加金属化层同时形成通路互连。这一技术要求，在用于后来的金属化光刻工艺的光刻胶层涂覆之前，形成穿过绝缘体的孔(该孔最后将填以金属或其它导电材料形成通路)。
图1A表示层叠半导体结构100的剖面图。层叠半导体结构100包括半导体衬底118，以及用绝缘体101层覆盖的下导电层116。如上述的那样，通过双镶嵌技术，形成用于电互连各共平面的导电层的多个相邻通路孔104。在常规的双镶嵌技术中，上覆盖金属光刻工艺是在绝缘体101中已形成了通路孔104后进行的。通路孔104尺寸可以大于下导电层116的实际接触区，以便保证通路孔104与下导电层116适当对准。
在形成了通路孔104之后，通常在绝缘体101层的上表面，淀积消反射涂层113(本技术领域公知的，此后称之为ARC)。ARC淀积操作，结果在通路孔104中不可避免地淀积了ARC剩余物114的层，在导电层116上表面上的高度约为距离“t”。而后在ARC层113的上表面上，常规地涂覆金属光刻工艺的光刻胶。该光刻胶通过常规的光刻胶剥离工艺进行显影和除去，形成金属化刻蚀图形102。但是通路孔104内的ARC材料114，实质上不受金属化光刻胶剥离工艺操作影响。
现在参照图1B，在形成槽115之前，将不受刻蚀图形102保护的ARC层113部分除去。借助于使层叠半导体结构100露出于预定突破有机ARC层113的第一刻蚀处理中除去ARC层113。这种第一突破刻蚀之后跟着预定在绝缘体101中产生槽115的第二各向异性刻蚀，接着向其中淀积金属116或其它导电材料。但是，留在通路孔104内的ARC剩余物114与各种刻蚀副产物反应而形成侧壁结构。所形成的侧壁结构实质上显示出第一ARC突破刻蚀和用于形成槽115的第二氧化层刻蚀的双重作用，结果导致本技术领域中所称的栅栏218。如上述的那样，栅栏218实质上与通路孔104内留下的ARC剩余物有相同的高度“t”。
就双镶嵌技术来说，通过用金属淀积工艺(例如，溅射工艺)继之以金属回流把金属116淀积到槽115中，实质上同时形成上覆盖金属化层和关联的通路。正如本技术领域所公知，适当的金属回流极大地取决于淀积金属的表面的表面几何构造。通路孔104内有栅栏218破坏了金属116的流动，因此阻止金属116平稳地流入通路孔104中。这种破坏金属流入通路孔104，结果可能在通路孔104内形成空洞117，而空洞的存在实质上增加了通路的接触电阻。金属空洞117的存在还可能存在不可接受的可靠性问题，因为全部流过各个通路的电流必须由没有空洞的金属化通路部分来担负。高电流密度通过该通路无空洞部分可能导致通路金属的电迁移。通路金属的电迁移，导致在时间(FIT)率方面长期不可接受的失效。有时，由于阻挡足够的金属流入通路孔104中，栅栏218也可能造成电开路。
下面参照图1B和图1C，和常规双镶嵌技术关联的附加问题涉及实际加大通路孔104，设法好好地对准下导电层116。首先参照图1B，过大的通路104可能导致缩小电学上和结构上隔开相邻通路104的绝缘体101的厚度“d1”(另外，也称为间隔)。该已缩小的厚度“d1”可导致电击穿或通路104之间漏电，可能导致潜在的突然与温度有关的失效，而在事后制造测试中又难以筛选出去。正如上面讨论过的那样，只有显著的加速高温可靠性测试后可靠性失效事件才可能出现，是由于高电流密度区例如通路孔104之间的小距离因存在栅栏218而加重的缘故。
现在参照图1C，该图示出沿图1B的剖面一部分“b”的层叠半导体结构100表面顶视图，说明通路104的接近度。在所示的结构中，通路104的接近度，如上所述将导致有关各种缺陷的明显制造或长期可靠性问题。
因而对双镶嵌技术有必要消除在通路孔内形成栅栏的机会，允许自动对准下面的金属化层形成通路，以及许可具有小间距而不会产生明显的后制造产量或后续的场失效的可能性。
概括地说，本发明涉及半导体器件，尤其是，涉及改善以自对准穿过配置在衬底上方的层叠进行双镶嵌刻蚀的方法。根据本发明的一个实施例，层叠包括：一下导电层和一配置在该下导电层上边的绝缘层。该方法包括：下列的各操作步骤。在已制成图形的绝缘层顶面上淀积一层硬抗蚀层，以便把在该硬抗蚀层中的第一窗孔定位在下器件层上。在优选的实施例中，该硬抗蚀层由氮氧化硅组成。其次，在该硬抗蚀层的顶面上淀积一层软抗蚀层，该软抗蚀层具有小于并对准所述硬抗蚀层中的第一窗孔的一第二窗孔。然后在位于下器件层上的绝缘层的顶面中形成由第二窗孔限定的槽并通过在该槽的底部的绝缘材料与下器件层隔开。而后除去该软抗蚀层而实质上不影响硬抗蚀层。通过刻蚀穿透槽底部的绝缘材料直至下器件层形成通孔。
在另一个实施例中，揭示了用于连接一下器件层和一层叠的叠层导体成形通路的形成方法，该叠层导体是使之配置在绝缘层中形成的槽内且以位于槽底的绝缘材料与下器件层离开间隔而成形。该方法包括下列各步骤。首先，在所述绝缘层的顶面上淀积硬掩模层，该硬掩模层具有一第一窗孔，对应于待形成槽的位置。其次，在该硬掩模层的顶面上淀积软掩模层，该软掩模层具有第二窗孔，对应于待形成通孔的位置。最后，通过刻蚀穿透在槽底的绝缘材料至少直到下器件层而形成通孔。
从通过实施例说明本发明原理，并结合附图而做出的下述详细描述中，本发明的其它方面和优点将变得更清楚。
通过实施例并以附图的方式对本发明进行说明，而不是作为限制。在下列的各图中，同样的标号表示类似或同样的构件以便容易了解。
图1A是层叠半导体结构的剖面说明图，其结构包括下导电层上覆以具有用常规双镶嵌技术形成的通路孔的绝缘体层。
图1B是如图1A所示的层叠半导体结构的剖面说明图，示出了后来形成的槽适用于淀积金属或其它导电材料。
图1C是如图1B所示沿剖面“b”的层叠半导体结构的示意顶视图，示出了常规镶嵌技术形成的过大相邻通路的相对位置。
图2说明根据本发明一个实施例的层叠半导体结构剖面图，其结构具有覆盖在衬底上面的绝缘体层，它包括下导电层。
图3说明根据本发明实施例的层叠半导体结构剖面图，如图2所示接着淀积硬抗蚀层，制成图形包括与下面衬底位置对应的第一窗孔。
图4说明根据本发明实施例的层叠半导体结构剖面图，如图3所示接着淀积软抗蚀层，制成图形包括对准且比硬抗蚀层中含有的第一窗孔要小的第二窗孔。
图5A说明根据本发明实施例的层叠半导体结构剖面图，如图4所示接着刻蚀第一槽，该槽延伸到至少约为下导电层的中间深度。
图5B说明根据本发明实施例的层叠半导体结构剖面图，如图5A所示接着刻蚀延伸到下导电层的通孔。
图6说明根据本发明实施例的层叠半导体结构剖面图，如图5B所示接着淀积金属或其它导电材料将上覆盖金属化层电连接到下导电层。
图7是说明如图6所示的层叠半导体结构的顶视图，示出了根据本发明的实施例沿剖面剖开“c”与绝缘的间隔区域有关的相对的通路位置。
图8是根据本发明的一个实施例将双镶嵌使用于从多层共平面金属/绝缘体膜与自对准的通路互连的方法流程图。
现在参照如附图所示几个说明的实施例，详细描述本发明。从下面的叙述中，将提出许多具体的细节，以便提供对本发明的透彻理解。但是很明显，对本领域的技术人员，实施本发明可以不需要某些或全部这些具体的细节。在另一种情况下，众所周知的工艺步骤不加详细叙述，以免不必要地使本发明模糊不清。
本发明涉及形成用于集成电路(IC)的多层共平面金属/绝缘体膜的形成。该IC包括：例如，随机存取存储器(RAM)，诸如动态的RAM(DRAM)、同步的DRAM(SDRAM)、或只读存储器(ROM)。其它IC，诸如专用IC(ASIC)、合并DRAM-逻辑电路(埋入式DRAM)、或其它逻辑电路，也可以使用。
通常，在硅圆片上以并行方式形成许多IC。在加工完成后，将该圆片进行划片把IC分开成许多单个芯片。然后给芯片进行封装，得到最终产品，就是用于，例如用户产品，诸如计算机系统、蜂窝电话、个人数字助理(PDAs)、以及其它电子产品。
根据本发明，提供一种改进的用于具有自对准通路的多层共平面金属/绝缘体膜的方法。根据本发明的另一方面，使用双镶嵌技术，使之结合第一硬掩模形成上覆盖金属化层槽和结合软抗蚀掩模形成自对准的通路，该通路将上覆盖金属化层电连接到下器件层上。
在本发明的一个实施例中，用由氮氧化硅构成的硬掩模，应用双镶嵌刻蚀法穿过绝缘体层到达下器件层形成通孔。在本实施例中，该硬掩模包括适用于形成上述金属化槽的第一窗孔。然后在该硬抗蚀掩模上淀积软抗蚀掩模。该软抗蚀掩模包括小于和与该硬掩模的第一窗孔对准的第二窗孔。将该第二窗孔对准下导电层且用于形成第一槽，该槽至少延伸到下导电层的大约中部的深度。在形成第一槽后，除去软抗蚀层而不会实质上影响该第一硬层。而后用第二各向异性刻蚀形成具有用第二部分整体形成的第一部分的第二槽。该第一部分从第一槽的底部至少延伸到下导电层且适用于形成通路互连。由硬掩模的第一窗孔限定第二部分且适用于接纳淀积的金属，形成上覆盖的金属化层。这样形成的通路没有任何栅栏，因为在形成第一槽后的半导体层叠结构表面上没有涂覆光刻胶或ARC。此外，由于用硬掩模限定通路孔的外形，所以很容易控制两通孔之间的距离。
下面参照图2到图6讨论本发明的实施例。但是，本领域技术人员应该容易理解的是，这里作出的有关这些附图的详细说明是用于解释性的目的，因此本发明将远超出这些有限的实施例。
图2说明根据本发明一个实施例的具有上覆盖衬底218的绝缘层201的层叠半导体结构200的剖面图，该衬底包括一层下导电层216。该层叠的半导体结构200，例如可以是用于制造常规晶体管象n-FET或p-FET(场效应晶体管)之类的一种层叠半导体结构。可将绝缘层201淀积在预定导电型的衬底218上。可采用化学汽相淀积法(CVD)或类似技术淀积绝缘层201，通常包括平坦化了的二氧化硅，如TEOS、玻璃材料如回流的磷硅酸盐玻璃，或聚合物象聚酰亚胺。在所述的实施例中，在先前限定的衬底218，包括先前限定的下导电层216上边形成绝缘层201。该下导电层216可以是下金属化层的一部分。另一方面，该下导电层216可以是重掺杂的硅层、导电金属如钨，或任何有源器件的部分诸如，例如一个晶体管的源区或漏区。在本实施例中，该下导电层216可具有0.9微米到2.0微米范围的厚度。
其次参照图3，绝缘层201具有上表面202，在其上已用本领域技术人员公知的技术淀积了硬抗蚀层215。该硬抗蚀层具有约1000埃的厚度并且可由氮化硅，或在优选的实施例中，由氮氧化硅构成。形成的位于下导电层上边的第一窗孔217是由本领域技术人员公知的常规光刻技术来完成。在一个实施例中，这样的形成第一窗孔217的方法是称之为反应离子刻蚀法(叫做RIE法)，利用N2作为刻蚀剂气体。在一个实施例中，如果硬抗蚀层215由氮化硅构成，更可取的是，把一层被称为ARC的有机消反射涂层(未示出)施加到硬抗蚀层215的上表面上。但是，在优选的实施例中，应用氮氧化硅作为硬抗蚀层215可消除用ARC的必要性。为本讨论明确起见，假定硬抗蚀层215由氮氧化硅构成且不用ARC层。然而，如上已说过，应用氮化硅或任何其它适合的复合层作为硬抗蚀层215就需要另外的步骤或有关ARC淀积和除去的步骤。
一旦适当地淀积好硬抗蚀层215和适合地制成图形，如上所述，用常规淀积工艺和处理在硬抗蚀层215上边淀积厚度约1000A的软抗蚀层220，如图4所示。应用常规的光刻工艺和处理把软抗蚀层220制成图形，包括小于且对准硬抗蚀层215的第一窗孔的第二窗孔，如图4所示。
淀积第二窗孔219，并用第一各向异性刻蚀法定尺寸形成第一槽224，从绝缘层201上刻蚀除去足够的绝缘体材料形成第一槽224，如图5A所示。一种除去绝缘材料的这样的方法是用RIE刻蚀法，如上所述，例如用Ar、C4F8、CO和/或O2用作反应气体。(应该注意的是，在所述的实施例中由于硬抗蚀层215由氮氧化硅构成，不要ARC层，而不需要ARC除去步骤)在所述的实施例中，第一槽224可具有其底部伸向上表面202与下导电层216之间的大约中间处。在另一个实施例中，第一槽224可具有其底部伸向基本上靠近或伸到下导电层216处。
在形成了通路孔224后，用任何常规方法除去软抗蚀层220，以便实质上不受影响地脱离硬抗蚀层215。在这一方法中，可将第一窗孔217用于形成适合于配置最终形成上覆金属化层的槽。由于在形成第一槽224后没有淀积ARC或光刻胶，所以，不可能形成上述的栅栏和与其相关的问题。现在参照图5B，在上述的实施例中，可将第二各向异性刻蚀用于形成具有第一槽204′和第二槽204″的第二槽204，其中第一槽204′实质上延伸到下导电层216而把第二槽204″安排为形成所要求的上覆金属化图形。应注意的是，下导电层216可用作刻蚀中止层，在用于第二各向异性刻蚀过程中的等离子体一旦形成下导电层的预定量的构成材料显示出来，就以此停止第二各向异性刻蚀过程。
在完成第二各向异性刻蚀和最后形成第二槽204结束之后，用剥离该结构的任何常规技术，除去硬抗蚀层215，如图6所示。这时在工艺上，准备好待用任何适合的金属化技术淀积金属250形成该上覆金属化层。在现有技术中金属化技术为众所周知，例如在VLSI工艺，2nd Edition,S.M.Sze1988 McGraw-Hill Publishing Company中已有说明。用以形成金属化层的适当金属和合金包括：例如，铝、铜、镍、钼、钨、铂、二钽化硅、二钛化硅，以及这些材料的其它合金。铝、铝合金如铝硅、铜和钨是常常用于互连金属化的选择材料。
金属可用公知技术，例如化学汽相淀积法(CVD)、物理汽相淀积法(PVD)、或低压化学汽相淀积法(LPCVD)进行淀积。就CVD、PVD和LPCVD法来说，选择专用设备和工艺参数都是半导体加工领域技术人员能力所及的。淀积金属(一般以叠层方式在整个层叠的半导体结构200的表面上)填充槽204的第一部分204′和第二部分204″，从而实质上同时产生上覆的金属化层和使上覆的金属化层与下导电层216互连的通路。
从图5A和图5B很明显，第一和第二各向异性刻蚀与把第一槽224刻蚀到绝缘层201中去的深度有关。可以看出，如果第一各向异性刻蚀形成，使第一槽224延伸到接近下导电层216位置点，于是产生第二各向异性刻蚀一般将具有较短的刻蚀持续时间，因为导致分别修正第一部分204′和第二部分204″的必须刻蚀去的绝缘材料较少。这一性质实质上简单地用增加或缩短进行刻蚀的时间的办法修改形状和结构，提供很多远远超过常规工艺的优点。
图7是说明如图6所示的层叠半导体结构的顶视图，示出了与绝缘的间隔区域有关的通路相对位置。可能注意到，与绝缘间隔区201一致形成的通路形状是由硬掩模215限定的，因此消除了明显随常规双镶嵌技术而来的侵蚀问题。配置通路204的性能如图所示，改善了设计者定线和配置集成电路互连的能力，由于减少与绝缘间隔区201的的侵蚀有关的问题，而明显增加通路之间间隔d2。
现在将按照由图8说明的流程图，详细说明采用双镶嵌技术用自对准的通路，形成多层共平面金属/绝缘膜的方法，可以包括下列各操作步骤。
在步骤810，提供一具有层叠的衬底，该层叠已配置在该衬底上边。该层叠包括下器件层和配置在所述下器件层上边的绝缘层。参照图2，示出了该衬底为衬底218，以及示出了下器件层为导电层216。示出了绝缘层201，被配置在衬底218和下导电层216上边。
在步骤815，在层叠上表面上边淀积一层硬抗蚀层，使之具有已制成图形的第一窗孔以限定上覆金属化层，该第一窗孔实质上位于下导电层上边。参照图3，示出一层硬抗蚀层为硬抗蚀层215和示出该窗孔为第一窗孔217。
在步骤820，在硬抗蚀层上淀积软抗蚀层，该软抗蚀层包括小于和与该第一窗孔对准的第二窗孔，该第二窗孔用于形成与下导电层互连的通路。参照图4，示出了该软抗蚀层作为软抗蚀掩模220且示出了其相关的窗孔作为第二窗孔219。
在步骤825，形成第一槽延伸到绝缘层的约中间位置处。如图5A所示，该第一槽224实质上对准下导电层216且大约延伸到绝缘层201的中间位置处。但是，在有些情况下，可以允许，且甚至需要把第一槽224延伸到靠近或延伸到下导电层216处。
在步骤830，在除去软抗蚀层后，实质上不影响该硬抗蚀层下，执行第二各向异性刻蚀以形成第二槽。该第二各向异性刻蚀利用下导电层作为刻蚀中止层而形成该结构，如图5B所示。
在步骤835，除去硬抗蚀层和淀积金属或其它导体材料，在所述槽中，实际上同时形成上覆金属化层和到下导电层的有关通路互连。
通过利用所述的实行本发明的双镶嵌刻蚀以形成通路的方法，可以获得许多优点。一个这样的优点事实是，用如上所述的自对准通路的双镶嵌技术不会导致形成栅栏，因为在所有的光刻胶层和ARC材料(若有的话)淀积之后形成通路孔。
本发明的另一个优点涉及这一事实，最终通路的形状实质上与由绝缘的间隔区形成的边界以致。其一致性允许较狭窄的通路间隔而不存在与此前常规镶嵌技术的问题。
本发明的许多特点和优点从写成的说明中是显然的，因而，要以权利要求书来概括本发明的所有这样的特点和优点。进而，由于许多修改和改变对本领域技术人员将容易作出，所以不能要求把本发明限于如上所图示和说明的确切结构和操作。故此，一切适当的修改和等同物都归于本发明的范围之内。

Claims (24)

1、一种通过配置在衬底上边的层叠进行双镶嵌刻蚀的方法，所述层叠包括一下器件层，一配置在所述下器件层上边的绝缘层，所述方法包括：
在所述绝缘层顶面上淀积一层硬抗蚀层，将所述硬抗蚀层制成图形使得在所述硬抗蚀层中的第一窗孔位于所述下器件层上，所述第一窗孔合适地安排以限定上覆的金属化层；
在所述硬抗蚀层的顶面上淀积一层软抗蚀层，将所述软抗蚀层制成图形以便形成小于且对准所述硬抗蚀层中的所述第一窗孔的第二窗孔；
利用所述第二窗孔作为第一掩模窗孔在所述绝缘层的所述顶面中形成一槽，所述槽位于所述下器件层上且通过在所述槽底部的绝缘材料与其隔开；
除去所述软抗蚀层以致所述硬抗蚀层实质上不受影响；
用所述第一窗孔作为第二掩模窗孔，通过刻蚀穿透在所述槽的底部的所述绝缘材料直至所述下器件层而形成通孔。
2、根据权利要求1所述的方法，其中，所述硬抗蚀剂是SiN。
3、根据权利要求2所述的方法，还包括：在所述硬抗蚀剂的所述顶面上边淀积消反射层，以便于所述刻蚀穿过所述软抗蚀层和所述绝缘材料。
4、根据权利要求3所述的方法，还包括：在所述刻蚀穿过所述硬抗蚀剂之前进行一所说消反射层的穿透刻蚀。
5、根据权利要求4所述的方法，其中，所述穿透刻蚀采用刻蚀剂源气体，它包括N2。
6、根据权利要求3所述的方法，其中，所述槽具有一底部，所述底部从该绝缘层的该上表面的顶面延伸出一预定的距离。
7、根据权利要求6所述的方法，还包括：按照选定刻蚀参数，刻蚀穿过在所述槽的所述底部处的所述绝缘材料。
8、根据权利要求7所述的方法，其中，至少所述选定参数之一包括使用包含C4F8的刻蚀剂源气体。
9、根据权利要求7所述的方法，其中，所述选定的参数包括一定数量的O2刻蚀剂源气体。
10、根据权利要求1所述的方法，其中，所述衬底是一硅片。
11、根据权利要求1所述的方法，其中，所述第一窗孔以反应离子刻蚀法获得。
12、根据权利要求1所述的方法，其中，所述衬底应用于集成电路的制造。
13、根据权利要求1所述的方法，其中，所述衬底应用于动态随机存取存储器的制造。
14、一种形成使用于连接下器件层和上覆的层叠导体成形的通路的方法，所述上覆导体成形于配置在绝缘层中形成的槽内且由在所述槽的底部的绝缘材料与所述下器件层间隔，所述方法包括：
淀积一由氮氧化硅构成的硬掩模层，所述层具有与所述绝缘层的所述顶面上边的所述槽相应的第一窗孔；
在所述硬掩模层的顶面上淀积软掩模层；所述软掩模层具有与所述通路位置相应的第二窗孔；以及
通过刻蚀，穿过在所述槽的所述底部处的所述绝缘材料至少直到所述下器件层形成通路。
15、根据权利要求14所述的方法，其中，穿过所述绝缘材料所述的刻蚀包括按照选定的刻蚀参数穿过在所述槽的所述底部处的所述绝缘材料的刻蚀。
16、根据权利要求15所述的方法，至少所述选定的参数之一包括使用包含C4F8的刻蚀剂源气体。
17、根据权利要求15所述的方法，其中，至少所述选定的参数之一包括使用包含氧的刻蚀剂源气体。
18、根据权利要求15所述的方法，其中，至少所述选定的参数之一包括使用包含氩和一氧化碳的刻蚀剂源气体。
19、根据权利要求14所述的方法，还包括：使导电材料淀积到所述通路和所述槽中形成所述上覆导体且使所述上覆导体与所述下器件层电耦合。
20、根据权利要求14所述的方法，其中，所述衬底应用于集成电路的制造。
21、一种生产使用于连接下器件层和上覆的层叠导体成形的自对准通路的方法，所述上覆导体成形于配置在绝缘层中形成的槽内且由在所述槽的底部的绝缘材料与所述下器件层间隔，所述方法包括：
淀积一硬抗蚀层，所述硬抗蚀层具有与所述绝缘层的所述顶面上边的所述槽相应的第一窗孔；
淀积一软抗蚀层；所述软抗蚀层具有与所述通路位置相应的且对准所述第一窗孔的第二窗孔；以及
刻蚀穿过所述绝缘层形成第一槽，所述第一槽具有从所述绝缘层的所述顶面延伸到约为该绝缘层的中部的一距离；
通过刻蚀穿过在所述第一槽的所述底部的所述绝缘材料至少直到所述下器件层形成通路。
22、根据权利要求21所述的方法，其中，所述衬底应用于集成电路的制造。
23、根据权利要求21所述的方法，其中，所述器件层是导电层。
24、根据权利要求21所述的方法，其中，所述器件层是掺杂的硅层。
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