JPH05283642A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH05283642A JPH05283642A JP4103642A JP10364292A JPH05283642A JP H05283642 A JPH05283642 A JP H05283642A JP 4103642 A JP4103642 A JP 4103642A JP 10364292 A JP10364292 A JP 10364292A JP H05283642 A JPH05283642 A JP H05283642A
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- JP
- Japan
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- capacitor
- film
- semiconductor device
- insulating film
- polyimide
- Prior art date
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- Pending
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Abstract
(57)【要約】
【目的】 半導体装置に形成されるキャパシタの構造を
簡略化し、かつキャパシタの信頼性を改善する。 【構成】 半導体装置にポリイミド樹脂膜１０６，１１
１で形成される層間絶縁膜中に下部電極１０７，誘電体
膜１０８，上部電極１０９で構成される平行平板型キャ
パシタを形成する。キャパシタを層間絶縁膜中に形成す
ることで、専有面積を低減し、かつ信頼性を改善する。
簡略化し、かつキャパシタの信頼性を改善する。 【構成】 半導体装置にポリイミド樹脂膜１０６，１１
１で形成される層間絶縁膜中に下部電極１０７，誘電体
膜１０８，上部電極１０９で構成される平行平板型キャ
パシタを形成する。キャパシタを層間絶縁膜中に形成す
ることで、専有面積を低減し、かつ信頼性を改善する。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に関し、特に
ポリイミド樹脂を用いた層間絶縁膜中のキャパシタ形成
に関する。
ポリイミド樹脂を用いた層間絶縁膜中のキャパシタ形成
に関する。
【０００２】
【従来の技術】図１０は従来のスタック型キャパシタを
持つダイナミックＲＡＭのセル断面図である。このキャ
パシタ構造は、基板２０１上に素子分離酸化膜２０２，
ワード線２０４、ソース・ドレイン領域２１０，ＢＰＳ
Ｇ膜２０３、ビット線２０５等を形成した後、ＣＶＤ法
でポリシリコンを形成する。このポリシリコンは容量の
下部電極２０６とするために山形にパターン加工し、そ
の上に誘電体膜２０７としてＳｉＮを成膜した後、ＣＶ
Ｄ法で上部電極２０８用としてのポリシリコンを形成
し、全体を山形のキャパシタに加工していた。表面は酸
化膜２０９で保護している。
持つダイナミックＲＡＭのセル断面図である。このキャ
パシタ構造は、基板２０１上に素子分離酸化膜２０２，
ワード線２０４、ソース・ドレイン領域２１０，ＢＰＳ
Ｇ膜２０３、ビット線２０５等を形成した後、ＣＶＤ法
でポリシリコンを形成する。このポリシリコンは容量の
下部電極２０６とするために山形にパターン加工し、そ
の上に誘電体膜２０７としてＳｉＮを成膜した後、ＣＶ
Ｄ法で上部電極２０８用としてのポリシリコンを形成
し、全体を山形のキャパシタに加工していた。表面は酸
化膜２０９で保護している。
【０００３】
【発明が解決しようとする課題】ところで、集積回路を
高集積化するためには、基板上でのキャパシタの占有面
積を小さくする必要があるが、回路を正常に動作させる
のに必要な電荷量は決まっているため、必要電荷を得る
ためにはキャパシタの電極構造を立体にして電極の表面
積を大きくする必要があり、キャパシタの構造の複雑化
を生じている。又、キャパシタの構造の複雑化に伴っ
て、キャパシタ電極の不均質化による局所的な電荷量の
偏りによる耐圧の低下等、信頼性が低下される。更に、
キャパシタ形成時の工程の複雑化、加工性の悪化による
歩留りの低下等の問題点があった。本発明の目的は、キ
ャパシタの構造を簡略化し、かつキャパシタの信頼性を
改善した半導体装置を提供することにある。
高集積化するためには、基板上でのキャパシタの占有面
積を小さくする必要があるが、回路を正常に動作させる
のに必要な電荷量は決まっているため、必要電荷を得る
ためにはキャパシタの電極構造を立体にして電極の表面
積を大きくする必要があり、キャパシタの構造の複雑化
を生じている。又、キャパシタの構造の複雑化に伴っ
て、キャパシタ電極の不均質化による局所的な電荷量の
偏りによる耐圧の低下等、信頼性が低下される。更に、
キャパシタ形成時の工程の複雑化、加工性の悪化による
歩留りの低下等の問題点があった。本発明の目的は、キ
ャパシタの構造を簡略化し、かつキャパシタの信頼性を
改善した半導体装置を提供することにある。
【０００４】
【課題を解決するための手段】本発明は、半導体装置に
ポリイミド樹脂膜で形成される層間絶縁膜中に下部電
極，誘電体膜，上部電極で構成される平行平板型キャパ
シタを形成する。
ポリイミド樹脂膜で形成される層間絶縁膜中に下部電
極，誘電体膜，上部電極で構成される平行平板型キャパ
シタを形成する。
【０００５】
【実施例】次に、本発明について図面を参照して説明す
る。図１は本発明の一実施例をダイナミックＲＡＭに用
いた断面図である。又、図２乃至図９は図１の構造の製
造方法を工程順に示す断面図である。以下、製造工程に
従って説明する。先ず、図２のように、半導体基板１０
１に素子分離用の酸化膜１０２を形成し、トランスファ
ーゲート１０４，ソース・ドレイン領域１１３，ＢＰＳ
Ｇ膜１０３を形成し、ＢＰＳＧ膜１０３を開口して第１
アルミニウム配線１０５を形成し、ダイナミックＲＡＭ
のアクセストランジスタを構成する。
る。図１は本発明の一実施例をダイナミックＲＡＭに用
いた断面図である。又、図２乃至図９は図１の構造の製
造方法を工程順に示す断面図である。以下、製造工程に
従って説明する。先ず、図２のように、半導体基板１０
１に素子分離用の酸化膜１０２を形成し、トランスファ
ーゲート１０４，ソース・ドレイン領域１１３，ＢＰＳ
Ｇ膜１０３を形成し、ＢＰＳＧ膜１０３を開口して第１
アルミニウム配線１０５を形成し、ダイナミックＲＡＭ
のアクセストランジスタを構成する。
【０００６】次に、図３のように、第１ポリイミド膜１
０６を１μｍ形成する。更に、図４のように、フォトレ
ジストを使用して第１ポリイミド膜１０６に口径 0.8μ
ｍのスルーホールを形成する。そして、図５のように、
この第１ポリイミド膜１０６上にスパッタ法で下部電極
１０７用としてアルミニウム膜を 0.5μｍ形成し、かつ
この上に誘電体膜１０８としてＴａ2 Ｏ5 膜をスパッタ
法で 400Å形成する。更に、この誘電体膜１０８上にス
パッタ法で上部電極１０９用としてアルミニウム膜を
0.5μｍ形成する。
０６を１μｍ形成する。更に、図４のように、フォトレ
ジストを使用して第１ポリイミド膜１０６に口径 0.8μ
ｍのスルーホールを形成する。そして、図５のように、
この第１ポリイミド膜１０６上にスパッタ法で下部電極
１０７用としてアルミニウム膜を 0.5μｍ形成し、かつ
この上に誘電体膜１０８としてＴａ2 Ｏ5 膜をスパッタ
法で 400Å形成する。更に、この誘電体膜１０８上にス
パッタ法で上部電極１０９用としてアルミニウム膜を
0.5μｍ形成する。
【０００７】次に、図６のように、キャパシタ形成用の
マスクを使用してフォトレジスト１１０を露光，現像
し、キャパシタを形成するためのパターンを形成する。
そして、図７のように、前記フォトレジスト１１０をマ
スクにＡｌ−Ｔａ2 Ｏ5 −Ａｌ３層構造膜１０７，１０
８，１０９を同時にエッチングし、かつレジスト１１０
を除去することで、キャパシタが形成される。
マスクを使用してフォトレジスト１１０を露光，現像
し、キャパシタを形成するためのパターンを形成する。
そして、図７のように、前記フォトレジスト１１０をマ
スクにＡｌ−Ｔａ2 Ｏ5 −Ａｌ３層構造膜１０７，１０
８，１０９を同時にエッチングし、かつレジスト１１０
を除去することで、キャパシタが形成される。
【０００８】しかる後、図８のように、キャパシタ上に
第２ポリイミド膜１１１を１μｍ形成し、キャパシタを
第１及び第２のポリイミド膜１０６，１１１の間に埋め
込む。そして、図９のように、フォトレジストを使用
し、第１及び第２のポリイミド膜１０６，１１１に口径
0.8μｍのスルーホール１１４を形成する。その後、ス
パッタ法でアルミニウム膜を 1.1μｍ形成し、フォトレ
ジストを使用して第２アルミニウム配線１１２を形成す
ることで、図１のダイナミックＲＡＭが完成される。
第２ポリイミド膜１１１を１μｍ形成し、キャパシタを
第１及び第２のポリイミド膜１０６，１１１の間に埋め
込む。そして、図９のように、フォトレジストを使用
し、第１及び第２のポリイミド膜１０６，１１１に口径
0.8μｍのスルーホール１１４を形成する。その後、ス
パッタ法でアルミニウム膜を 1.1μｍ形成し、フォトレ
ジストを使用して第２アルミニウム配線１１２を形成す
ることで、図１のダイナミックＲＡＭが完成される。
【０００９】
【発明の効果】以上説明したように本発明は、キャパシ
タを層間絶縁膜のポリイミド樹脂層中に形成することに
より、基板上でのキャパシタの占有面積を小さくするこ
とができるため、高集積化に向いている。また、キャパ
シタの電極に金属が使用可能なため、キャパシタの応答
スピードが向上する。また、ポリイミドの平坦度が優れ
ているため、電界の集中等による耐圧の低下が無いため
信頼性が向上する。また、構造が簡単なため、加工し易
いという多くの効果がある。
タを層間絶縁膜のポリイミド樹脂層中に形成することに
より、基板上でのキャパシタの占有面積を小さくするこ
とができるため、高集積化に向いている。また、キャパ
シタの電極に金属が使用可能なため、キャパシタの応答
スピードが向上する。また、ポリイミドの平坦度が優れ
ているため、電界の集中等による耐圧の低下が無いため
信頼性が向上する。また、構造が簡単なため、加工し易
いという多くの効果がある。
【図１】本発明の一実施例の断面図である。
【図２】〜
【図９】図１の半導体装置の製造方法を工程順に示す断
面図である。
面図である。
【図１０】従来の半導体装置の断面図である。
１０１ 基板 １０４ ゲート １０６ 第１ポリイミド膜 １０７ 下部電極 １０８ 誘電体膜 １０９ 上部電極 １１１ 第２ポリイミド膜 １１３ ソース・ドレイン領域
Claims (1)
- 【請求項１】 ポリイミド樹脂を層間絶縁膜とする多層
配線を有する半導体装置において、前記層間絶縁膜中に
下部電極，誘電体膜，上部電極で構成される平行平板型
キャパシタを形成したことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4103642A JPH05283642A (ja) | 1992-03-30 | 1992-03-30 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4103642A JPH05283642A (ja) | 1992-03-30 | 1992-03-30 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05283642A true JPH05283642A (ja) | 1993-10-29 |
Family
ID=14359427
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4103642A Pending JPH05283642A (ja) | 1992-03-30 | 1992-03-30 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05283642A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001036028A (ja) * | 1999-06-28 | 2001-02-09 | Hyundai Electronics Ind Co Ltd | 半導体メモリデバイス及びその製造方法 |
| JP2001189475A (ja) * | 1999-12-30 | 2001-07-10 | Honda Motor Co Ltd | ソーラーセルの製造方法 |
-
1992
- 1992-03-30 JP JP4103642A patent/JPH05283642A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001036028A (ja) * | 1999-06-28 | 2001-02-09 | Hyundai Electronics Ind Co Ltd | 半導体メモリデバイス及びその製造方法 |
| JP2001189475A (ja) * | 1999-12-30 | 2001-07-10 | Honda Motor Co Ltd | ソーラーセルの製造方法 |
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