JP2547882B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2547882B2 JP2547882B2 JP2074639A JP7463990A JP2547882B2 JP 2547882 B2 JP2547882 B2 JP 2547882B2 JP 2074639 A JP2074639 A JP 2074639A JP 7463990 A JP7463990 A JP 7463990A JP 2547882 B2 JP2547882 B2 JP 2547882B2
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Description
【発明の詳細な説明】 （イ）産業上の利用分野 本発明は半導体装置の製造方法に関し、特に配線幅0.
8μｍ以下の高集積半導体装置を高歩留まりで生産する
方法に関するものである。
8μｍ以下の高集積半導体装置を高歩留まりで生産する
方法に関するものである。
（ロ）従来の技術 半導体基板の要部構成説明図を用いて従来技術及びそ
の問題点を説明する。
の問題点を説明する。
従来技術においては第３図（ａ），（ｂ）に示すよう
に、拡散によって形成した第１下層配線（拡散層）32を
有する半導体基板31に第２下層配線33を形成した後、Si
O2等の層間絶縁膜34を堆積し、その後フォトリソグラフ
ィ、エッチング等の処理を施すことにより接続穴34aが
開口される。この接続穴34aを被って上層配線35が形成
され、上層・下層間の配線が電気的に接続される。
に、拡散によって形成した第１下層配線（拡散層）32を
有する半導体基板31に第２下層配線33を形成した後、Si
O2等の層間絶縁膜34を堆積し、その後フォトリソグラフ
ィ、エッチング等の処理を施すことにより接続穴34aが
開口される。この接続穴34aを被って上層配線35が形成
され、上層・下層間の配線が電気的に接続される。
ここで特に上記上層配線35がA1のような金属材料から
なり、第１下層配線32が基板31に形成した拡散層からな
る場合、接続穴34aが第１下層配線32である拡散層に対
して位置ずれを起こした場合には、第４図に示すように
図示Ｑの矢印が示す部分において金属配線35が基板31と
短絡する可能性がある。しかしこのような短絡は、第５
図に示すように、第１下層配線32との接続のために接続
穴部分に露出される基板表面を、高濃度に不純物をドー
ピングした多結晶Si膜36で被い、金属配線35と基板31と
の間に多結晶Si膜36を挟むことにより防止することがで
きる。すなわち接続穴34aに露出する拡散領域の端を高
濃度に不純物をドーピングした多結晶Si膜36で覆うこと
により、基板31と金属配線35間の短絡を阻止している。
これは多結晶Si膜36から高濃度にドーピングされた不純
物が基板側に拡散するため、多結晶Si膜36は拡散領域の
端に堆積しても短絡は生じないことに起因する。
なり、第１下層配線32が基板31に形成した拡散層からな
る場合、接続穴34aが第１下層配線32である拡散層に対
して位置ずれを起こした場合には、第４図に示すように
図示Ｑの矢印が示す部分において金属配線35が基板31と
短絡する可能性がある。しかしこのような短絡は、第５
図に示すように、第１下層配線32との接続のために接続
穴部分に露出される基板表面を、高濃度に不純物をドー
ピングした多結晶Si膜36で被い、金属配線35と基板31と
の間に多結晶Si膜36を挟むことにより防止することがで
きる。すなわち接続穴34aに露出する拡散領域の端を高
濃度に不純物をドーピングした多結晶Si膜36で覆うこと
により、基板31と金属配線35間の短絡を阻止している。
これは多結晶Si膜36から高濃度にドーピングされた不純
物が基板側に拡散するため、多結晶Si膜36は拡散領域の
端に堆積しても短絡は生じないことに起因する。
（ハ）発明が解決しようとする課題 上述のような多結晶Si膜36で接続穴34aを覆う方法に
は大きく２つの問題点がある。
は大きく２つの問題点がある。
１）接続穴間の距離を縮小できない。
例えば、接続穴部分において基板31を覆う役割を果た
している多結晶Si膜36をエッチングにより加工する場合
を考える。多結晶Si膜36の加工後の形状を規定するフォ
トレジストが、所定の位置からずれたために基板の一部
が露出した場合に、この状態で多結晶Si膜36のエッチン
グを行うと、基板もシリコンであるために第６図の図示
Ｒの矢印が示す部分に示すように露出部分がエッチング
されてしまう。このような基板のエッチングは接合リー
ク等の不良原因になる。このため多結晶Si膜36の接続穴
34a上における端は必ず基板上の露出した領域から一定
距離ｄ（0.1μｍから0.3μｍ）［第９図参照］離れたと
ころに位置しなければならない。
している多結晶Si膜36をエッチングにより加工する場合
を考える。多結晶Si膜36の加工後の形状を規定するフォ
トレジストが、所定の位置からずれたために基板の一部
が露出した場合に、この状態で多結晶Si膜36のエッチン
グを行うと、基板もシリコンであるために第６図の図示
Ｒの矢印が示す部分に示すように露出部分がエッチング
されてしまう。このような基板のエッチングは接合リー
ク等の不良原因になる。このため多結晶Si膜36の接続穴
34a上における端は必ず基板上の露出した領域から一定
距離ｄ（0.1μｍから0.3μｍ）［第９図参照］離れたと
ころに位置しなければならない。
一方、多結晶Siパターン間の距離は投影露光機の解像
度で下限がきまる。従って接続穴間の最小距離は、投影
露光機の解像度（0.6μｍ程度）に加えて上記距離ｄの
ほぼ２倍（0.2μｍから0.6μｍ）の距離になる。いいか
えれば、接続穴34a,34a間の距離Ｌ［第９図参照］を投
影露光機の解像度（0.6μｍ程度）まで近接させること
は不可能である。
度で下限がきまる。従って接続穴間の最小距離は、投影
露光機の解像度（0.6μｍ程度）に加えて上記距離ｄの
ほぼ２倍（0.2μｍから0.6μｍ）の距離になる。いいか
えれば、接続穴34a,34a間の距離Ｌ［第９図参照］を投
影露光機の解像度（0.6μｍ程度）まで近接させること
は不可能である。
２）接続穴の自己整合的形状が困難である。
第７図に示すように第２下層配線33上に層間絶縁膜34
bを堆積し、接続穴が形成されるべき箇所を層間絶縁膜3
4bの膜厚に相当する厚さに及んでエッチングすることに
より、第２下層配線33に対して自己整合的に基板表面に
接続穴が形成される。
bを堆積し、接続穴が形成されるべき箇所を層間絶縁膜3
4bの膜厚に相当する厚さに及んでエッチングすることに
より、第２下層配線33に対して自己整合的に基板表面に
接続穴が形成される。
しかしながら基板31と接続すべき上記配線層35が複数
層存在する場合、基板31上に層間絶縁膜34b,34cと多結
晶Si膜とを第８図に示すように複数回堆積しなければな
らず、このように複数層を堆積した場合、下層配線上の
層間絶縁膜の膜厚より接続穴上の層間絶縁膜の膜厚が大
となり、特に接続穴上のスペースが絶縁膜で埋まり込
み、自己整合的に接続穴を形成することが不可能にな
る。
層存在する場合、基板31上に層間絶縁膜34b,34cと多結
晶Si膜とを第８図に示すように複数回堆積しなければな
らず、このように複数層を堆積した場合、下層配線上の
層間絶縁膜の膜厚より接続穴上の層間絶縁膜の膜厚が大
となり、特に接続穴上のスペースが絶縁膜で埋まり込
み、自己整合的に接続穴を形成することが不可能にな
る。
本発明は上記のような問題点に鑑みてなされたもの
で、半導体基板の拡散領域との接続を確実になすことが
できる接続穴を形成することができるとともに、投影露
光時のパターンの重ね合わせ精度が低くても高歩留まり
の半導体装置の製造方法を提供するものである。
で、半導体基板の拡散領域との接続を確実になすことが
できる接続穴を形成することができるとともに、投影露
光時のパターンの重ね合わせ精度が低くても高歩留まり
の半導体装置の製造方法を提供するものである。
（ニ）課題を解決するための手段及び作用 この発明は、サイドウォールを備えたゲート部および
ゲート部を挟む２つの拡散領域からなる下層配線を有す
る半導体基板の一方の拡散領域上に第１接続穴を、かつ
他方の拡散領域上に導電性埋込膜を介して第２接続穴を
形成し、次いで第１接続穴を介して一方の拡散領域と第
１上層配線部を、第２接続穴を介して他方の拡散領域と
第２上層配線部を接続するに際して、（ｉ）ゲート部を
含む半導体基板上に、全面に第１の層間絶縁層およびレ
ジスト層を順次積層し、所定のパターンのレジスト膜を
形成した後、（ii）そのレジスト膜をマスクにして他方
の拡散領域上の第１の層膜絶縁層のみを他方の拡散領域
の表面が少なくとも一部露出するまで除去し、続いてレ
ジスト膜を除去した後、残存した第１層間絶縁膜を含む
半導体基板上に、全面に導電層を積層し、所定のパター
ンのレジスト膜を形成した後、（iii）そのレジスト膜
をマスクにして導電層をエッチングし、一方の拡散領域
上には、第１層間絶縁膜を介して導電膜を残存させると
ともに、他方の拡散領域上には、その拡散領域と電気的
に接続する導電性埋込膜を残存させ、（iv）上記導電膜
および導電性埋込膜を含む第１層間絶縁膜上に、全面に
第２の層間絶縁層およびレジスト層を順次積層し、所定
のパターンのレジスト膜を形成した後、（ｖ）そのレジ
スト膜をマスクにして一方の拡散領域上の第２の層間絶
縁層、導電膜を順次エッチングするとともに、さらに導
電膜直下の第１層間絶縁膜を一方の拡散領域の表面が少
なくとも一部露出するまで除去し、それによって第１接
続穴を形成し、（vi）少なくとも他方の拡散領域を除く
半導体基板上に、第１上層配線部を形成し、第１接続穴
を第１上層配線部分で埋設し、（vii）さらに、第１上
層配線部を含む半導体基板上に、全面に、第３の層間絶
縁層を形成した後、導電性埋込膜上の第２層間絶縁膜お
よび第３層間絶縁層を形成を除去して第２接続穴を形成
し、（viii）その第２接続穴を含む第３層間絶縁膜上
に、全面に所定パターンの第２上層配線部を形成するこ
とを特徴とする半導体装置の製造方法である。
ゲート部を挟む２つの拡散領域からなる下層配線を有す
る半導体基板の一方の拡散領域上に第１接続穴を、かつ
他方の拡散領域上に導電性埋込膜を介して第２接続穴を
形成し、次いで第１接続穴を介して一方の拡散領域と第
１上層配線部を、第２接続穴を介して他方の拡散領域と
第２上層配線部を接続するに際して、（ｉ）ゲート部を
含む半導体基板上に、全面に第１の層間絶縁層およびレ
ジスト層を順次積層し、所定のパターンのレジスト膜を
形成した後、（ii）そのレジスト膜をマスクにして他方
の拡散領域上の第１の層膜絶縁層のみを他方の拡散領域
の表面が少なくとも一部露出するまで除去し、続いてレ
ジスト膜を除去した後、残存した第１層間絶縁膜を含む
半導体基板上に、全面に導電層を積層し、所定のパター
ンのレジスト膜を形成した後、（iii）そのレジスト膜
をマスクにして導電層をエッチングし、一方の拡散領域
上には、第１層間絶縁膜を介して導電膜を残存させると
ともに、他方の拡散領域上には、その拡散領域と電気的
に接続する導電性埋込膜を残存させ、（iv）上記導電膜
および導電性埋込膜を含む第１層間絶縁膜上に、全面に
第２の層間絶縁層およびレジスト層を順次積層し、所定
のパターンのレジスト膜を形成した後、（ｖ）そのレジ
スト膜をマスクにして一方の拡散領域上の第２の層間絶
縁層、導電膜を順次エッチングするとともに、さらに導
電膜直下の第１層間絶縁膜を一方の拡散領域の表面が少
なくとも一部露出するまで除去し、それによって第１接
続穴を形成し、（vi）少なくとも他方の拡散領域を除く
半導体基板上に、第１上層配線部を形成し、第１接続穴
を第１上層配線部分で埋設し、（vii）さらに、第１上
層配線部を含む半導体基板上に、全面に、第３の層間絶
縁層を形成した後、導電性埋込膜上の第２層間絶縁膜お
よび第３層間絶縁層を形成を除去して第２接続穴を形成
し、（viii）その第２接続穴を含む第３層間絶縁膜上
に、全面に所定パターンの第２上層配線部を形成するこ
とを特徴とする半導体装置の製造方法である。
すなわち、この発明は、サイドウォールを備えたゲー
ト部およびゲート部間の拡散領域からなる下層配線を有
する半導体基板上に堆積して形成された複数の上層配線
を、一方の拡散領域に接続するための第１接続穴と、上
記上層配線を他方の拡散領域に導電性埋込膜を介して接
続するための第２接続穴とを形成するに際して、第１接
続穴に、導電性埋込膜と同時に形成される導電膜をダミ
ーとして用いることによって一方の拡散領域にまで至る
高段差を形成し、第１上層配線部分の面積の増大を図る
ようにしたものである。また、第１接続穴並びに第２接
続穴を形成する際に、コンタクト部にそれぞれ導電膜お
よび導電性埋込膜を形成し、それによって位置合わせ余
裕を増大できるようにすることから、投影露光時のパタ
ーンの重み合わせ精度が低くても良いため生産時に高歩
留まりを期待できる。
ト部およびゲート部間の拡散領域からなる下層配線を有
する半導体基板上に堆積して形成された複数の上層配線
を、一方の拡散領域に接続するための第１接続穴と、上
記上層配線を他方の拡散領域に導電性埋込膜を介して接
続するための第２接続穴とを形成するに際して、第１接
続穴に、導電性埋込膜と同時に形成される導電膜をダミ
ーとして用いることによって一方の拡散領域にまで至る
高段差を形成し、第１上層配線部分の面積の増大を図る
ようにしたものである。また、第１接続穴並びに第２接
続穴を形成する際に、コンタクト部にそれぞれ導電膜お
よび導電性埋込膜を形成し、それによって位置合わせ余
裕を増大できるようにすることから、投影露光時のパタ
ーンの重み合わせ精度が低くても良いため生産時に高歩
留まりを期待できる。
この発明における第１接続穴は、例えば、第１図
（ｄ）に示すように、第１接続穴形成領域Ｒを投影露光
で形成したレジストパターン50をマスクにRIEの異方性
エッチングにより、第２の層間絶縁層９、導電膜８およ
び第１層間絶縁膜27を順次エッチングすることによって
形成される。この接続穴は、第１図（ｅ）に示ように、
底面が一方の拡散領域表面との界面1aを構成し、上方開
口1bが第２層間絶縁膜29における上方に突出した鍔部分
をそれぞれ構成してなるものであるから、上方開口1bと
底面1aの高さＨを有する高段差が形成されている［第１
図（ｅ）参照，第２図参照］。しかも、ダミーとして作
用する導電膜８［第１図（ｃ）（ｄ）参照］は接続穴40
が形成された際には除去されており、その分だけ深さ方
向に配線面積を増大できる。従って、第１接続穴の内面
に沿って配設された第１上層配線部分は、その配線部分
の面積が増大され得る。すなわち、第１上層配線部と一
方の拡散領域とのコンタクト部の段差を高いものに形成
することによって、第１上層配線部面積を増大できる。
（ｄ）に示すように、第１接続穴形成領域Ｒを投影露光
で形成したレジストパターン50をマスクにRIEの異方性
エッチングにより、第２の層間絶縁層９、導電膜８およ
び第１層間絶縁膜27を順次エッチングすることによって
形成される。この接続穴は、第１図（ｅ）に示ように、
底面が一方の拡散領域表面との界面1aを構成し、上方開
口1bが第２層間絶縁膜29における上方に突出した鍔部分
をそれぞれ構成してなるものであるから、上方開口1bと
底面1aの高さＨを有する高段差が形成されている［第１
図（ｅ）参照，第２図参照］。しかも、ダミーとして作
用する導電膜８［第１図（ｃ）（ｄ）参照］は接続穴40
が形成された際には除去されており、その分だけ深さ方
向に配線面積を増大できる。従って、第１接続穴の内面
に沿って配設された第１上層配線部分は、その配線部分
の面積が増大され得る。すなわち、第１上層配線部と一
方の拡散領域とのコンタクト部の段差を高いものに形成
することによって、第１上層配線部面積を増大できる。
この発明における導電層として、RIE等の異方性エッ
チングで除去される際、SiO2膜よりエッチング速度が遅
いものが好ましく、多結晶シリコンが最も好ましいもの
として挙げられる。また、WSi等のシリサイド膜とpolyS
i膜との積層膜も好ましい。
チングで除去される際、SiO2膜よりエッチング速度が遅
いものが好ましく、多結晶シリコンが最も好ましいもの
として挙げられる。また、WSi等のシリサイド膜とpolyS
i膜との積層膜も好ましい。
そして、導電層は、例えば、投影露光により形成した
フォトレジストパターンでRIEの異方性エッチング法で
エッチングされ、導電膜並びに導電性埋込膜が形成され
る。
フォトレジストパターンでRIEの異方性エッチング法で
エッチングされ、導電膜並びに導電性埋込膜が形成され
る。
すなわち、第２上層配線部のコンタクト部には、第２
接続穴形成時の重ね合わせ余裕を増加する導電性埋込層
のパッドが形成される。さらに、第１上層配線部分のコ
ンタクト部にも、第１接続穴形成時の重ね合わせ余裕を
増加する導電膜が形成される。しかもこの導電膜はダミ
ーとして作用し、第１接続穴が形成された際には、除去
するようにしたことがこの発明の増大の特徴である。従
って、その除去分だけ第１上層配線部分、引いては第１
上層配線部の配線面積を増大できる。
接続穴形成時の重ね合わせ余裕を増加する導電性埋込層
のパッドが形成される。さらに、第１上層配線部分のコ
ンタクト部にも、第１接続穴形成時の重ね合わせ余裕を
増加する導電膜が形成される。しかもこの導電膜はダミ
ーとして作用し、第１接続穴が形成された際には、除去
するようにしたことがこの発明の増大の特徴である。従
って、その除去分だけ第１上層配線部分、引いては第１
上層配線部の配線面積を増大できる。
この発明における第１〜第４の層間絶縁層としては、
SiO2やSiNなどの材料のものが好ましいものとして挙げ
られる。
SiO2やSiNなどの材料のものが好ましいものとして挙げ
られる。
（ホ）実施例 以下図に示す実施例に基づいてこの発明を詳述する。
なお、これによってこの発明は限定を受けるものではな
い。
なお、これによってこの発明は限定を受けるものではな
い。
第１図（ｇ）において、DRAM（MOSトランジスタ）
は、厚さ0.4μｍ程度のSiO2の熱酸化膜２で素子分離さ
れたSi基板１と、その基板上に厚さ100Å程度のゲート
酸化膜３を介して、高濃度にＰを拡散して厚さ3000Å程
度の多結晶Si膜（第２下層配線としてのワード線である
ゲート配線）４と、このゲート配線の上面及び側面部に
CVD法でSiO2を堆積後、RIEの異方性エッチングで形成さ
れたSiO2のスペーサ５及び６と、このゲート配線４上に
CVD法により厚さ0.2μｍ程度に形成された第１層間絶縁
膜としてのSiO2膜27と、上方開口1bから底面までの長さ
Ｈが1.2μｍ程度の高段差を有して一方の拡散領域上に
形成された第１接続穴40と、他方の拡散領域上に厚さ0.
5μｍ程度の多結晶Si膜28を介して形成されたビット線
接続穴としての第２接続穴42と、他方の拡散領域を除く
領域で、Si基板上にCVD法で厚さ0.1μｍ程度で堆積され
たSiO2の第２層間絶縁膜29および第１接続穴40を介して
配設された第１上層配線部41と、第１上層配線部上およ
び他方の拡散領域上における第２層間絶縁膜29上に順次
積層されたそれぞれCVD法で厚さ0.1μｍ程度で堆積され
たSiO2の第３層間絶縁膜13およびCVD法で厚さ0.3μｍ程
度で堆積された平坦化のための第４層間絶縁膜14と、上
層に厚さ0.3μｍ程度のWSi膜を堆積した後投影露光およ
びRIEの異方性エッチングにより形成された第２上層配
線部としてのビット線15とから主としてなる。
は、厚さ0.4μｍ程度のSiO2の熱酸化膜２で素子分離さ
れたSi基板１と、その基板上に厚さ100Å程度のゲート
酸化膜３を介して、高濃度にＰを拡散して厚さ3000Å程
度の多結晶Si膜（第２下層配線としてのワード線である
ゲート配線）４と、このゲート配線の上面及び側面部に
CVD法でSiO2を堆積後、RIEの異方性エッチングで形成さ
れたSiO2のスペーサ５及び６と、このゲート配線４上に
CVD法により厚さ0.2μｍ程度に形成された第１層間絶縁
膜としてのSiO2膜27と、上方開口1bから底面までの長さ
Ｈが1.2μｍ程度の高段差を有して一方の拡散領域上に
形成された第１接続穴40と、他方の拡散領域上に厚さ0.
5μｍ程度の多結晶Si膜28を介して形成されたビット線
接続穴としての第２接続穴42と、他方の拡散領域を除く
領域で、Si基板上にCVD法で厚さ0.1μｍ程度で堆積され
たSiO2の第２層間絶縁膜29および第１接続穴40を介して
配設された第１上層配線部41と、第１上層配線部上およ
び他方の拡散領域上における第２層間絶縁膜29上に順次
積層されたそれぞれCVD法で厚さ0.1μｍ程度で堆積され
たSiO2の第３層間絶縁膜13およびCVD法で厚さ0.3μｍ程
度で堆積された平坦化のための第４層間絶縁膜14と、上
層に厚さ0.3μｍ程度のWSi膜を堆積した後投影露光およ
びRIEの異方性エッチングにより形成された第２上層配
線部としてのビット線15とから主としてなる。
更に、第１上層配線部41は、下層に配設された、厚さ
500Å程度で高濃度にＰをドーピングした多結晶Si膜をC
VD法で堆積し、かつ投影露光とRIEの異方性エッチング
でパターニングされてなるキャパシタ下部電極10と、厚
さ80Å程度のSiN膜のキャパシタ絶縁膜11を介して上層
に配設され、厚さ1500Å程度で高濃度にＰをドーピング
した多結晶Si膜を堆積した後投影露光とRIEの異方性エ
ッチングにより形成されたキャパシタ上部電極12とから
なる。
500Å程度で高濃度にＰをドーピングした多結晶Si膜をC
VD法で堆積し、かつ投影露光とRIEの異方性エッチング
でパターニングされてなるキャパシタ下部電極10と、厚
さ80Å程度のSiN膜のキャパシタ絶縁膜11を介して上層
に配設され、厚さ1500Å程度で高濃度にＰをドーピング
した多結晶Si膜を堆積した後投影露光とRIEの異方性エ
ッチングにより形成されたキャパシタ上部電極12とから
なる。
次に製造方法について説明する。
（ｉ）まず、SiO2の上面部5,SiO2の側面部（サイドウォ
ール）６をそれぞれ有するゲート電極４を含むSi基板１
上に、全面に第１の層間絶縁層としてSiO2層７およびレ
ジスト層（図示せず）を順次積層し［第１図（ａ）参
照］、所定パターンのレジスト膜を形成した後、 （ii）そのレジスト膜をマスクにしてRIEの異方性エッ
チングで他方の拡散領域Ｋ上の第１層間絶縁層７のみを
他方の拡散領域の表面1bが少なくとも一部露出するまで
除去し、続いてレジスト膜を除去した後、残存した第１
層間絶縁膜27を含むSi基板１上に、全面に、第１層間絶
縁膜27よりエッチング速度の遅い材料の導電層としての
多結晶Si層（図示せず）およびレジスト層（図示せず）
を順次積層し、所定パターンのレジスト膜を形成した
後、 （iii）そのレジスト膜をマスクにして導電層をエッチ
ングし、一方の拡散領域Ｒ上には、第１層間絶縁膜27を
介して導電膜８を残存させるとともに、他方の拡散領域
Ｋ上には、その拡散領域と電気的に接続する導電性埋込
膜28を残存させ［第１図（ｂ）参照］、 （iv）上記導電膜８および導電性埋込膜28を含む第１層
間絶縁膜27上に、全面に第２の層間絶縁層９およびレジ
スト層（図示せず）を順次積層し［第１図（ｃ）参
照］、所定パターンのレジスト膜50を形成した後［第１
図（ｄ）参照］、 （ｖ）そのレジスト膜50をマスクにして一方の拡散領域
Ｒ上の第２の層間絶縁層９、導電膜８を順次エッチング
するとともに、さらに導電膜８直下の第１層間絶縁膜27
を一方の拡散領域Ｒの表面の第１層間絶縁膜27との界面
1a上に一部露出するまで除去し、それによって第１接続
穴40および第２層間絶縁膜29を形成し［第１図（ｅ）参
照］、 （vi）次に、少なくとも他方の拡散領域Ｋを除くSi基板
１上に、第１上層配線部41を形成し、第１接続穴40を第
１上層配線部分41aで埋設し［第１図（ｆ）参照］、 （vii）さらに、第１上層配線部41を含むSi基板１上
に、全面に、第３の層間絶縁層13および平坦化のための
第４の層間絶縁層14を順次積層した後、導電性埋込膜28
上の第3,第４の各層間絶縁層13,14を除去して第２接続
穴（ビット線接続穴）42を形成し、 （viii）その第２接続穴を含む第４層間絶縁膜14上に、
全面に所定パターンの第２上層配線部としてのビット線
15を形成する［第１図（ｇ）参照］。
ール）６をそれぞれ有するゲート電極４を含むSi基板１
上に、全面に第１の層間絶縁層としてSiO2層７およびレ
ジスト層（図示せず）を順次積層し［第１図（ａ）参
照］、所定パターンのレジスト膜を形成した後、 （ii）そのレジスト膜をマスクにしてRIEの異方性エッ
チングで他方の拡散領域Ｋ上の第１層間絶縁層７のみを
他方の拡散領域の表面1bが少なくとも一部露出するまで
除去し、続いてレジスト膜を除去した後、残存した第１
層間絶縁膜27を含むSi基板１上に、全面に、第１層間絶
縁膜27よりエッチング速度の遅い材料の導電層としての
多結晶Si層（図示せず）およびレジスト層（図示せず）
を順次積層し、所定パターンのレジスト膜を形成した
後、 （iii）そのレジスト膜をマスクにして導電層をエッチ
ングし、一方の拡散領域Ｒ上には、第１層間絶縁膜27を
介して導電膜８を残存させるとともに、他方の拡散領域
Ｋ上には、その拡散領域と電気的に接続する導電性埋込
膜28を残存させ［第１図（ｂ）参照］、 （iv）上記導電膜８および導電性埋込膜28を含む第１層
間絶縁膜27上に、全面に第２の層間絶縁層９およびレジ
スト層（図示せず）を順次積層し［第１図（ｃ）参
照］、所定パターンのレジスト膜50を形成した後［第１
図（ｄ）参照］、 （ｖ）そのレジスト膜50をマスクにして一方の拡散領域
Ｒ上の第２の層間絶縁層９、導電膜８を順次エッチング
するとともに、さらに導電膜８直下の第１層間絶縁膜27
を一方の拡散領域Ｒの表面の第１層間絶縁膜27との界面
1a上に一部露出するまで除去し、それによって第１接続
穴40および第２層間絶縁膜29を形成し［第１図（ｅ）参
照］、 （vi）次に、少なくとも他方の拡散領域Ｋを除くSi基板
１上に、第１上層配線部41を形成し、第１接続穴40を第
１上層配線部分41aで埋設し［第１図（ｆ）参照］、 （vii）さらに、第１上層配線部41を含むSi基板１上
に、全面に、第３の層間絶縁層13および平坦化のための
第４の層間絶縁層14を順次積層した後、導電性埋込膜28
上の第3,第４の各層間絶縁層13,14を除去して第２接続
穴（ビット線接続穴）42を形成し、 （viii）その第２接続穴を含む第４層間絶縁膜14上に、
全面に所定パターンの第２上層配線部としてのビット線
15を形成する［第１図（ｇ）参照］。
このようにして、MOSトランジスタが形成される。
本実施例では、ワード線３の形成後、第１層間絶縁膜
27上にpolySiパターン8,28を形成し、その上にさらに第
２の層間絶縁層９を堆積後、キャパシタ電極となる領域
と基板の一方の拡散層との接続穴形成場所の層間絶縁膜
27,9及びpolySiパターンのうちダミーの導電膜８をエッ
チングにより除去したのち、メモリーキャパシタを形成
するようにしたので、キャパシタ電極の電極面積が増大
する。キャパシタ電極面積が増大すると、同一の書き込
み電圧で蓄積される電荷量が増大し、α線入射で発生す
るソフトエラーにたいする信頼性が向上する。
27上にpolySiパターン8,28を形成し、その上にさらに第
２の層間絶縁層９を堆積後、キャパシタ電極となる領域
と基板の一方の拡散層との接続穴形成場所の層間絶縁膜
27,9及びpolySiパターンのうちダミーの導電膜８をエッ
チングにより除去したのち、メモリーキャパシタを形成
するようにしたので、キャパシタ電極の電極面積が増大
する。キャパシタ電極面積が増大すると、同一の書き込
み電圧で蓄積される電荷量が増大し、α線入射で発生す
るソフトエラーにたいする信頼性が向上する。
また、polySiパターン8,28を設けることによって一方
および他方のそれぞれの拡散層上に第１および第２の接
続穴40,42を形成するようにしたので、キャパシタ電極
コンタクト部およびビット線コンタクト部における各コ
ンタクト穴40,42の形成の重ね合わせ余裕を増加でき
る。
および他方のそれぞれの拡散層上に第１および第２の接
続穴40,42を形成するようにしたので、キャパシタ電極
コンタクト部およびビット線コンタクト部における各コ
ンタクト穴40,42の形成の重ね合わせ余裕を増加でき
る。
（ヘ）発明の効果 以上のように、本発明によれば（ｉ）投影露光時のパ
ターンの重ね合わせ精度が低いてもよいため生産時に高
歩留まりが期待できる。また、（ii）キャパシタ電極と
拡散層とのコンタクト部の段差を利用してキャパシタ電
極面積を増大させることができる。キャパシタ電極面積
を増大することにより、同一の書き込み電圧でも、得ら
れる蓄積電荷量を増大でき、ソフトエラー等にたいする
信頼性を向上できる効果がある。
ターンの重ね合わせ精度が低いてもよいため生産時に高
歩留まりが期待できる。また、（ii）キャパシタ電極と
拡散層とのコンタクト部の段差を利用してキャパシタ電
極面積を増大させることができる。キャパシタ電極面積
を増大することにより、同一の書き込み電圧でも、得ら
れる蓄積電荷量を増大でき、ソフトエラー等にたいする
信頼性を向上できる効果がある。
第１図はこの発明の一実施例を説明するための製造工程
説明図、第２図（ａ）および（ｂ）はそれぞれ上記実施
例を説明するための要部構成説明図および要部の形状を
示す説明図、第３〜９図は従来例を説明するための構成
説明図である。 １……Si基板、２……熱酸化膜、 ３……ゲート酸化膜、４……多結晶Si膜、 5,6……SiO2のスペーサ、 10……キャパシタ下部電極、 11……キャパシタ絶縁膜、 12……キャパシタ上部電極、 13……SiO2膜（第３層間絶縁膜）、 14……SiO2膜（第４層間絶縁膜）、 15……ビット線（第２上層配線部）、 27……SiO2膜（第４層間絶縁膜）、 29……SiO2膜（第２層間絶縁膜）、 40……第１接続穴、41……第１上層配線部、 42……ビット線接続穴（第２接続穴）。
説明図、第２図（ａ）および（ｂ）はそれぞれ上記実施
例を説明するための要部構成説明図および要部の形状を
示す説明図、第３〜９図は従来例を説明するための構成
説明図である。 １……Si基板、２……熱酸化膜、 ３……ゲート酸化膜、４……多結晶Si膜、 5,6……SiO2のスペーサ、 10……キャパシタ下部電極、 11……キャパシタ絶縁膜、 12……キャパシタ上部電極、 13……SiO2膜（第３層間絶縁膜）、 14……SiO2膜（第４層間絶縁膜）、 15……ビット線（第２上層配線部）、 27……SiO2膜（第４層間絶縁膜）、 29……SiO2膜（第２層間絶縁膜）、 40……第１接続穴、41……第１上層配線部、 42……ビット線接続穴（第２接続穴）。
フロントページの続き (56)参考文献 特開 平３−16171（ＪＰ，Ａ) 特開 平１−129440（ＪＰ，Ａ) 特開 平１−262658（ＪＰ，Ａ) 特開 昭62−37960（ＪＰ，Ａ) 実開 昭63−257551（ＪＰ，Ｕ) 実開 平２−78270（ＪＰ，Ｕ) 実開 平２−74554（ＪＰ，Ｕ) 実開 昭62−86853（ＪＰ，Ｕ)
Claims (1)
- 【請求項１】サイドウォールを備えた複数のゲート部お
よびゲート部を挟む２つの拡散領域からなる下層配線を
有する半導体基板の一方の拡散領域上に第１接続穴を、
かつ他方の拡散領域上に導電性埋込膜を介して第２接続
穴を形成し、次いで第１接続穴を介して一方の拡散領域
と第１上層配線部を、第２接続穴を介して他方の拡散領
域と第２上層配線部を接続するに際して、 （ｉ）ゲート部を含む半導体基板上に、全面に第１の層
間絶縁層およびレジスト層を順次積層し、所定のパター
ンのレジスト膜を形成した後、 （ii）そのレジスト膜をマスクにして他方の拡散領域上
の第１の層間絶縁層のみを他方の拡散領域の表面が少な
くとも一部露出するまで除去し、続いてレジスト膜を除
去した後、残存した第１層間絶縁膜を含む半導体基板上
に、全面に導電層を積層し、所定のパターンのレジスト
膜を形成した後、 （iii）そのレジスト膜をマスクにして導電層をエッチ
ングし、一方の拡散領域上には第１層間絶縁膜を介して
導電膜を残存させるとともに、他方の拡散領域上には、
その拡散領域と電気的に接続する導電性埋込膜を残存さ
せ、 （iv）上記導電膜および導電性埋込膜を含む第１層間絶
縁膜上に、全面に第２の層間絶縁層およびレジスト層を
順次積層し、所定のパターンのレジスト膜を形成した
後、 （ｖ）そのレジスト膜をマスクにして一方の拡散領域上
の第２の層間絶縁層、導電膜を順次エッチングするとと
もに、さらに導電膜直下の第１層間絶縁膜を一方の拡散
領域の表面が少なくとも一部露出するまで除去し、それ
によって第１接続穴を形成し、 （vi）少なくとも他方の拡散領域を除く半導体基板上
に、第１上層配線部を形成し、第１接続穴を第１上層配
線部分で埋設し、 （vii）さらに、第１上層配線部を含む半導体基板上
に、全面に、第３の層間絶縁層を形成した後、導電性埋
込膜上の第２層間絶縁膜および第３の層間絶縁層を除去
して第２接続穴を形成し、 （viii）その第２接続穴を含む第３層間絶縁膜上に、全
面に所定パターンの第２上層配線部を形成することを特
徴とする半導体装置の製造方法。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2074639A JP2547882B2 (ja) | 1990-03-23 | 1990-03-23 | 半導体装置の製造方法 |
| EP90314415A EP0439965B1 (en) | 1989-12-29 | 1990-12-28 | Method of manufacturing a semiconductor memory |
| KR1019900022098A KR960002078B1 (ko) | 1989-12-29 | 1990-12-28 | 반도체메모리의 제조방법 |
| DE69030433T DE69030433T2 (de) | 1989-12-29 | 1990-12-28 | Herstellungsmethode für Halbleiterspeicher |
| US07/725,326 US5118640A (en) | 1989-12-29 | 1991-07-08 | Method of manufacturing a semiconductor memory |
| US07/728,024 US5100828A (en) | 1989-12-29 | 1991-07-08 | Method of manufacturing a semiconductor memory using dummy source/drain contacting method |
| TW079110800A01A TW218933B (ja) | 1989-12-29 | 1993-02-04 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2074639A JP2547882B2 (ja) | 1990-03-23 | 1990-03-23 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03274726A JPH03274726A (ja) | 1991-12-05 |
| JP2547882B2 true JP2547882B2 (ja) | 1996-10-23 |
Family
ID=13552984
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2074639A Expired - Fee Related JP2547882B2 (ja) | 1989-12-29 | 1990-03-23 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2547882B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100430688B1 (ko) * | 1996-12-31 | 2004-08-02 | 주식회사 하이닉스반도체 | 반도체소자의콘택홀형성방법 |
| KR100278270B1 (ko) * | 1998-06-17 | 2001-02-01 | 김영환 | 반도체장치제조방법 |
-
1990
- 1990-03-23 JP JP2074639A patent/JP2547882B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03274726A (ja) | 1991-12-05 |
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