JPH04360525A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH04360525A JPH04360525A JP3136798A JP13679891A JPH04360525A JP H04360525 A JPH04360525 A JP H04360525A JP 3136798 A JP3136798 A JP 3136798A JP 13679891 A JP13679891 A JP 13679891A JP H04360525 A JPH04360525 A JP H04360525A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は、半導体装置の製造方
法に関し、更に詳しくはＮＶ（不揮発生）ＤＲＡＭのダ
イレクトコンタクトホール部（ＤＫ部）の形成方法に関
するものである。
法に関し、更に詳しくはＮＶ（不揮発生）ＤＲＡＭのダ
イレクトコンタクトホール部（ＤＫ部）の形成方法に関
するものである。
【０００２】
【従来の技術】従来のＮＶＤＲＡＭでは、ＥＥＰＲＯＭ
セルの他に、データの読み書きに使用されるリコールゲ
ート（以下ＲＧという）や動作モードを選択する選択用
トランジスタのゲート（以下ＳＧという）が存在し、Ｒ
Ｇ・ＳＧ間には半導体基板と直接接続するノードポリシ
リコン（ＮＰ）を形成する必要がある。その方法を図７
〜図１３を用いて簡単に説明する。
セルの他に、データの読み書きに使用されるリコールゲ
ート（以下ＲＧという）や動作モードを選択する選択用
トランジスタのゲート（以下ＳＧという）が存在し、Ｒ
Ｇ・ＳＧ間には半導体基板と直接接続するノードポリシ
リコン（ＮＰ）を形成する必要がある。その方法を図７
〜図１３を用いて簡単に説明する。
【０００３】まず、図７に示すように膜厚が３７５Åの
ＳｉＯ２ の第１ゲート酸化膜３１とそれより薄い８０
Åのトンネル酸化膜３２を有するシリコン基板３３上の
全面に膜厚が３０００Åの第１ポリシリコン層３４、そ
れの熱酸化で形成される膜厚１２０ÅのＳｉＯ２ 膜３
５、膜厚２００ÅのＳｉＮ膜３６及び膜厚１５００Åの
ＮＳＧ膜３７を順次積層した後、ゲート用のレジストパ
ターン３８を形成する。続いて、公知のエッチング技術
を用いてトンネル酸化膜領域を含む第１ゲート酸化膜領
域にフローティングゲート（ＦＧ）３９を形成すると共
に、第１ゲート酸化膜領域にリコールゲート（ＲＧ）４
０、セレクトゲート（ＳＧ）４１を形成し、レジストパ
ターン３８を除去した後、全面に膜厚１５００ÅのＳｉ
Ｎ膜４２を積層する（図８参照）。次に、ＳｉＮ膜４２
をドライエッチングして最大厚みが１５００Åのサイド
ウォール４３を形成する（図９参照）。この際、ＮＳＧ
膜３７も上記ドライエッチングによって幾分除去される
。また、半導体基板３３の表面は露出される。続いて、
ＮＳＧ膜３７の残り（ＳｉＯ２ 膜）４４を全面剥離す
る（図１０参照）。この際、最上層にＳｉＮ膜４５が露
出する。次に、ＳｉＮ膜４５表面を酸化して膜厚１５〜
３０ÅのＳｉＯ２ 膜４６を形成する、いわゆるＴｏｐ
酸化を行って半導体基板表面にも膜厚２５０ÅのＳｉＯ
２ 膜４８を形成した後フォトリソグラフィ技術でＤＫ
部形成用のフォトレジスト４９を形成する（図１１参照
）。次に、ＨＦ溶液によるウェットエッチングを行って
ＳＧ４１及びＲＧ４０間にＤＫ部５０を形成する（図１
２参照）。 この際ＳｉＯ２ 膜４６の一部とＳｉＯ
２ 膜４７，４８は除去される。フォトレジスト４９を
除去した後、膜厚が１５００Åのノード電極形成用の第
２ポリシリコン層（ＩＶＰ）を積層し、さらにノード電
極形成用のフォトレジスト５１を形成した後エッチング
を行ってノード電極５２を形成する（図１３参照）。こ
の際、ＳＧ４１上方の最上面に残存していたＳｉＯ２
膜４６は除去される。次に、フォトレジスト５１を除去
した後ポリシリコン膜５２の表面を酸化して膜厚８０〜
１２０ÅのＳｉＯ２ 膜（図示せず）を形成し、さらに
そのＳｉＯ２膜を含む半導体基板３３上の全面に膜厚が
１４０ÅのＳｉＮ膜（図示せず）を積層した後フォトリ
ソグラフィ技術及びエッチングによってノード電極５２
を直上に、ＳｉＯ２ 膜、ＳｉＮ膜からなるＯＮ膜を形
成し、さらにＳｉＮ膜の表面を熱酸化してＳｉＮ膜上に
膜厚１５〜３０ÅのＳｉＯ２ 膜（図示せず）を形成し
て最終的にノード電極５２直上にＯＮＯ膜５３を形成す
る（図１４参照）。次に、ＯＮＯ膜５３を含む半導体基
板上の全面に膜厚４５００Åの第３ポリシリコン層を積
層した後、フォトリソグラフィ技術とエッチングにより
ＯＮＯ膜５３上にプレート電極５４を形成する（図１５
参照）。最後に半導体基板上の全面に層間絶縁膜５５を
積層した後コンタクトホール５６を形成し、Ｍｅｔａｌ
配線５７を行ってＮＶＤＲＡＭを形成する。
ＳｉＯ２ の第１ゲート酸化膜３１とそれより薄い８０
Åのトンネル酸化膜３２を有するシリコン基板３３上の
全面に膜厚が３０００Åの第１ポリシリコン層３４、そ
れの熱酸化で形成される膜厚１２０ÅのＳｉＯ２ 膜３
５、膜厚２００ÅのＳｉＮ膜３６及び膜厚１５００Åの
ＮＳＧ膜３７を順次積層した後、ゲート用のレジストパ
ターン３８を形成する。続いて、公知のエッチング技術
を用いてトンネル酸化膜領域を含む第１ゲート酸化膜領
域にフローティングゲート（ＦＧ）３９を形成すると共
に、第１ゲート酸化膜領域にリコールゲート（ＲＧ）４
０、セレクトゲート（ＳＧ）４１を形成し、レジストパ
ターン３８を除去した後、全面に膜厚１５００ÅのＳｉ
Ｎ膜４２を積層する（図８参照）。次に、ＳｉＮ膜４２
をドライエッチングして最大厚みが１５００Åのサイド
ウォール４３を形成する（図９参照）。この際、ＮＳＧ
膜３７も上記ドライエッチングによって幾分除去される
。また、半導体基板３３の表面は露出される。続いて、
ＮＳＧ膜３７の残り（ＳｉＯ２ 膜）４４を全面剥離す
る（図１０参照）。この際、最上層にＳｉＮ膜４５が露
出する。次に、ＳｉＮ膜４５表面を酸化して膜厚１５〜
３０ÅのＳｉＯ２ 膜４６を形成する、いわゆるＴｏｐ
酸化を行って半導体基板表面にも膜厚２５０ÅのＳｉＯ
２ 膜４８を形成した後フォトリソグラフィ技術でＤＫ
部形成用のフォトレジスト４９を形成する（図１１参照
）。次に、ＨＦ溶液によるウェットエッチングを行って
ＳＧ４１及びＲＧ４０間にＤＫ部５０を形成する（図１
２参照）。 この際ＳｉＯ２ 膜４６の一部とＳｉＯ
２ 膜４７，４８は除去される。フォトレジスト４９を
除去した後、膜厚が１５００Åのノード電極形成用の第
２ポリシリコン層（ＩＶＰ）を積層し、さらにノード電
極形成用のフォトレジスト５１を形成した後エッチング
を行ってノード電極５２を形成する（図１３参照）。こ
の際、ＳＧ４１上方の最上面に残存していたＳｉＯ２
膜４６は除去される。次に、フォトレジスト５１を除去
した後ポリシリコン膜５２の表面を酸化して膜厚８０〜
１２０ÅのＳｉＯ２ 膜（図示せず）を形成し、さらに
そのＳｉＯ２膜を含む半導体基板３３上の全面に膜厚が
１４０ÅのＳｉＮ膜（図示せず）を積層した後フォトリ
ソグラフィ技術及びエッチングによってノード電極５２
を直上に、ＳｉＯ２ 膜、ＳｉＮ膜からなるＯＮ膜を形
成し、さらにＳｉＮ膜の表面を熱酸化してＳｉＮ膜上に
膜厚１５〜３０ÅのＳｉＯ２ 膜（図示せず）を形成し
て最終的にノード電極５２直上にＯＮＯ膜５３を形成す
る（図１４参照）。次に、ＯＮＯ膜５３を含む半導体基
板上の全面に膜厚４５００Åの第３ポリシリコン層を積
層した後、フォトリソグラフィ技術とエッチングにより
ＯＮＯ膜５３上にプレート電極５４を形成する（図１５
参照）。最後に半導体基板上の全面に層間絶縁膜５５を
積層した後コンタクトホール５６を形成し、Ｍｅｔａｌ
配線５７を行ってＮＶＤＲＡＭを形成する。
【０００４】
【発明が解決しようとする課題】しかし、図９において
ＳｉＮのサイドウォール４３を形成するに際して、Ｓｉ
Ｎ膜４２の異方性エッチングを行うから、ＳｉＮと、第
１ゲート酸化膜３１のＳｉＯ２ との選択比が小さいの
でＳｉ基板３３の表面３３ａまでエッチングしてしまう
おそれがある。また、ＳｉＮのサイドウォール４３では
Ｓｉ基板および／又はゲート３９，４０，４１にかかる
ストレスが大きく接合リークの原因となる可能性がある
。
ＳｉＮのサイドウォール４３を形成するに際して、Ｓｉ
Ｎ膜４２の異方性エッチングを行うから、ＳｉＮと、第
１ゲート酸化膜３１のＳｉＯ２ との選択比が小さいの
でＳｉ基板３３の表面３３ａまでエッチングしてしまう
おそれがある。また、ＳｉＮのサイドウォール４３では
Ｓｉ基板および／又はゲート３９，４０，４１にかかる
ストレスが大きく接合リークの原因となる可能性がある
。
【０００５】
【課題を解決するための手段及び作用】この発明は、（
ｉ）ゲート酸化膜を介して複数のゲートを有する半導体
基板上の全面にＳｉＮ膜を所定の膜厚で積層し、（ｉｉ
）さらにＳｉＮ膜上の全面にＳｉＯ２ 膜を積層し、（
ｉｉｉ）そのＳｉＯ２ 膜を異方性ドライエッチング及
びウェットエッチングによって上記各ゲートのサイドウ
ォールのみを残して除去し、（ｉｖ）さらに上記サイド
ウォール間のＳｉＮ膜を等方性ドライエッチングにより
除去し、（ｖ）しかる後ダイレクトコンタクト用のフォ
レジストパターンを用いて半導体基板上のゲート酸化膜
及び上記ＳｉＯ２ 膜のサイドウォールをエッチングし
てダイレクトコンタクトを形成することよりなる半導体
装置の製造方法である。
ｉ）ゲート酸化膜を介して複数のゲートを有する半導体
基板上の全面にＳｉＮ膜を所定の膜厚で積層し、（ｉｉ
）さらにＳｉＮ膜上の全面にＳｉＯ２ 膜を積層し、（
ｉｉｉ）そのＳｉＯ２ 膜を異方性ドライエッチング及
びウェットエッチングによって上記各ゲートのサイドウ
ォールのみを残して除去し、（ｉｖ）さらに上記サイド
ウォール間のＳｉＮ膜を等方性ドライエッチングにより
除去し、（ｖ）しかる後ダイレクトコンタクト用のフォ
レジストパターンを用いて半導体基板上のゲート酸化膜
及び上記ＳｉＯ２ 膜のサイドウォールをエッチングし
てダイレクトコンタクトを形成することよりなる半導体
装置の製造方法である。
【０００６】すなわち、この発明は、サイドウォールを
ＳｉＮ膜とＳｉＯ２膜とで形成し、そのＳｉＯ２ 膜の
膜厚分だけＳｉＮ膜を従来より薄くできるようにし、そ
れによって半導体基板及び／又は各ゲートにかかるスト
レスを回避できる。
ＳｉＮ膜とＳｉＯ２膜とで形成し、そのＳｉＯ２ 膜の
膜厚分だけＳｉＮ膜を従来より薄くできるようにし、そ
れによって半導体基板及び／又は各ゲートにかかるスト
レスを回避できる。
【０００７】
【実施例】以下、図に示す実施例に基づいてこの発明を
詳述する。なお、これによってこの発明は限定を受ける
ものではない。ＤＫ部を有するＮＶＤＲＡＭを作製する
には、まず、図１に示すように膜厚が３７５ÅのＳｉＯ
２ の第１ゲート酸化膜１とそれより薄い８０Åのトン
ネル酸化膜２を有するＳｉ基板３上の全面に膜厚が３０
００Åの第１ポリシリコン層４、それの熱酸化で形成さ
れる膜厚１２０ÅのＳｉＯ２ 膜５、膜厚２００ÅのＳ
ｉＮ膜６及び膜厚２００〜５００ÅのＮＳＧ膜７を順次
積層した後、ゲート用のレジストパターン８を形成する
。この際、ＮＳＧ膜７の膜厚は２００〜５００Åが好ま
しく、ＨＴＯ膜を用いても良い。続いて、公知のエッチ
ング技術を用いてトンネル酸化膜領域を含む第１ゲート
酸化膜領域にフローティングゲート（ＦＧ）９を形成す
ると共に、第１ゲート酸化膜領域にリコールゲート（Ｒ
Ｇ）１０、セレクトゲート（ＳＧ）１１を形成し、レジ
ストパターン８を除去した後、ゲート１１，１０，９を
含むＳｉ基板上の全面に薄い２００Åの膜厚ｄのＳｉＮ
膜１２及び膜厚Ｄが１５００ÅのＨＴＯ膜１３を順次積
層する（図２参照）。この際、ＳｉＮ膜１２の膜厚ｄは
１００〜３００Åであれば良い。また、ＨＴＯ膜１３の
膜厚Ｄは１０００〜３０００Åであれば良い。次に、Ｈ
ＴＯ膜１３を異方性ドライエッチング及びウェットエッ
チングを用いてＨＴＯ膜をＳｉＮ膜１２の表面１５まで
除去してＳｉＯ２ のサイドウォール１４のみを残存さ
せる（図３参照）。この際、各ゲート間に存在しサイド
ウォール底部に形成されているＳｉＮ膜１２ａがバリア
層となってエッチングによるＳｉ基板３表面の損傷が生
じない。続いて、ＳｉＮ膜１２，１２ａを等方性ドライ
エッチングにより第１ゲート酸化膜表面１ａが露出する
まで除去する（図４参照）。このようにＳｉＮ膜のエッ
チングを等方性とすることで選択比があがり、エッチン
グ時のＳｉ基板３に対するバリア層としてのＳｉＯ２
膜１を介してのＳｉ基板３のエッチングの発生を防止で
きる。次に、各ゲート上方の最上層にあるＳｉＯ２ 膜
１７を除去した後、ＳｉＮ膜６の表面を酸化してＳｉＮ
膜６上に膜厚１０〜３０ÅのＳｉＯ２ 膜１８を形成す
る、いわゆるＴｏｐ酸化を行う。その後、ＤＫ形成用フ
ォトレジストパターン１９を形成する（図５参照）。次
に、パターン１９をマスクにしてＤＫ形成用領域のサイ
ドウォール１４並びに第１ゲート酸化膜をエッチングし
てダイレクトコンタクトホール２０を形成する（図６参
照）。 この際、エッチングはＨＦ溶液で行う。これにより、Ｓ
ｉ基板表面３ａは露出する訳であるが、Ｓｉ基板３のエ
ッチングによる堀れは無い。以後、レジストパターン１
９を除去した後、従来と同様公知の方法でノード電極及
びプレート電極さらにはコンタクトホールを形成し、そ
の後メタル配線を行ってＮＶＤＲＡＭを形成する。この
形成過程は図１３〜図１６に準じる。このように本実施
例では図４に示したように、ＳｉＮ膜１２を等方性ドラ
イエッチングするようにしたので、選択比があがり、Ｓ
ｉ基板３のエッチングが無くなると同時にＳｉＮ膜が予
め薄く設定できたので、各ゲート９，１０，１１やＳｉ
基板３にかかるストレスを減少でき、接合リークの発生
を防止できる。
詳述する。なお、これによってこの発明は限定を受ける
ものではない。ＤＫ部を有するＮＶＤＲＡＭを作製する
には、まず、図１に示すように膜厚が３７５ÅのＳｉＯ
２ の第１ゲート酸化膜１とそれより薄い８０Åのトン
ネル酸化膜２を有するＳｉ基板３上の全面に膜厚が３０
００Åの第１ポリシリコン層４、それの熱酸化で形成さ
れる膜厚１２０ÅのＳｉＯ２ 膜５、膜厚２００ÅのＳ
ｉＮ膜６及び膜厚２００〜５００ÅのＮＳＧ膜７を順次
積層した後、ゲート用のレジストパターン８を形成する
。この際、ＮＳＧ膜７の膜厚は２００〜５００Åが好ま
しく、ＨＴＯ膜を用いても良い。続いて、公知のエッチ
ング技術を用いてトンネル酸化膜領域を含む第１ゲート
酸化膜領域にフローティングゲート（ＦＧ）９を形成す
ると共に、第１ゲート酸化膜領域にリコールゲート（Ｒ
Ｇ）１０、セレクトゲート（ＳＧ）１１を形成し、レジ
ストパターン８を除去した後、ゲート１１，１０，９を
含むＳｉ基板上の全面に薄い２００Åの膜厚ｄのＳｉＮ
膜１２及び膜厚Ｄが１５００ÅのＨＴＯ膜１３を順次積
層する（図２参照）。この際、ＳｉＮ膜１２の膜厚ｄは
１００〜３００Åであれば良い。また、ＨＴＯ膜１３の
膜厚Ｄは１０００〜３０００Åであれば良い。次に、Ｈ
ＴＯ膜１３を異方性ドライエッチング及びウェットエッ
チングを用いてＨＴＯ膜をＳｉＮ膜１２の表面１５まで
除去してＳｉＯ２ のサイドウォール１４のみを残存さ
せる（図３参照）。この際、各ゲート間に存在しサイド
ウォール底部に形成されているＳｉＮ膜１２ａがバリア
層となってエッチングによるＳｉ基板３表面の損傷が生
じない。続いて、ＳｉＮ膜１２，１２ａを等方性ドライ
エッチングにより第１ゲート酸化膜表面１ａが露出する
まで除去する（図４参照）。このようにＳｉＮ膜のエッ
チングを等方性とすることで選択比があがり、エッチン
グ時のＳｉ基板３に対するバリア層としてのＳｉＯ２
膜１を介してのＳｉ基板３のエッチングの発生を防止で
きる。次に、各ゲート上方の最上層にあるＳｉＯ２ 膜
１７を除去した後、ＳｉＮ膜６の表面を酸化してＳｉＮ
膜６上に膜厚１０〜３０ÅのＳｉＯ２ 膜１８を形成す
る、いわゆるＴｏｐ酸化を行う。その後、ＤＫ形成用フ
ォトレジストパターン１９を形成する（図５参照）。次
に、パターン１９をマスクにしてＤＫ形成用領域のサイ
ドウォール１４並びに第１ゲート酸化膜をエッチングし
てダイレクトコンタクトホール２０を形成する（図６参
照）。 この際、エッチングはＨＦ溶液で行う。これにより、Ｓ
ｉ基板表面３ａは露出する訳であるが、Ｓｉ基板３のエ
ッチングによる堀れは無い。以後、レジストパターン１
９を除去した後、従来と同様公知の方法でノード電極及
びプレート電極さらにはコンタクトホールを形成し、そ
の後メタル配線を行ってＮＶＤＲＡＭを形成する。この
形成過程は図１３〜図１６に準じる。このように本実施
例では図４に示したように、ＳｉＮ膜１２を等方性ドラ
イエッチングするようにしたので、選択比があがり、Ｓ
ｉ基板３のエッチングが無くなると同時にＳｉＮ膜が予
め薄く設定できたので、各ゲート９，１０，１１やＳｉ
基板３にかかるストレスを減少でき、接合リークの発生
を防止できる。
【０００８】
【発明の効果】以上のようにこの発明によれば、ＤＲＡ
Ｍ、ＮＶＤＲＡＭ等、下地の半導体基板へコンタクトす
るＤＫを持つポリシリコン層（ＮＰ）を形成する際、Ｓ
ｉＮ、ＳｉＯ２ からなるサイドウォールを用い、セル
フアラインでＤＫを形成するようにしたので、下地の半
導体基板をエッチングすることなくサイドウォール及び
ＤＩＣを形成できるとともに、サイドウォールをＳｉＯ
２ 膜とＳｉＮ膜の２層構造にすることでサイドウォー
ルのＳｉＮ膜を従来より薄くでき、これにより半導体基
板及び各ートへのストレスの軽減を実現できて接合リー
クの発生を抑制できる効果がある。
Ｍ、ＮＶＤＲＡＭ等、下地の半導体基板へコンタクトす
るＤＫを持つポリシリコン層（ＮＰ）を形成する際、Ｓ
ｉＮ、ＳｉＯ２ からなるサイドウォールを用い、セル
フアラインでＤＫを形成するようにしたので、下地の半
導体基板をエッチングすることなくサイドウォール及び
ＤＩＣを形成できるとともに、サイドウォールをＳｉＯ
２ 膜とＳｉＮ膜の２層構造にすることでサイドウォー
ルのＳｉＮ膜を従来より薄くでき、これにより半導体基
板及び各ートへのストレスの軽減を実現できて接合リー
クの発生を抑制できる効果がある。
【図１】この発明の一実施例における製造工程の第１ス
テップを示す構成説明図である。
テップを示す構成説明図である。
【図２】上記実施例における製造工程の第２ステップを
示す構成説明図である。
示す構成説明図である。
【図３】上記実施例における製造工程の第３ステップを
示す構成説明図である。
示す構成説明図である。
【図４】上記実施例における製造工程の第４ステップを
示す構成説明図である。
示す構成説明図である。
【図５】上記実施例における製造工程の第５ステップを
示す構成説明図である。
示す構成説明図である。
【図６】上記実施例における製造工程の第６ステップを
示す構成説明図である。
示す構成説明図である。
【図７】従来例の製造工程の第１ステップを示す構成説
明図である。
明図である。
【図８】従来例の製造工程の第２ステップを示す構成説
明図である。
明図である。
【図９】従来例の製造工程の第３ステップを示す構成説
明図である。
明図である。
【図１０】従来例の製造工程の第４ステップを示す構成
説明図である。
説明図である。
【図１１】従来例の製造工程の第５ステップを示す構成
説明図である。
説明図である。
【図１２】従来例の製造工程の第６ステップを示す構成
説明図である。
説明図である。
【図１３】従来例の製造工程の第７ステップを示す構成
説明図である。
説明図である。
【図１４】従来例の製造工程の第８ステップを示す構成
説明図である。
説明図である。
【図１５】従来例の製造工程の第９ステップを示す構成
説明図である。
説明図である。
【図１６】従来例の製造工程の第１０ステップを示す構
成説明図である。
成説明図である。
３ Ｓｉ基板
４ 第１ポリシリコン
９ フローティングゲート
１０ リコールゲート
１１ セレクトゲート
１２ ＳｉＮ膜
１３ ＨＴＯ膜
１４ ＨＴＯのサイドウォール
２０ ダイレクトコンタクト
Claims (1)
- 【請求項１】 （ｉ）ゲート酸化膜を介して複数のゲ
ートを有する半導体基板上の全面にＳｉＮ膜を所定の膜
厚で積層し、（ｉｉ）さらにＳｉＮ膜上の全面にＳｉＯ
２ 膜を積層し、（ｉｉｉ）そのＳｉＯ２ 膜を異方性
ドライエッチング及びウェットエッチングによって上記
各ゲートのサイドウォールのみを残して除去し、（ｉｖ
）さらに上記サイドウォール間のＳｉＮ膜を等方性ドラ
イエッチングにより除去し、（ｖ）しかる後ダイレクト
コンタクト用のフォレジストパターンを用いて半導体基
板上のゲート酸化膜及び上記ＳｉＯ２ 膜のサイドウォ
ールをエッチングしてダイレクトコンタクトを形成する
ことよりなる半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| JP3136798A JP2723378B2 (ja) | 1991-06-07 | 1991-06-07 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
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Publications (2)
| Publication Number | Publication Date |
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| JPH04360525A true JPH04360525A (ja) | 1992-12-14 |
| JP2723378B2 JP2723378B2 (ja) | 1998-03-09 |
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3136798A Expired - Lifetime JP2723378B2 (ja) | 1991-06-07 | 1991-06-07 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
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| JP (1) | JP2723378B2 (ja) |
-
1991
- 1991-06-07 JP JP3136798A patent/JP2723378B2/ja not_active Expired - Lifetime
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| Publication number | Publication date |
|---|---|
| JP2723378B2 (ja) | 1998-03-09 |
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