JP2786041B2 - 不揮発性半導体記憶装置の製造方法 - Google Patents
不揮発性半導体記憶装置の製造方法Info
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Description
【０００１】
【産業上の利用分野】本発明は不揮発性半導体記憶装置
の製造方法に関し、より詳細には高集積化に適した不揮
発性半導体記憶装置の製造方法に関する。
の製造方法に関し、より詳細には高集積化に適した不揮
発性半導体記憶装置の製造方法に関する。
【０００２】
【従来の技術】従来から、半導体記憶装置を構成するト
ランジスタのセレクトゲート電極側壁部に形成されるポ
リシリコンサイドウォールをフローティングゲート電極
とする不揮発性半導体記憶装置が提案されており、この
ような不揮発性半導体記憶装置は以下に示すように、セ
レクトゲート電極側壁部に絶縁膜を介してフローティン
グゲート電極を形成することにより作製される。
ランジスタのセレクトゲート電極側壁部に形成されるポ
リシリコンサイドウォールをフローティングゲート電極
とする不揮発性半導体記憶装置が提案されており、この
ような不揮発性半導体記憶装置は以下に示すように、セ
レクトゲート電極側壁部に絶縁膜を介してフローティン
グゲート電極を形成することにより作製される。
【０００３】このように作製される半導体記憶装置の製
造方法を図３及び図４に基づいて説明する。図３及び図
４において、２１はシリコン基板を示しており、シリコ
ン基板２１表面にゲート絶縁膜として、例えば、１５０
Å程度のＳｉＯ2 膜２２を形成した後、厚さ３０００Å
程度のポリシリコン２３及び厚さ２０００Å程度のＮＳ
Ｇ２４を積層し、フォトリソグラフィ工程によるパター
ニングによりセレクトゲート電極３３を形成する。この
際、セレクトゲート電極３３のパターニングと同時に、
セレクトゲート電極３３周辺部のシリコン基板２１上の
ＳｉＯ2 膜２２がエッチングされ、セレクトゲート電極
３３周辺部のシリコン基板２１上のＳｉＯ2 膜２２の膜
厚は５０Å程度となる。さらに、フォトリソグラフィ工
程により、セレクトゲート電極３３の一方に、例えばＡ
ｓをイオン注入し、ソース領域を形成する（図３
（ａ））。
造方法を図３及び図４に基づいて説明する。図３及び図
４において、２１はシリコン基板を示しており、シリコ
ン基板２１表面にゲート絶縁膜として、例えば、１５０
Å程度のＳｉＯ2 膜２２を形成した後、厚さ３０００Å
程度のポリシリコン２３及び厚さ２０００Å程度のＮＳ
Ｇ２４を積層し、フォトリソグラフィ工程によるパター
ニングによりセレクトゲート電極３３を形成する。この
際、セレクトゲート電極３３のパターニングと同時に、
セレクトゲート電極３３周辺部のシリコン基板２１上の
ＳｉＯ2 膜２２がエッチングされ、セレクトゲート電極
３３周辺部のシリコン基板２１上のＳｉＯ2 膜２２の膜
厚は５０Å程度となる。さらに、フォトリソグラフィ工
程により、セレクトゲート電極３３の一方に、例えばＡ
ｓをイオン注入し、ソース領域を形成する（図３
（ａ））。
【０００４】そして、酸化によりシリコン基板２１及び
セレクトゲート電極３３上にＳｉＯ 2 膜２６を形成す
る。この際、シリコン基板２１上では１５０Å程度の膜
厚のＳｉＯ2 膜２６が形成されることとなり、このＳｉ
Ｏ2 膜２６は、後工程で形成するセレクトゲート電極３
３側壁部のサイドウォール絶縁膜であるＳｉＮ膜２７の
エッチバック時のストッパとなる酸化膜となる（図３
（ｂ））。
セレクトゲート電極３３上にＳｉＯ 2 膜２６を形成す
る。この際、シリコン基板２１上では１５０Å程度の膜
厚のＳｉＯ2 膜２６が形成されることとなり、このＳｉ
Ｏ2 膜２６は、後工程で形成するセレクトゲート電極３
３側壁部のサイドウォール絶縁膜であるＳｉＮ膜２７の
エッチバック時のストッパとなる酸化膜となる（図３
（ｂ））。
【０００５】そして、このＳｉＯ2 膜２６上に４００Å
程度のＳｉＮ膜２７を積層し（図３（ｃ））、異方性エ
ッチングによりＳｉＮ膜２７をエッチバックすることに
より、セレクトゲート電極３３側壁部にＳｉＮ膜２７を
残してサイドウォール絶縁膜を形成する（図４
（ｄ））。次いで、シリコン基板２１上に形成されたＳ
ｉＯ2 膜２２を除去したのち、さらにシリコン基板２
１、セレクトゲート電極３３及びＳｉＮ膜２７上にトン
ネル酸化膜として、９０Å程度のＳｉＯ2 膜２８を形成
する（図４（ｅ））。
程度のＳｉＮ膜２７を積層し（図３（ｃ））、異方性エ
ッチングによりＳｉＮ膜２７をエッチバックすることに
より、セレクトゲート電極３３側壁部にＳｉＮ膜２７を
残してサイドウォール絶縁膜を形成する（図４
（ｄ））。次いで、シリコン基板２１上に形成されたＳ
ｉＯ2 膜２２を除去したのち、さらにシリコン基板２
１、セレクトゲート電極３３及びＳｉＮ膜２７上にトン
ネル酸化膜として、９０Å程度のＳｉＯ2 膜２８を形成
する（図４（ｅ））。
【０００６】引き続き、ポリシリコンを４５００Å程度
積層させ、上記と同様の異方性エッチングにより、セレ
クトゲート電極３３側壁部にＳｉＮ膜２７及びＳｉＯ2
膜２６、２８を介してフローティングゲート電極２９を
形成した後、これらセレクトゲート電極３３及びフロー
ティングゲート電極２９をマスクとして、例えば、リン
をイオン注入することによりドレイン領域３１を形成す
る。そして、これらシリコン基板２１、セレクトゲート
電極３３及びフローティングゲート電極２９上に層間絶
縁膜としてＯＮＯ（Oxide-Nitride-Oxide ）膜３０及び
プログラムゲート電極３２用のポリシリコンを積層し
（図４（ｆ））、フォトリソグラフィー工程でプログラ
ムゲート電極３２のパターニングを行う。
積層させ、上記と同様の異方性エッチングにより、セレ
クトゲート電極３３側壁部にＳｉＮ膜２７及びＳｉＯ2
膜２６、２８を介してフローティングゲート電極２９を
形成した後、これらセレクトゲート電極３３及びフロー
ティングゲート電極２９をマスクとして、例えば、リン
をイオン注入することによりドレイン領域３１を形成す
る。そして、これらシリコン基板２１、セレクトゲート
電極３３及びフローティングゲート電極２９上に層間絶
縁膜としてＯＮＯ（Oxide-Nitride-Oxide ）膜３０及び
プログラムゲート電極３２用のポリシリコンを積層し
（図４（ｆ））、フォトリソグラフィー工程でプログラ
ムゲート電極３２のパターニングを行う。
【０００７】
【発明が解決しようとする課題】上記した不揮発性半導
体記憶装置の製造方法においては、セレクトゲート電極
３３とフローティングゲート電極２９との間にＳｉＮサ
イドウォール絶縁膜２７が形成されている。このＳｉＮ
サイドウォール絶縁膜２７は、半導体基板１及びセレク
トゲート電極３３上に積層したＳｉＮ膜２７をエッチバ
ックすることにより形成されるが、ＳｉＮ膜２７のエッ
チバック時、半導体基板１自身のエッチングを防止する
ために半導体基板１上にストッパとなる酸化膜２２が必
要となる。所望の膜厚のＳｉＮ膜２７をエッチバックす
るためにはストッパとして１５０Å程度のＳｉＯ2 膜２
２を形成しなければならないが、半導体基板１上にその
膜厚のＳｉＯ2 膜２２を確保するためには、セレクトゲ
ート電極３３パターニングの後、再び酸化することによ
りＳｉＯ2 膜２２の膜厚を確保しなければならない。こ
の酸化の際、同時にセレクトゲート電極３３を構成する
ポリシリコンが酸化され、３００〜４００Åと厚く酸化
されてしまう。このため、セレクトゲート電極３３とフ
ローティングゲート電極２９との間の絶縁膜の膜厚が大
きくなり、セレクトゲート電極３３とフローティングゲ
ート電極２９との間に形成されるチャネル間にギャップ
が生じることとなり、読み出し電流が低下するという問
題があった。
体記憶装置の製造方法においては、セレクトゲート電極
３３とフローティングゲート電極２９との間にＳｉＮサ
イドウォール絶縁膜２７が形成されている。このＳｉＮ
サイドウォール絶縁膜２７は、半導体基板１及びセレク
トゲート電極３３上に積層したＳｉＮ膜２７をエッチバ
ックすることにより形成されるが、ＳｉＮ膜２７のエッ
チバック時、半導体基板１自身のエッチングを防止する
ために半導体基板１上にストッパとなる酸化膜２２が必
要となる。所望の膜厚のＳｉＮ膜２７をエッチバックす
るためにはストッパとして１５０Å程度のＳｉＯ2 膜２
２を形成しなければならないが、半導体基板１上にその
膜厚のＳｉＯ2 膜２２を確保するためには、セレクトゲ
ート電極３３パターニングの後、再び酸化することによ
りＳｉＯ2 膜２２の膜厚を確保しなければならない。こ
の酸化の際、同時にセレクトゲート電極３３を構成する
ポリシリコンが酸化され、３００〜４００Åと厚く酸化
されてしまう。このため、セレクトゲート電極３３とフ
ローティングゲート電極２９との間の絶縁膜の膜厚が大
きくなり、セレクトゲート電極３３とフローティングゲ
ート電極２９との間に形成されるチャネル間にギャップ
が生じることとなり、読み出し電流が低下するという問
題があった。
【０００８】本発明はこのような課題を鑑みなされたも
のであり、セレクトゲート電極とフローティングゲート
電極との間の絶縁膜の膜厚を制御して、メモリセルの特
性の安定化を図ることができ半導体記憶装置の製造方法
を提供することを目的としている。
のであり、セレクトゲート電極とフローティングゲート
電極との間の絶縁膜の膜厚を制御して、メモリセルの特
性の安定化を図ることができ半導体記憶装置の製造方法
を提供することを目的としている。
【０００９】
【課題を解決するための手段】本発明によれば、半導体
基板上にゲート酸化膜を介して形成されたセレクトゲー
ト電極と、該セレクトゲート電極側壁部に形成されたフ
ローティングゲート電極とから形成されるトランジスタ
を含む不揮発性半導体記憶装置の製造方法において、
(i)前記ゲート酸化膜を介して前記セレクトゲート電極
が形成された前記半導体基板上に窒化膜を堆積して、前
記セレクトゲート電極側壁部を被覆する工程、(ii) 前
記半導体基板上全面に酸化膜を形成する工程、(iii)さ
らに、前記酸化膜上に窒化膜を積層させて、前記セレク
トゲート電極側壁部に窒化膜サイドウォール絶縁膜を形
成する工程、(iv) 前記窒化膜サイドウォール絶縁膜を
介してフローティングゲート電極を形成する工程、を含
む不揮発性半導体記憶装置の製造方法が提供される。
基板上にゲート酸化膜を介して形成されたセレクトゲー
ト電極と、該セレクトゲート電極側壁部に形成されたフ
ローティングゲート電極とから形成されるトランジスタ
を含む不揮発性半導体記憶装置の製造方法において、
(i)前記ゲート酸化膜を介して前記セレクトゲート電極
が形成された前記半導体基板上に窒化膜を堆積して、前
記セレクトゲート電極側壁部を被覆する工程、(ii) 前
記半導体基板上全面に酸化膜を形成する工程、(iii)さ
らに、前記酸化膜上に窒化膜を積層させて、前記セレク
トゲート電極側壁部に窒化膜サイドウォール絶縁膜を形
成する工程、(iv) 前記窒化膜サイドウォール絶縁膜を
介してフローティングゲート電極を形成する工程、を含
む不揮発性半導体記憶装置の製造方法が提供される。
【００１０】本発明において、窒化膜は公知の方法、例
えばＣＶＤ法等により形成することができ、セレクトゲ
ート電極側壁部を被覆する際に形成する窒化膜の膜厚は
５０〜１００Å程度、窒化膜サイドウォール絶縁膜を形
成するための窒化膜の膜厚は３５０〜４００Å程度が好
ましい。また、酸化膜は公知の方法、例えば、熱酸化等
により形成することができ、ゲート酸化膜としては１２
０〜１５０Å程度、窒化膜によりセレクトゲート電極側
壁部を被覆した後形成する酸化膜は２５０〜３００Å程
度が好ましい。
えばＣＶＤ法等により形成することができ、セレクトゲ
ート電極側壁部を被覆する際に形成する窒化膜の膜厚は
５０〜１００Å程度、窒化膜サイドウォール絶縁膜を形
成するための窒化膜の膜厚は３５０〜４００Å程度が好
ましい。また、酸化膜は公知の方法、例えば、熱酸化等
により形成することができ、ゲート酸化膜としては１２
０〜１５０Å程度、窒化膜によりセレクトゲート電極側
壁部を被覆した後形成する酸化膜は２５０〜３００Å程
度が好ましい。
【００１１】さらに、窒化膜によるセレクトゲート電極
側壁部の被覆、及びセレクトゲート電極側壁部の窒化膜
サイドウォール絶縁膜形成は公知の異方性エッチング方
法により行うことができる。なお、ゲート酸化膜として
半導体基板全面に形成された酸化膜、及び窒化膜により
セレクトゲート電極側壁部を被覆した後形成する酸化膜
は、窒化膜をエッチングする際のストッパとして作用す
る。
側壁部の被覆、及びセレクトゲート電極側壁部の窒化膜
サイドウォール絶縁膜形成は公知の異方性エッチング方
法により行うことができる。なお、ゲート酸化膜として
半導体基板全面に形成された酸化膜、及び窒化膜により
セレクトゲート電極側壁部を被覆した後形成する酸化膜
は、窒化膜をエッチングする際のストッパとして作用す
る。
【００１２】また、本発明において形成されるセレクト
ゲート電極はポリシリコン上にＮＳＧが積層された２層
構造とすることが好ましく、フローティングゲート電極
はポリシリコンで形成することが好ましい。
ゲート電極はポリシリコン上にＮＳＧが積層された２層
構造とすることが好ましく、フローティングゲート電極
はポリシリコンで形成することが好ましい。
【００１３】
【作用】上記した方法によれば、セレクトゲート電極の
側壁部を窒化膜で被覆した後、ＳｉＮサイドウォール絶
縁膜を形成するために行うエッチングのストッパとなる
一定膜厚の酸化膜を半導体基板及びセレクトゲート電極
上に形成するので、直接、半導体基板及びセレクトゲー
ト電極上にストッパとなる酸化膜を形成する場合と比較
して、セレクトゲート電極側壁部の酸化膜の膜厚を容易
に制御することができる。
側壁部を窒化膜で被覆した後、ＳｉＮサイドウォール絶
縁膜を形成するために行うエッチングのストッパとなる
一定膜厚の酸化膜を半導体基板及びセレクトゲート電極
上に形成するので、直接、半導体基板及びセレクトゲー
ト電極上にストッパとなる酸化膜を形成する場合と比較
して、セレクトゲート電極側壁部の酸化膜の膜厚を容易
に制御することができる。
【００１４】
【実施例】本発明に係る不揮発性半導体記憶装置の製造
方法を図１及び図２に基づいて説明する。なお、本実施
例においてはｐ型半導体基板を用いた場合について説明
しているが、ｎ型半導体基板を用いた場合も基本的には
同様であり、本発明もまた、これらに及ぶものである。
方法を図１及び図２に基づいて説明する。なお、本実施
例においてはｐ型半導体基板を用いた場合について説明
しているが、ｎ型半導体基板を用いた場合も基本的には
同様であり、本発明もまた、これらに及ぶものである。
【００１５】図１及び図２において、１はシリコン基板
を示しており、シリコン基板１表面にゲート絶縁膜とし
て、例えば、１５０Å程度のＳｉＯ2 膜２を形成した
後、厚さ３０００Å程度のポリシリコン３及び厚さ２０
００Å程度のＮＳＧ４を積層し、フォトリソグラフィ工
程によるパターニングによりセレクトゲート電極５を形
成する。この際、セレクトゲート電極５のパターニング
と同時に、セレクトゲート電極５周辺部のシリコン基板
１上のＳｉＯ2 膜２がエッチングされ、セレクトゲート
電極５周辺部のシリコン基板１上のＳｉＯ2 膜２の膜厚
は５０Å程度となる。さらに、フォトリソグラフィ工程
により、セレクトゲート電極５の一方に、例えばＡｓを
２．５×１０15ｃｍ-2、５０ｋｅＶにてイオン注入し、
ソース領域を形成する（図１（ａ））。
を示しており、シリコン基板１表面にゲート絶縁膜とし
て、例えば、１５０Å程度のＳｉＯ2 膜２を形成した
後、厚さ３０００Å程度のポリシリコン３及び厚さ２０
００Å程度のＮＳＧ４を積層し、フォトリソグラフィ工
程によるパターニングによりセレクトゲート電極５を形
成する。この際、セレクトゲート電極５のパターニング
と同時に、セレクトゲート電極５周辺部のシリコン基板
１上のＳｉＯ2 膜２がエッチングされ、セレクトゲート
電極５周辺部のシリコン基板１上のＳｉＯ2 膜２の膜厚
は５０Å程度となる。さらに、フォトリソグラフィ工程
により、セレクトゲート電極５の一方に、例えばＡｓを
２．５×１０15ｃｍ-2、５０ｋｅＶにてイオン注入し、
ソース領域を形成する（図１（ａ））。
【００１６】そして、これらシリコン基板１およびセレ
クトゲート電極５上にＳｉＮ膜７を１００Å程度堆積し
（図１（ｂ））、異方性エッチングによりＳｉＮ膜７を
エッチバックすることにより、セレクトゲート電極５側
壁部をＳｉＮ膜７で被覆する（図１（ｃ））。さらに、
酸化によりシリコン基板１、セレクトゲート電極５及び
ＳｉＮ膜７上に１００Å程度のＳｉＯ2 膜８を形成す
る。この際、シリコン基板１上では１５０Å程度の膜厚
のＳｉＯ2 膜８が形成されることとなり、このＳｉＯ2
膜８は、後工程で形成するセレクトゲート電極５側壁部
のサイドウォール絶縁膜であるＳｉＮ膜９のエッチバッ
ク時のストッパとなる酸化膜となる（図１（ｄ））。
クトゲート電極５上にＳｉＮ膜７を１００Å程度堆積し
（図１（ｂ））、異方性エッチングによりＳｉＮ膜７を
エッチバックすることにより、セレクトゲート電極５側
壁部をＳｉＮ膜７で被覆する（図１（ｃ））。さらに、
酸化によりシリコン基板１、セレクトゲート電極５及び
ＳｉＮ膜７上に１００Å程度のＳｉＯ2 膜８を形成す
る。この際、シリコン基板１上では１５０Å程度の膜厚
のＳｉＯ2 膜８が形成されることとなり、このＳｉＯ2
膜８は、後工程で形成するセレクトゲート電極５側壁部
のサイドウォール絶縁膜であるＳｉＮ膜９のエッチバッ
ク時のストッパとなる酸化膜となる（図１（ｄ））。
【００１７】そして、このＳｉＯ2 膜８上に絶縁膜とし
て、４００Å程度のＳｉＮ膜９を積層し（図２
（ｅ））、上記と同様の異方性エッチングによりＳｉＮ
膜９をエッチバックすることにより、セレクトゲート電
極５側壁部にＳｉＮ膜９により、サイドウォール絶縁膜
を形成する（図２（ｆ））。次いで、シリコン基板１上
に形成されたＳｉＯ2 膜２を除去したのち、さらにシリ
コン基板１、セレクトゲート電極５及びＳｉＮ膜９上に
トンネル酸化膜として、９０Å程度のＳｉＯ2 膜１０を
形成する（図２（ｇ））。
て、４００Å程度のＳｉＮ膜９を積層し（図２
（ｅ））、上記と同様の異方性エッチングによりＳｉＮ
膜９をエッチバックすることにより、セレクトゲート電
極５側壁部にＳｉＮ膜９により、サイドウォール絶縁膜
を形成する（図２（ｆ））。次いで、シリコン基板１上
に形成されたＳｉＯ2 膜２を除去したのち、さらにシリ
コン基板１、セレクトゲート電極５及びＳｉＮ膜９上に
トンネル酸化膜として、９０Å程度のＳｉＯ2 膜１０を
形成する（図２（ｇ））。
【００１８】引き続き、ポリシリコンを４５００Å程度
積層させ、上記と同様の異方性エッチングにより、セレ
クトゲート電極５側壁部にＳｉＮ膜７、９及びＳｉＯ2
膜８、１０を介してフローティングゲート電極１１を形
成した後、これらセレクトゲート電極５及びフローティ
ングゲート電極１１をマスクとして、例えば、Ａｓを４
０ｋｅＶ、３．０×１０15ｃｍ-2、及びリンを３０ｋｅ
Ｖ、２．０×１０14ｃｍ-2ででイオン注入することによ
りドレイン領域１４を形成する。そして、これらシリコ
ン基板１、セレクトゲート電極５及びフローティングゲ
ート電極１１上に層間絶縁膜としてＯＮＯ膜１２及びプ
ログラムゲート電極１３用のポリシリコンを積層し（図
２（ｈ））、フォトリソグラフィー工程でプログラムゲ
ート電極１３のパターニングを行う。
積層させ、上記と同様の異方性エッチングにより、セレ
クトゲート電極５側壁部にＳｉＮ膜７、９及びＳｉＯ2
膜８、１０を介してフローティングゲート電極１１を形
成した後、これらセレクトゲート電極５及びフローティ
ングゲート電極１１をマスクとして、例えば、Ａｓを４
０ｋｅＶ、３．０×１０15ｃｍ-2、及びリンを３０ｋｅ
Ｖ、２．０×１０14ｃｍ-2ででイオン注入することによ
りドレイン領域１４を形成する。そして、これらシリコ
ン基板１、セレクトゲート電極５及びフローティングゲ
ート電極１１上に層間絶縁膜としてＯＮＯ膜１２及びプ
ログラムゲート電極１３用のポリシリコンを積層し（図
２（ｈ））、フォトリソグラフィー工程でプログラムゲ
ート電極１３のパターニングを行う。
【００１９】
【発明の効果】本発明に係る半導体記憶装置の製造方法
によれば、セレクトゲート電極の側壁部を窒化膜で被覆
した後、ＳｉＮサイドウォール絶縁膜を形成するために
行うエッチングのストッパとなる一定膜厚の酸化膜を半
導体基板及びセレクトゲート電極上に形成するので、直
接、半導体基板及びセレクトゲート電極上にストッパと
なる酸化膜を形成する場合と比較して、セレクトゲート
電極側壁部の酸化膜の膜厚を容易に制御することができ
る。従って、セレクトゲート電極とフローティングゲー
ト電極との間の絶縁膜の膜厚を薄くすることによって、
セレクトゲート電極とフローティングゲート電極との間
に形成されるチャネル間に生じるギャップを緩和するこ
とができ、読み出し電流の低下等を防止して、メモリセ
ルの特性の安定化を図ることが可能となる。
によれば、セレクトゲート電極の側壁部を窒化膜で被覆
した後、ＳｉＮサイドウォール絶縁膜を形成するために
行うエッチングのストッパとなる一定膜厚の酸化膜を半
導体基板及びセレクトゲート電極上に形成するので、直
接、半導体基板及びセレクトゲート電極上にストッパと
なる酸化膜を形成する場合と比較して、セレクトゲート
電極側壁部の酸化膜の膜厚を容易に制御することができ
る。従って、セレクトゲート電極とフローティングゲー
ト電極との間の絶縁膜の膜厚を薄くすることによって、
セレクトゲート電極とフローティングゲート電極との間
に形成されるチャネル間に生じるギャップを緩和するこ
とができ、読み出し電流の低下等を防止して、メモリセ
ルの特性の安定化を図ることが可能となる。
【図１】本発明に係る不揮発性半導体記憶装置の製造方
法の実施例を示す工程図である。
法の実施例を示す工程図である。
【図２】本発明に係る不揮発性半導体記憶装置の製造方
法の実施例を示す工程図である。
法の実施例を示す工程図である。
【図３】従来の不揮発性半導体記憶装置の製造方法の実
施例を示す工程図である。
施例を示す工程図である。
【図４】従来の不揮発性半導体記憶装置の製造方法の実
施例を示す工程図である。
施例を示す工程図である。
１ シリコン基板（半導体基板） ２ ＳｉＯ2 膜（ゲート酸化膜） ５ セレクトゲート電極 ７ ＳｉＮ膜（窒化膜） ８ ＳｉＯ2 膜（酸化膜） ９ ＳｉＮ膜（サイドウォール絶縁膜） １１ フローティングゲート電極
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/8247 H01L 27/115 H01L 29/788 H01L 29/792
Claims (1)
- 【請求項１】 半導体基板上にゲート酸化膜を介して形
成されたセレクトゲート電極と、該セレクトゲート電極
側壁部に形成されたフローティングゲート電極とから形
成されるトランジスタを含む不揮発性半導体記憶装置の
製造方法において、 (i)前記ゲート酸化膜を介して前記セレクトゲート電極
が形成された前記半導体基板上に窒化膜を堆積して、前
記セレクトゲート電極側壁部を被覆する工程、 (ii) 前記半導体基板上全面に酸化膜を形成する工程、 (iii)さらに、前記酸化膜上に窒化膜を積層させて、前
記セレクトゲート電極側壁部に窒化膜サイドウォール絶
縁膜を形成する工程、 (iv) 前記窒化膜サイドウォール絶縁膜を介してフロー
ティングゲート電極を形成する工程、 を含むことを特徴とする不揮発性半導体記憶装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4004076A JP2786041B2 (ja) | 1992-01-13 | 1992-01-13 | 不揮発性半導体記憶装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4004076A JP2786041B2 (ja) | 1992-01-13 | 1992-01-13 | 不揮発性半導体記憶装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05190862A JPH05190862A (ja) | 1993-07-30 |
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