JP2000114500A - フラッシュメモリデバイスの製造方法 - Google Patents

フラッシュメモリデバイスの製造方法

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JP2000114500A JP11147905A JP14790599A JP2000114500A JP 2000114500 A JP2000114500 A JP 2000114500A JP 11147905 A JP11147905 A JP 11147905A JP 14790599 A JP14790599 A JP 14790599A JP 2000114500 A JP2000114500 A JP 2000114500A
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Abstract

(57)【要約】 （修正有） 【課題】 電荷保有特性並びにゲート絶縁膜の特性を向
上させたフラッシュメモリデバイスの製造方法を提供す
る。 【解決手段】 周辺領域に周辺部酸化膜を形成させ、セ
ル領域にフローティングゲート用導電層３５とその上に
第１絶縁膜３６を形成させた後、その上に第２、第３絶
縁膜３７，３８を形成させ、周辺部で第２、第３絶縁膜
を除去し、さらに周辺部絶縁層を除去して、その後にセ
ル領域、周辺領域にそれぞれにゲート電極４１を形成さ
せる方法において、周辺領域で第２、第３絶縁膜を除去
するときに湿式エッチングで行って、基板面が損傷され
るのを防止すると共に、セル領域の第３絶縁膜を周辺部
酸化膜より厚く形成させ、周辺部酸化膜を除去する際に
一緒に除去される第３絶縁膜が所定の厚さ除去されずに
残るようにした。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体メモリデバイ
スに関し、特に電荷保有特性並びにゲート絶縁膜の特性
を向上させたフラッシュメモリデバイスの製造方法に関
する。
【０００２】
【従来の技術】以下、添付図面を参照して従来の技術の
フラッシュメモリデバイスの製造方法を説明する。図１
〜図３は従来のフラッシュメモリデバイスの製造方法を
示す工程断面図である。図１ａに示すように、セル領域
と周辺領域とを定めた半導体基板１１に、フィールド酸
化膜１２を形成する。そして、フィールド酸化膜１２の
形成されてない半導体基板１１上のセル領域にはトンネ
ル酸化膜１３を形成し、周辺領域には周辺部酸化膜１４
を形成する。トンネル酸化膜１３及び周辺部酸化膜１４
の形成工程に関して簡単に説明すると以下の通りであ
る。フィールド酸化膜１２を形成した後、フィールド酸
化膜１２の形成されてない半導体基板１１の表面に酸化
膜を形成する。そして、セル領域の酸化膜を一旦除去し
た後、再び半導体基板１１を熱酸化して、酸化膜が除去
されたセル領域にトンネル酸化膜１３を形成するととも
に、周辺領域には、トンネル酸化膜を先に形成されてい
た酸化膜の上に積層した周辺部酸化膜１４を形成する。
【０００３】図１ｂに示すように、トンネル酸化膜１３
及び周辺部酸化膜１４を含む半導体基板１１の全面に、
フローティングゲート用の第１ポリシリコン層１５を形
成し、その第１ポリシリコン層をセル領域のトンネル酸
化膜１３とそれに隣接したフィールド酸化膜１２上にの
み残るようにフォトリソグラフィ及びエッチング工程に
よってパターニングして、フローティングゲートライン
１５を形成する。次いで、半導体基板１１に熱酸化工程
を施してフローティングゲートライン１５の表面に下層
酸化膜１６を形成する。そして、下層酸化膜１６を含む
半導体基板１１の全面にシリコン窒化膜１７を形成し、
さらに熱酸化工程を施してシリコン窒化膜１７上に上層
酸化膜１８を形成する。
【０００４】図１ｃに示すように、上層酸化膜１８上に
第１フォトレジスト１９を塗布した後、セル領域にのみ
残るように露光及び現像工程により第１フォトレジスト
１９をパターニングする。図２ｄに示すように、パター
ニングされた第１フォトレジスト１９をマスクとして用
いて、周辺領域の上層酸化膜１８及びシリコン窒化膜１
７を乾式エッチングによって選択的に除去する。第１フ
ォトレジスト１９を除去した後、図２ｅに示すように、
周辺領域の周辺部酸化膜１４を湿式エッチングで除去す
る。その際、周辺部酸化膜１４を湿式エッチングして除
去する際、セル領域の上層酸化膜１８も除去する。
【０００５】図２ｆに示すように、周辺領域の半導体基
板１１の表面にゲート酸化膜２０を形成し、ゲート酸化
膜２０を含む半導体基板１１の全面に第２ポリシリコン
層２１を形成する。そして、第２ポリシリコン層２１上
に第２フォトレジスト２２を塗布した後、露光及び現像
工程でパターニングしてゲート領域に残す。図３ｇに示
すように、前記パターニングされた第２フォトレジスト
２２をマスクとして用いて、第２ポリシリコン層２１、
シリコン窒化膜１７、下層酸化膜１６、そしてフローテ
ィングゲートライン１５を選択的に除去することによ
り、セル領域にはコントロールゲート２１ａとフローテ
ィングゲート１５ａを形成し、周辺領域には薄膜トラン
ジスタのゲート電極２１ｂを形成する。したがって、コ
ントロールゲート２１ａとフローティングゲート１５ａ
との間にはシリコン窒化膜１７と下層酸化膜１６が残留
する。
【０００６】図３ｈに示すように、第２フォトレジスト
２２を除去し、コントロールゲート２１ａ及びフローテ
ィングゲート１５ａ及びゲート電極２１ｂをマスクとし
て用いて半導体基板１１の全面にソース／ドレイン用の
不純物イオンを注入して、コントロールゲート２１ａ及
びフローティングゲート１５ａの両側、且つゲート電極
２１ｂの両側の半導体基板１１表面内にソース／ドレイ
ン不純物領域２３を形成する。
【０００７】
【発明が解決しようとする課題】上記従来のフラッシュ
メモリの製造方法においては次の問題点があった。 （１）周辺領域の上層酸化膜とシリコン窒化膜のエッチ
ング時の問題。すなわち、基板上には周辺部酸化膜があ
るので、周辺領域の上層酸化膜とシリコン窒化膜のエッ
チング時にその酸化膜により基板が保護されるはずであ
るが、その酸化膜はシリコン窒化膜の乾式エッチング時
における酸化膜に対する選択比が低く、且つエッチング
速度が秒当たり７０Å以上であるため、シリコン窒化膜
のエッチングに際して周辺部酸化膜のかなりの部分がエ
ッチングされる。また、シリコン窒化膜を充分にエッチ
ングするため過度にエッチングを行うと、基板の表面が
露出されるようになる。すなわち、保護のための酸化膜
が充分に機能せず基板表面が荒れることがある。そのた
め、その上に成長されるゲート絶縁膜厚さの調節が難し
くなり、このためゲート絶縁膜の特性の低下が生じる。 （２）周辺領域のシリコン窒化膜のエッチング後、残存
する周辺部酸化膜を湿式エッチングを用いて除去する
が、そのときセル領域に残っていた上層酸化膜も共に除
去される。したがって、セル領域のゲート電極形成用層
間絶縁膜がＮＯ(Nitride Oxide) 構造となる。つまりデ
ザインルール(design rule) 時に要求されたＯＮＯ構造
とならない。このため、フローティングゲートでの電荷
保有特性が低下する。もちろん、上層酸化膜とシリコン
窒化膜の除去の後に周辺部酸化膜を除去する場合、セル
領域の上層酸化膜を保護することはできる。しかしなが
ら、この後、ゲート絶縁膜を形成するための洗浄工程時
に多くの酸化膜が失われる。
【０００８】本発明は上記の問題点を解決するためにな
されたものであり、その目的は、周辺領域の上層酸化膜
と窒化膜の除去の際に上記した基板の損傷を防止してゲ
ート絶縁膜の特性の低下を防止するようにしたフラッシ
ュメモリデバイスの製造方法を提供することである。本
発明の他の目的は、周辺部酸化膜の除去に際してセル領
域の上層酸化膜を除去されないようにして層間絶縁膜を
ＯＮＯ構造を持つようにして、電荷保有特性を向上させ
ることである。
【０００９】
【課題を解決するための手段】上記目的を達成するため
の本発明のフラッシュメモリデバイスの製造方法は、半
導体基板のセル領域にトンネル酸化膜を周辺領域に周辺
部酸化膜を形成する段階と、トンネル酸化膜上に第１導
電層を形成する段階と、第１導電層の表面に第１絶縁膜
を形成する段階と、第１導電層、第１絶縁膜を形成させ
た半導体基板の全面に第２絶縁膜を形成する段階と、第
２絶縁膜上に第３絶縁膜を周辺部酸化膜がエッチングに
より除去されるときに所定の厚さだけ残るように形成す
る段階と、周辺領域の第３絶縁膜と第２絶縁膜をそれぞ
れ湿式エッチングで順次除去する段階と、その後湿式エ
ッチング工程で周辺部酸化膜を除去する段階と、周辺部
酸化膜を除去した半導体基板の周辺領域の表面にゲート
絶縁膜を形成する段階と、半導体基板の全面に第２導電
層を堆積する段階と、第２導電層、第３絶縁膜、第２絶
縁膜、第１絶縁膜、及び第１導電層を選択的に除去して
セル領域にコントロールゲートとフローティングゲート
からなる電極および、周辺領域に薄膜トランジスタのゲ
ート電極を形成する段階と、上記電極を形成させた基板
の所定の箇所にソース／ドレイン不純物領域を形成する
段階とを備えることを特徴とする。
【００１０】
【発明の実施の形態】以下、添付図面を参照して本発明
実施形態のフラッシュメモリデバイスの製造方法を詳細
に説明する。図４〜図６は、本実施形態によるフラッシ
ュメモリデバイスの製造方法を示す工程断面図である。
図４ａに示すように、セル領域と周辺領域とを区画した
半導体基板３１にフィールド酸化膜３２を形成し、セル
領域のフィールド領域以外の箇所には約１００Å以下の
厚さにトンネル酸化膜３３を形成し、同様に周辺領域の
フィールド領域以外の箇所に約２００Å以下の厚さに周
辺部酸化膜３４を形成する。このトンネル酸化膜３３と
周辺部酸化膜３４の形成工程に関しては従来と格別の相
違はないので省略する。
【００１１】図４ｂに示すように、トンネル酸化膜３３
と周辺部酸化膜３４を形成させた半導体基板３１の全面
に、フローティングゲート用の第１ポリシリコン層とし
て第１導電層３５を形成し、その第１導電層３５をセル
領域のトンネル酸化膜３３とそれに隣接したフィールド
酸化膜３２上にのみ残るようにフォトリソグラフィ及び
エッチング工程によってパターニングする。フィールド
酸化膜には必ずしもかからる必要はない。次いで、半導
体基板３１に熱酸化工程を施してパターニングされた第
１導電層３５の表面に約１５０Å以下の厚さに下層酸化
膜としての第１絶縁膜３６を形成する。そして、第１絶
縁膜３６を含む半導体基板３１の全面に、約１２０Å以
下の厚さにシリコン窒化膜としての第２絶縁膜３７を堆
積する。そして、それらが形成された半導体基板３１
に、約３００Å以下の厚さで、上層酸化膜としての第３
絶縁膜３８をＣＶＤ法で堆積する。この第３絶縁膜３８
は、熱酸化法で形成してもよい。この第３絶縁膜の厚さ
は周辺酸化膜をエッチング除去するときに全部除去され
ずに少なくとも５０Å程度は残るような厚さに形成す
る。周辺部酸化膜と同じ酸化膜の場合は単純に厚さを周
辺部酸化膜より厚くすればよいが、材質が異なる場合
は、双方のエッチング速度を考慮して適宜の厚さを選択
する。この第３絶縁膜は第２絶縁膜とはエッチング選択
比が異なるものを選択する。
【００１２】図４ｃに示すように、第３絶縁膜３８上に
第１フォトレジスト３９を塗布した後、露光及び現像工
程でセル領域にのみ残るように第１フォトレジスト３９
をパターニングする。図５ｄに示すように、パターニン
グされた第１フォトレジスト３９をマスクとして用い
て、周辺領域の第３絶縁膜３８をフッ化水素緩衝液等を
用いた湿式エッチングで除去する。図５ｅに示すよう
に、第１フォトレジスト３９を除去し、周辺領域の第２
絶縁膜３７をリン酸等を用いた湿式エッチングで除去す
る。ここで、セル領域における第３絶縁膜３８は第２絶
縁膜３７とエッチング選択比が異なるため、第２絶縁膜
３７上に形成された第３絶縁膜３８がマスキング役割を
果たしてその下側にある第２絶縁膜３７の除去を防止す
る。
【００１３】図５ｆに示すように、周辺領域の周辺部酸
化膜３４を湿式エッチング工程で選択的に除去する。こ
のとき、セル領域の第３絶縁膜３８も除去されるが、前
述のように、第３絶縁膜３８が周辺部酸化膜３４よりも
厚く形成されているため、セル領域では約５０Å厚さの
第３絶縁膜３８が残存する。図６ｇに示すように、周辺
領域の露出された半導体基板３１に熱酸化工程によって
ゲート酸化膜４０を形成し、ゲート酸化膜４０を含む半
導体基板３１の全面に第２ポリシリコン層として第２導
電層４１を堆積する。次いで、第２導電層４１上に第２
フォトレジスト４２を塗布した後、露光及び現像工程で
パターニングしてゲート領域に残す。
【００１４】図６ｈに示すように、パターニングされた
第２フォトレジスト４２をマスクとして用いて、第２導
電層４１、第３絶縁膜３８、第２絶縁膜３７、第１絶縁
膜３６、及び第１導電層３５を選択的に除去して、セル
領域にコントロールゲート４１ａとフローティングゲー
ト３５ａを形成するとともに、周辺領域に薄膜トランジ
スタのゲート電極４１ｂを形成する。コントロールゲー
ト４１ａとフローティングゲート３５ａとの間には、第
３絶縁膜３８、第２絶縁膜３７、第１絶縁膜３６からな
るＯＮＯ構造となる。
【００１５】図６ｉに示すように、第２フォトレジスト
４２を除去し、コントロールゲート４１ａとフローティ
ングゲート３５ａ及びゲート電極４１ｂをマスクとして
用いて半導体基板３１の全面にソース／ドレイン用の不
純物イオンを注入して、半導体基板３１の所望の箇所に
ソース／ドレイン不純物領域４３を形成する。
【００１６】
【発明の効果】以上説明したように、本発明によるフラ
ッシュメモリデバイスの製造方法においては次のような
効果がある。本発明によれば、周辺領域の周辺部絶縁膜
の上の第２絶縁膜を湿式エッチングで除去するので、基
板の表面に加えられる損傷を防止することができるた
め、ゲート絶縁膜を所望の厚さに形成することができ、
又は特性が低下することを防ぐことができる。又、第３
絶縁膜を周辺部酸化膜よりも厚く形成しているため、同
じエッチング速度でエッチングすることで第３絶縁膜を
残留させることができる。これにより、コントロールゲ
ートとフローティングゲートとの間の層間絶縁膜をＯＮ
Ｏ構造を有するよう形成して、電荷保有特性を向上させ
ることができる。さらに、請求項３の発明では、第３絶
縁膜を第２絶縁膜とエッチング選択比の異なるもので形
成しているので、第３絶縁膜が第２絶縁膜のマスキング
役割を果たし、これにより第２絶縁膜のエッチングを防
止することができる。
【図面の簡単な説明】
【図１】従来の技術のフラッシュメモリデバイスの製造
方法を示す工程断面図。
【図２】従来の技術のフラッシュメモリデバイスの製造
方法を示す工程断面図。
【図３】従来の技術のフラッシュメモリデバイスの製造
方法を示す工程断面図。
【図４】本発明実施形態のフラッシュメモリデバイスの
製造方法を示す工程断面図。
【図５】本発明実施形態のフラッシュメモリデバイスの
製造方法を示す工程断面図。
【図６】本発明実施形態のフラッシュメモリデバイスの
製造方法を示す工程断面図。
【符号の説明】
３１ 半導体基板 ３２ フィールド酸化膜 ３３ トンネル酸化膜 ３４ 周辺部酸化膜 ３５ フローティングゲートライン ３６ 第１絶縁膜 ３７ 第２絶縁膜 ３８ 第３絶縁膜 ３９ 第１フォトレジスト ４０ ゲート酸化膜 ４１ 第２導電層 ４２ 第２フォトレジスト ４３ ソース／ドレイン不純物領域
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ゼ・スン・チェ 大韓民国・ソウル・カンソ−ク・バンハ１ −ドン・（番地なし）・ハンミ アパート メント ５−307

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板のセル領域にトンネル酸化膜
    を周辺領域に周辺部酸化膜を形成する段階と、 トンネル酸化膜上に第１導電層を形成する段階と、 第１導電層の表面に第１絶縁膜を形成する段階と、 第１導電層、第１絶縁膜を形成させた半導体基板の全面
    に第２絶縁膜を形成する段階と、 第２絶縁膜上に第３絶縁膜を周辺部酸化膜がエッチング
    により除去されるときに所定の厚さだけ残るように形成
    する段階と、 周辺領域の第３絶縁膜と第２絶縁膜をそれぞれ湿式エッ
    チングで順次除去する段階と、 その後湿式エッチング工程で周辺部酸化膜を除去する段
    階と、 周辺部酸化膜を除去した半導体基板の周辺領域の表面に
    ゲート絶縁膜を形成する段階と、 半導体基板の全面に第２導電層を堆積する段階と、 第２導電層、第３絶縁膜、第２絶縁膜、第１絶縁膜、及
    び第１導電層を選択的に除去してセル領域にコントロー
    ルゲートとフローティングゲートからなる電極および、
    周辺領域に薄膜トランジスタのゲート電極を形成する段
    階と、 上記電極を形成させた基板の所定の箇所にソース／ドレ
    イン不純物領域を形成する段階とを備えることを特徴と
    するフラッシュメモリデバイスの製造方法。
  2. 【請求項２】 周辺部酸化膜の除去時にセル領域の第３
    絶縁膜も除去するが、その際５０Å厚以上の第３絶縁膜
    を残すことを特徴とする請求項１記載のフラッシュメモ
    リデバイスの製造方法。
  3. 【請求項３】 第３絶縁膜と第２絶縁膜は、エッチング
    選択比の異なる絶縁膜から形成することを特徴とする請
    求項１記載のフラッシュメモリデバイスの製造方法。
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