JPH0629554A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0629554A JPH0629554A JP5071928A JP7192893A JPH0629554A JP H0629554 A JPH0629554 A JP H0629554A JP 5071928 A JP5071928 A JP 5071928A JP 7192893 A JP7192893 A JP 7192893A JP H0629554 A JPH0629554 A JP H0629554A
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Landscapes
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Abstract
(57)【要約】
【目的】 半導体基板のオーバーエッチングや、ゲート
絶縁膜のオーバーハングを無くすことで、優れたメモリ
特性及び信頼性を有する半導体装置を得ることが可能
な、半導体装置の製造方法を提供する。 【構成】 半導体基板１上に形成した第１のシリコン酸
化膜３上に、シリコン窒化膜４を、後の工程で行う酸化
処理において、ゲート電極形成領域以外の領域に形成さ
れた該シリコン窒化膜４の全てが酸化される膜厚で形成
し、この上に第２のシリコン酸化膜５を形成した後、該
第２のシリコン酸化膜５上に、ゲート電極９を形成し、
ゲート電極９及びゲート電極形成領域以外の領域に形成
されている第２のシリコン酸化膜及びシリコン窒化膜４
を酸化して、シリコン酸化膜１２及び１３を形成する。
絶縁膜のオーバーハングを無くすことで、優れたメモリ
特性及び信頼性を有する半導体装置を得ることが可能
な、半導体装置の製造方法を提供する。 【構成】 半導体基板１上に形成した第１のシリコン酸
化膜３上に、シリコン窒化膜４を、後の工程で行う酸化
処理において、ゲート電極形成領域以外の領域に形成さ
れた該シリコン窒化膜４の全てが酸化される膜厚で形成
し、この上に第２のシリコン酸化膜５を形成した後、該
第２のシリコン酸化膜５上に、ゲート電極９を形成し、
ゲート電極９及びゲート電極形成領域以外の領域に形成
されている第２のシリコン酸化膜及びシリコン窒化膜４
を酸化して、シリコン酸化膜１２及び１３を形成する。
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に係り、特に、ＭＯＮＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ
Ｎｉｔｒｉｄｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔ
ｏｒ）型の半導体装置の製造方法に関する。
に係り、特に、ＭＯＮＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ
Ｎｉｔｒｉｄｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔ
ｏｒ）型の半導体装置の製造方法に関する。
【０００２】
【従来の技術】従来から、半導体記憶装置のプログラム
電圧の低電圧化を実現することが可能な半導体装置（半
導体不揮発性記憶装置）として、半導体基板のチャネル
領域上に、当該半導体基板側から順に、第１のシリコン
酸化膜（トンネル酸化膜）、シリコン窒化膜（難酸化性
物質からなる膜）及び第２のシリコン酸化膜（トップ酸
化膜）からなる三層構造を備えたゲート絶縁膜上に、ゲ
ート電極を有するＭＯＮＯＳ型の半導体不揮発性記憶装
置が使用されている。
電圧の低電圧化を実現することが可能な半導体装置（半
導体不揮発性記憶装置）として、半導体基板のチャネル
領域上に、当該半導体基板側から順に、第１のシリコン
酸化膜（トンネル酸化膜）、シリコン窒化膜（難酸化性
物質からなる膜）及び第２のシリコン酸化膜（トップ酸
化膜）からなる三層構造を備えたゲート絶縁膜上に、ゲ
ート電極を有するＭＯＮＯＳ型の半導体不揮発性記憶装
置が使用されている。
【０００３】このＭＯＮＯＳ型の半導体不揮発性記憶装
置は、通常、図９〜図１２に示す製造工程を経て製造さ
れている。先ず、図９に示す工程では、選択酸化膜２に
より素子間分離が行われた半導体基板（シリコン基板）
１の表面を熱酸化し、膜厚が２０Å程度と非常に薄い第
１のシリコン酸化膜３を形成する。
置は、通常、図９〜図１２に示す製造工程を経て製造さ
れている。先ず、図９に示す工程では、選択酸化膜２に
より素子間分離が行われた半導体基板（シリコン基板）
１の表面を熱酸化し、膜厚が２０Å程度と非常に薄い第
１のシリコン酸化膜３を形成する。
【０００４】次に、前記第１のシリコン酸化膜３上に、
ＣＶＤ（Chemical Vapor Deposition ）法により、膜厚
が２０〜１５０Å程度のシリコン窒化膜４を形成する。
次いで、前記シリコン窒化膜４を熱酸化するか、あるい
は、ＣＶＤ法により、当該シリコン窒化膜４上に、膜厚
が４０Å程度の第２のシリコン酸化膜５を形成する。こ
のようにして、第１のシリコン酸化膜３、シリコン窒化
膜４及び第２のシリコン酸化膜５からなる三層構造を備
えたゲート絶縁膜７を形成する。
ＣＶＤ（Chemical Vapor Deposition ）法により、膜厚
が２０〜１５０Å程度のシリコン窒化膜４を形成する。
次いで、前記シリコン窒化膜４を熱酸化するか、あるい
は、ＣＶＤ法により、当該シリコン窒化膜４上に、膜厚
が４０Å程度の第２のシリコン酸化膜５を形成する。こ
のようにして、第１のシリコン酸化膜３、シリコン窒化
膜４及び第２のシリコン酸化膜５からなる三層構造を備
えたゲート絶縁膜７を形成する。
【０００５】なお、前記シリコン窒化膜４を熱酸化し
て、第２のシリコン酸化膜５を形成する場合は、該シリ
コン窒化膜４に、９００〜９５０℃程度の温度にて水蒸
気酸化を行うが、この時、成長した酸化膜の膜厚の５／
８程度に相当するシリコン窒化膜４が消費される。この
ため、前記シリコン窒化膜４は、この膜厚低下を予め考
慮して形成される。
て、第２のシリコン酸化膜５を形成する場合は、該シリ
コン窒化膜４に、９００〜９５０℃程度の温度にて水蒸
気酸化を行うが、この時、成長した酸化膜の膜厚の５／
８程度に相当するシリコン窒化膜４が消費される。この
ため、前記シリコン窒化膜４は、この膜厚低下を予め考
慮して形成される。
【０００６】次いで、ＣＶＤ法により、前記ゲート絶縁
膜７（第２のシリコン酸化膜５）上に、ゲート電極形成
材料として多結晶シリコン膜６を形成する。次に、図１
０に示す工程では、図９に示す工程で得た多結晶シリコ
ン膜６上にレジストを塗布した後、これをパターニング
してゲート電極形成用マスク８を形成する。
膜７（第２のシリコン酸化膜５）上に、ゲート電極形成
材料として多結晶シリコン膜６を形成する。次に、図１
０に示す工程では、図９に示す工程で得た多結晶シリコ
ン膜６上にレジストを塗布した後、これをパターニング
してゲート電極形成用マスク８を形成する。
【０００７】次に、このゲート電極形成用マスク８をマ
スクとして、多結晶シリコン膜６を選択的に除去し、ゲ
ート電極１９を形成する。次いで、図１１に示す工程で
は、図９に示す工程で得たゲート電極形成用マスク８及
びゲート電極１９をマスクとして、前記ゲート絶縁膜７
を選択的に除去し、ゲート電極１９形成領域以外の領域
の半導体基板１表面を露出する。
スクとして、多結晶シリコン膜６を選択的に除去し、ゲ
ート電極１９を形成する。次いで、図１１に示す工程で
は、図９に示す工程で得たゲート電極形成用マスク８及
びゲート電極１９をマスクとして、前記ゲート絶縁膜７
を選択的に除去し、ゲート電極１９形成領域以外の領域
の半導体基板１表面を露出する。
【０００８】次に、図１２に示す工程では、前記ゲート
電極形成用マスク８を除去した後、全面酸化を行い、ゲ
ート電極１９、ゲート絶縁膜７及び露出した半導体基板
１の表面に、シリコン酸化膜２０を形成する。このシリ
コン酸化膜２０が、ゲート電極１９及びゲート絶縁膜７
を取り囲む層間絶縁膜及び半導体基板１のアドレスゲー
トまたは周辺回路のゲート絶縁膜となる。
電極形成用マスク８を除去した後、全面酸化を行い、ゲ
ート電極１９、ゲート絶縁膜７及び露出した半導体基板
１の表面に、シリコン酸化膜２０を形成する。このシリ
コン酸化膜２０が、ゲート電極１９及びゲート絶縁膜７
を取り囲む層間絶縁膜及び半導体基板１のアドレスゲー
トまたは周辺回路のゲート絶縁膜となる。
【０００９】その後、さらにアドレスゲート電極を形成
する等、所望の工程を行い、ＭＯＮＯＳ型の半導体不揮
発性記憶装置を完成していた。
する等、所望の工程を行い、ＭＯＮＯＳ型の半導体不揮
発性記憶装置を完成していた。
【００１０】
【発明が解決しようとする課題】しかしながら、前記従
来のＭＯＮＯＳ型の半導体不揮発性記憶装置の製造方法
では、図１１に示す工程において、ゲート電極形成用マ
スク８及びゲート電極１９をマスクとして、前記ゲート
絶縁膜７を選択的に除去し、ゲート電極１９形成領域以
外の領域の半導体基板１表面を露出する方法を行ってい
るが、この時、ゲート絶縁膜７のエッチングの終点を制
御することが極めて困難であるという問題があった。こ
のため、前記ゲート電極１９形成領域以外の領域の半導
体基板１の表面を常にオーバーエッチングする方法が取
られていた。従って、露出した半導体基板１の表面が荒
れ、ダメージ誘起を引き起こすという問題があった。
来のＭＯＮＯＳ型の半導体不揮発性記憶装置の製造方法
では、図１１に示す工程において、ゲート電極形成用マ
スク８及びゲート電極１９をマスクとして、前記ゲート
絶縁膜７を選択的に除去し、ゲート電極１９形成領域以
外の領域の半導体基板１表面を露出する方法を行ってい
るが、この時、ゲート絶縁膜７のエッチングの終点を制
御することが極めて困難であるという問題があった。こ
のため、前記ゲート電極１９形成領域以外の領域の半導
体基板１の表面を常にオーバーエッチングする方法が取
られていた。従って、露出した半導体基板１の表面が荒
れ、ダメージ誘起を引き起こすという問題があった。
【００１１】また、前記ゲート絶縁膜７のエッチングの
際に、エッチングすべきでないゲート絶縁膜７の側壁に
も、図１３に示すように、エッチングが進行（一般的
に、『オーバーバング』と呼ばれている）するという問
題があった。そして、これらの問題の発生は、ゲート耐
圧の劣化、メモリ初期特性のバラツキ等、メモリ特性に
悪影響を及ぼし、さらに、書き込み／消去回数の劣化、
データ保持特性の劣化、界面準位の発生等を引き起こ
し、半導体記憶装置の信頼性を著しく低下させていた。
際に、エッチングすべきでないゲート絶縁膜７の側壁に
も、図１３に示すように、エッチングが進行（一般的
に、『オーバーバング』と呼ばれている）するという問
題があった。そして、これらの問題の発生は、ゲート耐
圧の劣化、メモリ初期特性のバラツキ等、メモリ特性に
悪影響を及ぼし、さらに、書き込み／消去回数の劣化、
データ保持特性の劣化、界面準位の発生等を引き起こ
し、半導体記憶装置の信頼性を著しく低下させていた。
【００１２】本発明は、このような従来の問題点を解決
することを課題とするものであり、半導体基板のオーバ
ーエッチングや、ゲート絶縁膜のオーバーハングを無く
すことで、優れたメモリ特性及び信頼性を有する半導体
装置を得ることが可能な、半導体装置の製造方法を提供
することを目的とする。
することを課題とするものであり、半導体基板のオーバ
ーエッチングや、ゲート絶縁膜のオーバーハングを無く
すことで、優れたメモリ特性及び信頼性を有する半導体
装置を得ることが可能な、半導体装置の製造方法を提供
することを目的とする。
【００１３】
【課題を解決するための手段】この目的を達成するため
に、本発明は、半導体基板上に、該半導体基板側から順
に、第１の酸化膜、難酸化物質からなる膜及び第２の酸
化膜が形成された三層構造を備えたゲート絶縁膜を介し
てゲート電極が形成された半導体装置を製造する方法に
おいて、前記第１の酸化膜上に、前記難酸化性物質から
なる膜を、後の第３工程で行う酸化処理において、前記
ゲート電極形成領域以外の領域に形成された難酸化性物
質からなる膜の全てが酸化される膜厚で形成する第１工
程と、当該難酸化性物質からなる膜上に第２の酸化膜を
形成した後、該第２の酸化膜上に、ゲート電極を形成す
る第２工程と、当該ゲート電極及びゲート電極形成領域
以外の領域に形成されている第２の酸化膜を通して難酸
化性物質からなる膜を酸化する第３工程と、を含むこと
を特徴とする半導体装置の製造方法を提供するものであ
る。
に、本発明は、半導体基板上に、該半導体基板側から順
に、第１の酸化膜、難酸化物質からなる膜及び第２の酸
化膜が形成された三層構造を備えたゲート絶縁膜を介し
てゲート電極が形成された半導体装置を製造する方法に
おいて、前記第１の酸化膜上に、前記難酸化性物質から
なる膜を、後の第３工程で行う酸化処理において、前記
ゲート電極形成領域以外の領域に形成された難酸化性物
質からなる膜の全てが酸化される膜厚で形成する第１工
程と、当該難酸化性物質からなる膜上に第２の酸化膜を
形成した後、該第２の酸化膜上に、ゲート電極を形成す
る第２工程と、当該ゲート電極及びゲート電極形成領域
以外の領域に形成されている第２の酸化膜を通して難酸
化性物質からなる膜を酸化する第３工程と、を含むこと
を特徴とする半導体装置の製造方法を提供するものであ
る。
【００１４】そして、半導体基板上に、該半導体基板側
から順に、第１の酸化膜、難酸化物質からなる膜及び第
２の酸化膜が形成された三層構造を備えたゲート絶縁膜
を介してゲート電極が形成された半導体装置を製造する
方法において、前記第１の酸化膜上に、前記難酸化性物
質からなる膜を、該難酸化性物質からなる膜の上層部を
酸化して第２の酸化膜を形成した際に酸化されずに残存
する下層部の前記ゲート電極形成領域以外の領域の全て
が、後の第３工程で行う酸化処理において酸化される膜
厚で形成する第１工程と、前記難酸化性物質からなる膜
の上層部を酸化して第２の酸化膜を形成する第２工程
と、当該第２の酸化膜上にゲート電極を形成した後、当
該ゲート電極及びゲート電極形成領域以外の領域に形成
されている第２の酸化膜を通して難酸化性物質からなる
膜を酸化する第３工程と、を含むことを特徴とする半導
体装置の製造方法を提供するものである。
から順に、第１の酸化膜、難酸化物質からなる膜及び第
２の酸化膜が形成された三層構造を備えたゲート絶縁膜
を介してゲート電極が形成された半導体装置を製造する
方法において、前記第１の酸化膜上に、前記難酸化性物
質からなる膜を、該難酸化性物質からなる膜の上層部を
酸化して第２の酸化膜を形成した際に酸化されずに残存
する下層部の前記ゲート電極形成領域以外の領域の全て
が、後の第３工程で行う酸化処理において酸化される膜
厚で形成する第１工程と、前記難酸化性物質からなる膜
の上層部を酸化して第２の酸化膜を形成する第２工程
と、当該第２の酸化膜上にゲート電極を形成した後、当
該ゲート電極及びゲート電極形成領域以外の領域に形成
されている第２の酸化膜を通して難酸化性物質からなる
膜を酸化する第３工程と、を含むことを特徴とする半導
体装置の製造方法を提供するものである。
【００１５】そしてまた、半導体基板上に、該半導体基
板側から順に、第１の酸化膜、難酸化物質からなる膜及
び第２の酸化膜が形成された三層構造を備えたゲート絶
縁膜を介してゲート電極が形成された半導体装置を製造
する方法において、前記第２の酸化膜上に、前記ゲート
電極を形成した後、該ゲート電極をマスクとして当該第
２の酸化膜を除去し、この領域に形成されている前記難
酸化性物質からなる膜を露出する第１工程と、当該露出
した難酸化性物質からなる膜の全てが、後の第３工程で
行う酸化処理において酸化される膜厚となるまで、当該
難酸化性物質からなる膜をエッチバックする第２工程
と、当該エッチバック終了後、前記ゲート電極及びゲー
ト電極形成領域以外の領域に形成されている難酸化性物
質からなる膜を酸化する第３工程と、を含むことを特徴
とする半導体装置の製造方法を提供するものである。
板側から順に、第１の酸化膜、難酸化物質からなる膜及
び第２の酸化膜が形成された三層構造を備えたゲート絶
縁膜を介してゲート電極が形成された半導体装置を製造
する方法において、前記第２の酸化膜上に、前記ゲート
電極を形成した後、該ゲート電極をマスクとして当該第
２の酸化膜を除去し、この領域に形成されている前記難
酸化性物質からなる膜を露出する第１工程と、当該露出
した難酸化性物質からなる膜の全てが、後の第３工程で
行う酸化処理において酸化される膜厚となるまで、当該
難酸化性物質からなる膜をエッチバックする第２工程
と、当該エッチバック終了後、前記ゲート電極及びゲー
ト電極形成領域以外の領域に形成されている難酸化性物
質からなる膜を酸化する第３工程と、を含むことを特徴
とする半導体装置の製造方法を提供するものである。
【００１６】
【作用】請求項１記載の発明に係る半導体装置の製造方
法は、第１の酸化膜上に、難酸化性物質からなる膜を、
後の第３工程で行う酸化処理において、前記ゲート電極
形成領域以外の領域に形成された難酸化性物質からなる
膜の全てが酸化される膜厚で形成するため、後の第３工
程において、酸化処理を行った際に、当該ゲート電極形
成領域以外の領域に形成された難酸化性物質からなる膜
（例えば、難酸化性物質として、Ｓｉ3 Ｎ4 膜を形成し
た場合）の全てを、 Ｓｉ3 Ｎ4 ＋３Ｏ3 →３ＳｉＯ2 ＋２Ｎ2 または、 Ｓｉ3 Ｎ4 ＋６Ｈ2 Ｏ→３ＳｉＯ2 ＋４ＮＨ3 のように、酸化することができる。
法は、第１の酸化膜上に、難酸化性物質からなる膜を、
後の第３工程で行う酸化処理において、前記ゲート電極
形成領域以外の領域に形成された難酸化性物質からなる
膜の全てが酸化される膜厚で形成するため、後の第３工
程において、酸化処理を行った際に、当該ゲート電極形
成領域以外の領域に形成された難酸化性物質からなる膜
（例えば、難酸化性物質として、Ｓｉ3 Ｎ4 膜を形成し
た場合）の全てを、 Ｓｉ3 Ｎ4 ＋３Ｏ3 →３ＳｉＯ2 ＋２Ｎ2 または、 Ｓｉ3 Ｎ4 ＋６Ｈ2 Ｏ→３ＳｉＯ2 ＋４ＮＨ3 のように、酸化することができる。
【００１７】従って、前記難酸化性物質からなる膜を前
記第２の酸化膜の膜質と同質な酸化膜（ＳｉＯ2 膜）に
することができる。さらに、前記第３工程における酸化
処理により、ゲート電極表面に酸化膜（絶縁膜）を形成
することができると共に、ゲート電極形成領域以外の領
域に、前記第１の酸化膜、第２の酸化膜と膜質が同質な
酸化膜となった難酸化性物質からなる膜、第２の酸化
膜、及び、前記第３工程における酸化処理により形成さ
れた酸化膜からなる絶縁膜を形成することができる。こ
れらの絶縁膜は、ゲート電極及びゲート絶縁膜を取り囲
む層間絶縁膜及び半導体基板のアドレスゲートまたは周
辺回路のゲート絶縁膜等として使用することができる。
記第２の酸化膜の膜質と同質な酸化膜（ＳｉＯ2 膜）に
することができる。さらに、前記第３工程における酸化
処理により、ゲート電極表面に酸化膜（絶縁膜）を形成
することができると共に、ゲート電極形成領域以外の領
域に、前記第１の酸化膜、第２の酸化膜と膜質が同質な
酸化膜となった難酸化性物質からなる膜、第２の酸化
膜、及び、前記第３工程における酸化処理により形成さ
れた酸化膜からなる絶縁膜を形成することができる。こ
れらの絶縁膜は、ゲート電極及びゲート絶縁膜を取り囲
む層間絶縁膜及び半導体基板のアドレスゲートまたは周
辺回路のゲート絶縁膜等として使用することができる。
【００１８】従って、従来のように、半導体基板の一部
が露出するまでエッチングすることなく、第１の酸化
膜、難酸化性物質からなる膜及び第２の酸化膜からなる
三層構造を備えたゲート絶縁膜を介してゲート電極を形
成することができると共に、ゲート電極表面及びゲート
電極形成領域以外の領域の半導体基板表面に絶縁膜を形
成することができる。このため、半導体基板がオーバー
エッチングされたり、ゲート絶縁膜にオーバーハングが
発生することがない。そしてさらに、製造工程も簡略化
することができる。
が露出するまでエッチングすることなく、第１の酸化
膜、難酸化性物質からなる膜及び第２の酸化膜からなる
三層構造を備えたゲート絶縁膜を介してゲート電極を形
成することができると共に、ゲート電極表面及びゲート
電極形成領域以外の領域の半導体基板表面に絶縁膜を形
成することができる。このため、半導体基板がオーバー
エッチングされたり、ゲート絶縁膜にオーバーハングが
発生することがない。そしてさらに、製造工程も簡略化
することができる。
【００１９】そして、請求項２に係る半導体装置の製造
方法は、第１の酸化膜上に、難酸化性物質からなる膜
を、該難酸化性物質からなる膜の上層部を酸化して第２
の酸化膜を形成した際に酸化されずに残存する下層部の
前記ゲート電極形成領域以外の領域の全てが、後の第３
工程で行う酸化処理において酸化される膜厚で形成する
ため、後の第２工程において、前記難酸化性物質からな
る膜の上層部を酸化して第２の酸化膜を形成した後、後
の第３工程において酸化処理を行った際に、当該ゲート
電極形成領域以外の領域に形成された難酸化性物質から
なる膜の全てを、前記第２の酸化膜の膜質と同質な酸化
膜（ＳｉＯ2 膜）にすることができる。
方法は、第１の酸化膜上に、難酸化性物質からなる膜
を、該難酸化性物質からなる膜の上層部を酸化して第２
の酸化膜を形成した際に酸化されずに残存する下層部の
前記ゲート電極形成領域以外の領域の全てが、後の第３
工程で行う酸化処理において酸化される膜厚で形成する
ため、後の第２工程において、前記難酸化性物質からな
る膜の上層部を酸化して第２の酸化膜を形成した後、後
の第３工程において酸化処理を行った際に、当該ゲート
電極形成領域以外の領域に形成された難酸化性物質から
なる膜の全てを、前記第２の酸化膜の膜質と同質な酸化
膜（ＳｉＯ2 膜）にすることができる。
【００２０】さらに、前記第３工程における酸化処理に
より、ゲート電極表面に酸化膜（絶縁膜）を形成するこ
とができると共に、ゲート電極形成領域以外の領域に、
前記第１の酸化膜、第２の酸化膜と膜質が同質な酸化膜
となった難酸化性物質からなる膜、第２の酸化膜、及
び、前記第３工程における酸化処理により形成された酸
化膜からなる絶縁膜を形成することができる。
より、ゲート電極表面に酸化膜（絶縁膜）を形成するこ
とができると共に、ゲート電極形成領域以外の領域に、
前記第１の酸化膜、第２の酸化膜と膜質が同質な酸化膜
となった難酸化性物質からなる膜、第２の酸化膜、及
び、前記第３工程における酸化処理により形成された酸
化膜からなる絶縁膜を形成することができる。
【００２１】従って、従来のように、半導体基板の一部
が露出するまでエッチングすることなく、第１の酸化
膜、難酸化性物質からなる膜及び第２の酸化膜からなる
三層構造を備えたゲート絶縁膜を介してゲート電極を形
成することができると共に、ゲート電極表面及びゲート
電極形成領域以外の領域の半導体基板表面に絶縁膜を形
成することができる。このため、半導体基板がオーバー
エッチングされたり、ゲート絶縁膜にオーバーハングが
発生することがない。そしてさらに、製造工程も簡略化
することができる。
が露出するまでエッチングすることなく、第１の酸化
膜、難酸化性物質からなる膜及び第２の酸化膜からなる
三層構造を備えたゲート絶縁膜を介してゲート電極を形
成することができると共に、ゲート電極表面及びゲート
電極形成領域以外の領域の半導体基板表面に絶縁膜を形
成することができる。このため、半導体基板がオーバー
エッチングされたり、ゲート絶縁膜にオーバーハングが
発生することがない。そしてさらに、製造工程も簡略化
することができる。
【００２２】そしてまた、請求項３に係る半導体装置の
製造方法は、第２の酸化膜上にゲート電極を形成した
後、該ゲート電極をマスクとして当該第２の酸化膜を除
去し、この領域に形成されている前記難酸化性物質から
なる膜を露出した後、露出した難酸化性物質からなる膜
の全てが、後の第３工程で行う酸化処理において酸化さ
れる膜厚となるまで、当該難酸化性物質からなる膜をエ
ッチバックするため、後の第３工程において酸化処理を
行った際に、当該ゲート電極形成領域以外の領域に形成
された難酸化性物質からなる膜の全てを、前記第２の酸
化膜の膜質と同質な酸化膜（ＳｉＯ2 膜）にすることが
できる。
製造方法は、第２の酸化膜上にゲート電極を形成した
後、該ゲート電極をマスクとして当該第２の酸化膜を除
去し、この領域に形成されている前記難酸化性物質から
なる膜を露出した後、露出した難酸化性物質からなる膜
の全てが、後の第３工程で行う酸化処理において酸化さ
れる膜厚となるまで、当該難酸化性物質からなる膜をエ
ッチバックするため、後の第３工程において酸化処理を
行った際に、当該ゲート電極形成領域以外の領域に形成
された難酸化性物質からなる膜の全てを、前記第２の酸
化膜の膜質と同質な酸化膜（ＳｉＯ2 膜）にすることが
できる。
【００２３】さらに、前記第３工程における酸化処理に
より、ゲート電極表面に酸化膜（絶縁膜）を形成するこ
とができると共に、ゲート電極形成領域以外の領域に、
前記第１の酸化膜、前記第２の酸化膜と膜質が同質な酸
化膜となった難酸化性物質からなる膜、及び、前記第３
工程における酸化処理により形成された酸化膜からなる
絶縁膜を形成することができる。
より、ゲート電極表面に酸化膜（絶縁膜）を形成するこ
とができると共に、ゲート電極形成領域以外の領域に、
前記第１の酸化膜、前記第２の酸化膜と膜質が同質な酸
化膜となった難酸化性物質からなる膜、及び、前記第３
工程における酸化処理により形成された酸化膜からなる
絶縁膜を形成することができる。
【００２４】従って、従来のように、半導体基板の一部
が露出するまでエッチングすることなく、第１の酸化
膜、難酸化性物質からなる膜及び第２の酸化膜からなる
三層構造を備えたゲート絶縁膜を介してゲート電極を形
成することができると共に、ゲート電極表面及びゲート
電極形成領域以外の領域の半導体基板表面に絶縁膜を形
成することができる。このため、半導体基板がオーバー
エッチングされたり、ゲート絶縁膜にオーバーハングが
発生することがない。そしてさらに、製造工程も簡略化
することができる。
が露出するまでエッチングすることなく、第１の酸化
膜、難酸化性物質からなる膜及び第２の酸化膜からなる
三層構造を備えたゲート絶縁膜を介してゲート電極を形
成することができると共に、ゲート電極表面及びゲート
電極形成領域以外の領域の半導体基板表面に絶縁膜を形
成することができる。このため、半導体基板がオーバー
エッチングされたり、ゲート絶縁膜にオーバーハングが
発生することがない。そしてさらに、製造工程も簡略化
することができる。
【００２５】
【実施例】次に、本発明に係る実施例について、図面を
参照して説明する。 （実施例１）図１ないし図４は、本発明の実施例１に係
る半導体装置の製造工程の一部を示す部分断面図であ
る。
参照して説明する。 （実施例１）図１ないし図４は、本発明の実施例１に係
る半導体装置の製造工程の一部を示す部分断面図であ
る。
【００２６】図１に示す工程では、半導体基板（シリコ
ン基板）１に選択酸化を行い、該半導体基板１の素子分
離領域に選択酸化膜２を形成した後、当該半導体基板１
の表面に熱酸化を行い、膜厚が２０Å程度の第１のシリ
コン酸化膜３を形成する。次に、前記第１のシリコン酸
化膜３上に、ＣＶＤ法により、難酸化性物質からなる膜
として、シリコン窒化膜４を４０Å程度の膜厚で形成す
る。ここで、前記シリコン窒化膜４は、後の工程におい
て、ゲート電極形成領域以外の領域に形成された当該シ
リコン窒化膜４を酸化処理する際に、該シリコン窒化膜
４の全てが酸化される膜厚で形成する。
ン基板）１に選択酸化を行い、該半導体基板１の素子分
離領域に選択酸化膜２を形成した後、当該半導体基板１
の表面に熱酸化を行い、膜厚が２０Å程度の第１のシリ
コン酸化膜３を形成する。次に、前記第１のシリコン酸
化膜３上に、ＣＶＤ法により、難酸化性物質からなる膜
として、シリコン窒化膜４を４０Å程度の膜厚で形成す
る。ここで、前記シリコン窒化膜４は、後の工程におい
て、ゲート電極形成領域以外の領域に形成された当該シ
リコン窒化膜４を酸化処理する際に、該シリコン窒化膜
４の全てが酸化される膜厚で形成する。
【００２７】次いで、前記シリコン窒化膜４上に、ＣＶ
Ｄ法により、膜厚が２０Å程度の第２のシリコン酸化膜
５を形成する。このようにして、第１のシリコン酸化膜
３、シリコン窒化膜４及び第２のシリコン酸化膜５から
なる三層構造を備えたゲート絶縁膜７を形成した。次
に、前記第２のシリコン酸化膜５上に、ゲート電極形成
材料として、ＣＶＤ法により、膜厚が３０００Å程度の
多結晶シリコン膜６を形成する。
Ｄ法により、膜厚が２０Å程度の第２のシリコン酸化膜
５を形成する。このようにして、第１のシリコン酸化膜
３、シリコン窒化膜４及び第２のシリコン酸化膜５から
なる三層構造を備えたゲート絶縁膜７を形成した。次
に、前記第２のシリコン酸化膜５上に、ゲート電極形成
材料として、ＣＶＤ法により、膜厚が３０００Å程度の
多結晶シリコン膜６を形成する。
【００２８】次いで、前記多結晶シリコン膜６上に、レ
ジスト膜を塗布した後、これをパターニングしてゲート
電極形成用マスク８を形成する。次に、図２に示す工程
では、図１に示す工程で得たゲート電極形成用マスク８
をマスクとして、前記多結晶シリコン膜６を選択的にエ
ッチングし、第１のゲート電極９（本実施例では、メモ
リゲート電極となる）を形成した後、前記ゲート電極形
成用マスク８を除去する。
ジスト膜を塗布した後、これをパターニングしてゲート
電極形成用マスク８を形成する。次に、図２に示す工程
では、図１に示す工程で得たゲート電極形成用マスク８
をマスクとして、前記多結晶シリコン膜６を選択的にエ
ッチングし、第１のゲート電極９（本実施例では、メモ
リゲート電極となる）を形成した後、前記ゲート電極形
成用マスク８を除去する。
【００２９】なお、この多結晶シリコン膜６の選択的な
エッチングに際して、該多結晶シリコン膜６と第２のシ
リコン酸化膜５とのエッチング選択比が、１００以上と
なるエッチング方法（例えば、Ｃｌ2 、ＨＣｌ、ＨＢｒ
を用いたＲＩＥ（Reactive Ion Etching））を行うこと
が好適である。このような選択比がとれるエッチング方
法により、多結晶シリコン膜６をエッチング除去するこ
とで、該多結晶シリコン膜６を完全に除去した後でも、
第２のシリコン酸化膜５を１０Å程度以上の膜厚で残存
させることができる。
エッチングに際して、該多結晶シリコン膜６と第２のシ
リコン酸化膜５とのエッチング選択比が、１００以上と
なるエッチング方法（例えば、Ｃｌ2 、ＨＣｌ、ＨＢｒ
を用いたＲＩＥ（Reactive Ion Etching））を行うこと
が好適である。このような選択比がとれるエッチング方
法により、多結晶シリコン膜６をエッチング除去するこ
とで、該多結晶シリコン膜６を完全に除去した後でも、
第２のシリコン酸化膜５を１０Å程度以上の膜厚で残存
させることができる。
【００３０】次いで、図３に示す工程では、図２に示す
工程で得た第１のゲート電極９表面及びゲート絶縁膜７
表面に、９００℃の水蒸気酸化を行う。この時、前記ゲ
ート絶縁膜７のうち、ゲート電極形成領域以外の領域に
形成されているゲート絶縁膜７を構成しているシリコン
窒化膜４は、図１に示す工程で、この水蒸気酸化により
該シリコン窒化膜４の全てが酸化される膜厚で形成され
ているため、 Ｓｉ3 Ｎ4 ＋３Ｏ3 →３ＳｉＯ2 ＋２Ｎ2 または、 Ｓｉ3 Ｎ4 ＋６Ｈ2 Ｏ→３ＳｉＯ2 ＋４ＮＨ3 のように酸化される。従って、前記ゲート電極形成領域
以外の領域に形成されていたシリコン窒化膜４は、第２
のシリコン酸化膜５と同質の膜質を備えたシリコン酸化
膜となる。この結果、前記ゲート電極形成領域以外の領
域上には、第１のシリコン酸化膜３、シリコン窒化膜４
が酸化したシリコン酸化膜、及び第２のシリコン酸化膜
５（この水蒸気酸化により形成されたシリコン酸化膜も
含む）からなるシリコン酸化膜が形成される。このシリ
コン酸化膜は、本実施例では、アドレスゲートや周辺回
路のＭＯＳトランジスタゲートのゲート絶縁膜として用
いられるため、以下、『ゲート絶縁膜１２』という。
工程で得た第１のゲート電極９表面及びゲート絶縁膜７
表面に、９００℃の水蒸気酸化を行う。この時、前記ゲ
ート絶縁膜７のうち、ゲート電極形成領域以外の領域に
形成されているゲート絶縁膜７を構成しているシリコン
窒化膜４は、図１に示す工程で、この水蒸気酸化により
該シリコン窒化膜４の全てが酸化される膜厚で形成され
ているため、 Ｓｉ3 Ｎ4 ＋３Ｏ3 →３ＳｉＯ2 ＋２Ｎ2 または、 Ｓｉ3 Ｎ4 ＋６Ｈ2 Ｏ→３ＳｉＯ2 ＋４ＮＨ3 のように酸化される。従って、前記ゲート電極形成領域
以外の領域に形成されていたシリコン窒化膜４は、第２
のシリコン酸化膜５と同質の膜質を備えたシリコン酸化
膜となる。この結果、前記ゲート電極形成領域以外の領
域上には、第１のシリコン酸化膜３、シリコン窒化膜４
が酸化したシリコン酸化膜、及び第２のシリコン酸化膜
５（この水蒸気酸化により形成されたシリコン酸化膜も
含む）からなるシリコン酸化膜が形成される。このシリ
コン酸化膜は、本実施例では、アドレスゲートや周辺回
路のＭＯＳトランジスタゲートのゲート絶縁膜として用
いられるため、以下、『ゲート絶縁膜１２』という。
【００３１】また、前記水蒸気酸化により、第１のゲー
ト電極９の表面にもシリコン酸化膜１３が形成される。
このようにすることで、従来のように、半導体基板１の
一部が露出するまでエッチングすることなく、第１のシ
リコン酸化膜３、シリコン窒化膜４及び第２のシリコン
酸化膜５からなる三層構造を備えたゲート絶縁膜７を介
して第１のゲート電極９を形成することができると共
に、当該第１のゲート電極９表面には、シリコン酸化膜
１３を、ゲート電極形成領域以外の領域の半導体基板１
表面には、ゲート絶縁膜１２を形成することができた。
このため、ゲート電極形成領域以外の領域の半導体基板
１がオーバーエッチングされたり、ゲート絶縁膜７にオ
ーバーハングが発生することがなく、且つ、製造工程も
簡略化することができた。
ト電極９の表面にもシリコン酸化膜１３が形成される。
このようにすることで、従来のように、半導体基板１の
一部が露出するまでエッチングすることなく、第１のシ
リコン酸化膜３、シリコン窒化膜４及び第２のシリコン
酸化膜５からなる三層構造を備えたゲート絶縁膜７を介
して第１のゲート電極９を形成することができると共
に、当該第１のゲート電極９表面には、シリコン酸化膜
１３を、ゲート電極形成領域以外の領域の半導体基板１
表面には、ゲート絶縁膜１２を形成することができた。
このため、ゲート電極形成領域以外の領域の半導体基板
１がオーバーエッチングされたり、ゲート絶縁膜７にオ
ーバーハングが発生することがなく、且つ、製造工程も
簡略化することができた。
【００３２】なお、前記水蒸気酸化の際に、前記第２の
シリコン酸化膜５の膜厚は、１０Å程度となり、前記シ
リコン窒化膜４は、酸化されて膜厚が７０Å程度のシリ
コン酸化膜となり、第１のシリコン酸化膜３の膜厚が、
２０Åであるため、合計１００Å程度の膜厚で形成され
る。本実施例では、１５０Å程度の膜厚のゲート絶縁膜
１２が必要であるため、さらに５０Åのシリコン酸化膜
が形成されるまで酸化を行い、ゲート絶縁膜１２の合計
膜厚が１５０Å程度となるように調整した。
シリコン酸化膜５の膜厚は、１０Å程度となり、前記シ
リコン窒化膜４は、酸化されて膜厚が７０Å程度のシリ
コン酸化膜となり、第１のシリコン酸化膜３の膜厚が、
２０Åであるため、合計１００Å程度の膜厚で形成され
る。本実施例では、１５０Å程度の膜厚のゲート絶縁膜
１２が必要であるため、さらに５０Åのシリコン酸化膜
が形成されるまで酸化を行い、ゲート絶縁膜１２の合計
膜厚が１５０Å程度となるように調整した。
【００３３】次に、図４に示す工程では、図３に示す工
程で得たシリコン酸化膜１３及びゲート絶縁膜１２上
に、ゲート電極形成材料として、ＣＶＤ法により、膜厚
が３０００Å程度の多結晶シリコン膜を形成した後、こ
れをパターニングし、第２のゲート電極１４（本実施例
では、アドレスゲート電極となる）を形成する。次い
で、第２のゲート電極１４及び第１のゲート電極９をマ
スクとして、半導体基板１に不純物をイオン注入し、ソ
ース１６及びドレイン１７を形成する。次に、全面にシ
リコン酸化膜１５を形成する。
程で得たシリコン酸化膜１３及びゲート絶縁膜１２上
に、ゲート電極形成材料として、ＣＶＤ法により、膜厚
が３０００Å程度の多結晶シリコン膜を形成した後、こ
れをパターニングし、第２のゲート電極１４（本実施例
では、アドレスゲート電極となる）を形成する。次い
で、第２のゲート電極１４及び第１のゲート電極９をマ
スクとして、半導体基板１に不純物をイオン注入し、ソ
ース１６及びドレイン１７を形成する。次に、全面にシ
リコン酸化膜１５を形成する。
【００３４】その後、所望の工程を行い、半導体装置を
完成する。なお、実施例１では、図１に示す工程で、Ｃ
ＶＤ法でシリコン窒化膜４を成膜する際に、所定膜厚と
なるように膜厚を調整したが、これに限らず、第２のシ
リコン酸化膜５を形成する前であれば、シリコン窒化膜
４を、ある程度厚く堆積した後、エッチバック等を行
い、該シリコン窒化膜４の膜厚を調整する等、他の方法
によりシリコン窒化膜４の膜厚を調整してもよい。
完成する。なお、実施例１では、図１に示す工程で、Ｃ
ＶＤ法でシリコン窒化膜４を成膜する際に、所定膜厚と
なるように膜厚を調整したが、これに限らず、第２のシ
リコン酸化膜５を形成する前であれば、シリコン窒化膜
４を、ある程度厚く堆積した後、エッチバック等を行
い、該シリコン窒化膜４の膜厚を調整する等、他の方法
によりシリコン窒化膜４の膜厚を調整してもよい。
【００３５】また、実施例１では、ＣＶＤ法により第２
のシリコン酸化膜５を形成したが、これに限らず、第２
のシリコン酸化膜５は、シリコン窒化膜４の上層部を酸
化して形成してもよい。そして、この場合は、前記シリ
コン窒化膜４は、その上層部を酸化して第２のシリコン
酸化膜５を形成した際に、酸化されずに残存する下層部
のゲート電極形成領域以外の領域の全てが、図３に示す
工程で行う酸化処理において酸化される膜厚で形成すれ
ばよい。
のシリコン酸化膜５を形成したが、これに限らず、第２
のシリコン酸化膜５は、シリコン窒化膜４の上層部を酸
化して形成してもよい。そして、この場合は、前記シリ
コン窒化膜４は、その上層部を酸化して第２のシリコン
酸化膜５を形成した際に、酸化されずに残存する下層部
のゲート電極形成領域以外の領域の全てが、図３に示す
工程で行う酸化処理において酸化される膜厚で形成すれ
ばよい。
【００３６】そして、シリコン窒化膜４の膜厚は、図３
に示す工程で行う酸化処理の際に、ゲート電極形成領域
以外の領域に形成されているシリコン窒化膜４の全てが
酸化される膜厚であれば、該膜厚は所望により決定して
よい。また、第２のシリコン酸化膜５は、シリコン窒化
膜４の酸化に支障を来さない範囲であれば、その膜厚を
所望により決定してよい。
に示す工程で行う酸化処理の際に、ゲート電極形成領域
以外の領域に形成されているシリコン窒化膜４の全てが
酸化される膜厚であれば、該膜厚は所望により決定して
よい。また、第２のシリコン酸化膜５は、シリコン窒化
膜４の酸化に支障を来さない範囲であれば、その膜厚を
所望により決定してよい。
【００３７】また、実施例１では、酸化反応（水蒸気酸
化）により、シリコン窒化膜４をシリコン酸化膜に変化
させたが、これに限らず、シリコン窒化膜４に、酸素イ
オンをイオン注入した後、これをアニールすることによ
り、シリコン窒化膜４をシリコン酸化膜に変化させても
よい。また、実施例１では、難酸化性物質からなる膜と
して、シリコン窒化膜４を形成したが、これに限らず、
難酸化性物質からなる膜であれば、他の種類の膜を形成
してもよい。
化）により、シリコン窒化膜４をシリコン酸化膜に変化
させたが、これに限らず、シリコン窒化膜４に、酸素イ
オンをイオン注入した後、これをアニールすることによ
り、シリコン窒化膜４をシリコン酸化膜に変化させても
よい。また、実施例１では、難酸化性物質からなる膜と
して、シリコン窒化膜４を形成したが、これに限らず、
難酸化性物質からなる膜であれば、他の種類の膜を形成
してもよい。
【００３８】そして、本実施例では、メモリゲート電極
及びアドレスゲート電極を備えた半導体装置を製造する
方法について説明したが、これに限らず、半導体基板側
から順に、第１のシリコン酸化膜、難酸化性物質からな
る膜及び第２のシリコン酸化膜からなる三層構造を備え
たゲート絶縁膜を介してゲート電極が形成された構造を
有する半導体装置であれば、同様の効果を得ることがで
きる。 （実施例２）次に、本発明に係る実施例２について、図
面を参照して説明する。
及びアドレスゲート電極を備えた半導体装置を製造する
方法について説明したが、これに限らず、半導体基板側
から順に、第１のシリコン酸化膜、難酸化性物質からな
る膜及び第２のシリコン酸化膜からなる三層構造を備え
たゲート絶縁膜を介してゲート電極が形成された構造を
有する半導体装置であれば、同様の効果を得ることがで
きる。 （実施例２）次に、本発明に係る実施例２について、図
面を参照して説明する。
【００３９】図５ないし図８は、本発明の実施例２に係
る半導体装置の製造工程の一部を示す部分断面図であ
る。図５に示す工程では、半導体基板１に選択酸化を行
い、該半導体基板１の素子分離領域に選択酸化膜２を形
成した後、当該半導体基板１の表面に熱酸化を行い、膜
厚が２０Å程度の第１のシリコン酸化膜３を形成する。
る半導体装置の製造工程の一部を示す部分断面図であ
る。図５に示す工程では、半導体基板１に選択酸化を行
い、該半導体基板１の素子分離領域に選択酸化膜２を形
成した後、当該半導体基板１の表面に熱酸化を行い、膜
厚が２０Å程度の第１のシリコン酸化膜３を形成する。
【００４０】次に、前記第１のシリコン酸化膜３上に、
ＣＶＤ法により、難酸化性物質からなる膜として、シリ
コン窒化膜４を７０〜８０Å程度の膜厚で形成する。次
いで、前記シリコン窒化膜４上に、ＣＶＤ法により、膜
厚が２０Å程度の第２のシリコン酸化膜５を形成する。
このようにして、第１のシリコン酸化膜３、シリコン窒
化膜４及び第２のシリコン酸化膜５からなる三層構造を
備えたゲート絶縁膜７を形成した。
ＣＶＤ法により、難酸化性物質からなる膜として、シリ
コン窒化膜４を７０〜８０Å程度の膜厚で形成する。次
いで、前記シリコン窒化膜４上に、ＣＶＤ法により、膜
厚が２０Å程度の第２のシリコン酸化膜５を形成する。
このようにして、第１のシリコン酸化膜３、シリコン窒
化膜４及び第２のシリコン酸化膜５からなる三層構造を
備えたゲート絶縁膜７を形成した。
【００４１】次に、前記第２のシリコン酸化膜５上に、
ゲート電極形成材料として、ＣＶＤ法により、膜厚が３
０００Å程度の多結晶シリコン膜６を形成する。次い
で、前記多結晶シリコン膜６上に、レジスト膜を塗布し
た後、これをパターニングしてゲート電極形成用マスク
８を形成する。次に、図６に示す工程では、図５に示す
工程で得たゲート電極形成用マスク８をマスクとして、
前記多結晶シリコン膜６を選択的にエッチングし、第１
のゲート電極９（本実施例では、メモリゲート電極とな
る）を形成する。そしてさらに連続して第２のシリコン
酸化膜５エッチング除去した後、さらに連続して、シリ
コン窒化膜４の膜厚が４０Å程度になるまで、該シリコ
ン窒化膜４をエッチングする。その後、前記ゲート電極
形成用マスク８を除去する。
ゲート電極形成材料として、ＣＶＤ法により、膜厚が３
０００Å程度の多結晶シリコン膜６を形成する。次い
で、前記多結晶シリコン膜６上に、レジスト膜を塗布し
た後、これをパターニングしてゲート電極形成用マスク
８を形成する。次に、図６に示す工程では、図５に示す
工程で得たゲート電極形成用マスク８をマスクとして、
前記多結晶シリコン膜６を選択的にエッチングし、第１
のゲート電極９（本実施例では、メモリゲート電極とな
る）を形成する。そしてさらに連続して第２のシリコン
酸化膜５エッチング除去した後、さらに連続して、シリ
コン窒化膜４の膜厚が４０Å程度になるまで、該シリコ
ン窒化膜４をエッチングする。その後、前記ゲート電極
形成用マスク８を除去する。
【００４２】この時、前記シリコン窒化膜４は、後の工
程において、ゲート電極形成領域以外の領域に形成され
た当該シリコン窒化膜４を酸化処理する際に、該シリコ
ン窒化膜４の全てが酸化される膜厚となるまで、前記エ
ッチングする。次いで、図７に示す工程では、図６に示
す工程で得た第１のゲート電極９表面及びゲート絶縁膜
７表面に、９００℃の水蒸気酸化を行う。この時、前記
ゲート絶縁膜７のうち、ゲート電極形成領域以外の領域
に形成されているゲート絶縁膜７を構成しているシリコ
ン窒化膜４は、図６に示す工程で、この水蒸気酸化によ
り該シリコン窒化膜４の全てが酸化される膜厚までエッ
チングされたため、 Ｓｉ3 Ｎ4 ＋３Ｏ3 →３ＳｉＯ2 ＋２Ｎ2 または、 Ｓｉ3 Ｎ4 ＋６Ｈ2 Ｏ→３ＳｉＯ2 ＋４ＮＨ3 のように酸化される。従って、前記ゲート電極形成領域
以外の領域に形成されていたシリコン窒化膜４は、シリ
コン酸化膜となる。この結果、前記ゲート電極形成領域
以外の領域上には、第１のシリコン酸化膜３及びシリコ
ン窒化膜４が酸化したシリコン酸化膜（この水蒸気酸化
により形成されたシリコン酸化膜も含む）からなるシリ
コン酸化膜が形成される。このシリコン酸化膜は、本実
施例では、アドレスゲートや周辺回路のＭＯＳトランジ
スタゲートのゲート絶縁膜として用いられるため、以
下、『ゲート絶縁膜１２』という。
程において、ゲート電極形成領域以外の領域に形成され
た当該シリコン窒化膜４を酸化処理する際に、該シリコ
ン窒化膜４の全てが酸化される膜厚となるまで、前記エ
ッチングする。次いで、図７に示す工程では、図６に示
す工程で得た第１のゲート電極９表面及びゲート絶縁膜
７表面に、９００℃の水蒸気酸化を行う。この時、前記
ゲート絶縁膜７のうち、ゲート電極形成領域以外の領域
に形成されているゲート絶縁膜７を構成しているシリコ
ン窒化膜４は、図６に示す工程で、この水蒸気酸化によ
り該シリコン窒化膜４の全てが酸化される膜厚までエッ
チングされたため、 Ｓｉ3 Ｎ4 ＋３Ｏ3 →３ＳｉＯ2 ＋２Ｎ2 または、 Ｓｉ3 Ｎ4 ＋６Ｈ2 Ｏ→３ＳｉＯ2 ＋４ＮＨ3 のように酸化される。従って、前記ゲート電極形成領域
以外の領域に形成されていたシリコン窒化膜４は、シリ
コン酸化膜となる。この結果、前記ゲート電極形成領域
以外の領域上には、第１のシリコン酸化膜３及びシリコ
ン窒化膜４が酸化したシリコン酸化膜（この水蒸気酸化
により形成されたシリコン酸化膜も含む）からなるシリ
コン酸化膜が形成される。このシリコン酸化膜は、本実
施例では、アドレスゲートや周辺回路のＭＯＳトランジ
スタゲートのゲート絶縁膜として用いられるため、以
下、『ゲート絶縁膜１２』という。
【００４３】また、前記水蒸気酸化により、第１のゲー
ト電極９の表面にもシリコン酸化膜１３が形成される。
このようにすることで、従来のように、半導体基板１の
一部が露出するまでエッチングすることなく、第１のシ
リコン酸化膜３、シリコン窒化膜４及び第２のシリコン
酸化膜５からなる三層構造を備えたゲート絶縁膜７を介
して第１のゲート電極９を形成することができると共
に、当該第１のゲート電極９表面には、シリコン酸化膜
１３を、ゲート電極形成領域以外の領域の半導体基板１
表面には、ゲート絶縁膜１２を形成することができた。
このため、ゲート電極形成領域以外の領域の半導体基板
１がオーバーエッチングされたり、ゲート絶縁膜７にオ
ーバーハングが発生することがなく、且つ、製造工程も
簡略化することができた。
ト電極９の表面にもシリコン酸化膜１３が形成される。
このようにすることで、従来のように、半導体基板１の
一部が露出するまでエッチングすることなく、第１のシ
リコン酸化膜３、シリコン窒化膜４及び第２のシリコン
酸化膜５からなる三層構造を備えたゲート絶縁膜７を介
して第１のゲート電極９を形成することができると共
に、当該第１のゲート電極９表面には、シリコン酸化膜
１３を、ゲート電極形成領域以外の領域の半導体基板１
表面には、ゲート絶縁膜１２を形成することができた。
このため、ゲート電極形成領域以外の領域の半導体基板
１がオーバーエッチングされたり、ゲート絶縁膜７にオ
ーバーハングが発生することがなく、且つ、製造工程も
簡略化することができた。
【００４４】次に、図８に示す工程では、図７に示す工
程で得たシリコン酸化膜１３及びゲート絶縁膜１２上
に、ゲート電極形成材料として、ＣＶＤ法により、膜厚
が３０００Å程度の多結晶シリコン膜を形成した後、こ
れをパターニングし、第２のゲート電極１４（本実施例
では、アドレスゲート電極となる）を形成する。次い
で、第２のゲート電極１４及び第１のゲート電極９をマ
スクとして、半導体基板１に不純物をイオン注入し、ソ
ース１６及びドレイン１７を形成する。次に、全面にシ
リコン酸化膜１５を形成する。
程で得たシリコン酸化膜１３及びゲート絶縁膜１２上
に、ゲート電極形成材料として、ＣＶＤ法により、膜厚
が３０００Å程度の多結晶シリコン膜を形成した後、こ
れをパターニングし、第２のゲート電極１４（本実施例
では、アドレスゲート電極となる）を形成する。次い
で、第２のゲート電極１４及び第１のゲート電極９をマ
スクとして、半導体基板１に不純物をイオン注入し、ソ
ース１６及びドレイン１７を形成する。次に、全面にシ
リコン酸化膜１５を形成する。
【００４５】その後、所望の工程を行い、半導体装置を
完成する。なお、実施例２では、ＣＶＤ法により第２の
シリコン酸化膜５を形成したが、これに限らず、第２の
シリコン酸化膜５は、シリコン窒化膜４の上層部を酸化
して形成してもよい。また、実施例２では、酸化反応
（水蒸気酸化）により、シリコン窒化膜４をシリコン酸
化膜に変化させたが、これに限らず、シリコン窒化膜４
に、酸素イオンをイオン注入した後、これをアニールす
ることにより、シリコン窒化膜４をシリコン酸化膜に変
化させてもよい。
完成する。なお、実施例２では、ＣＶＤ法により第２の
シリコン酸化膜５を形成したが、これに限らず、第２の
シリコン酸化膜５は、シリコン窒化膜４の上層部を酸化
して形成してもよい。また、実施例２では、酸化反応
（水蒸気酸化）により、シリコン窒化膜４をシリコン酸
化膜に変化させたが、これに限らず、シリコン窒化膜４
に、酸素イオンをイオン注入した後、これをアニールす
ることにより、シリコン窒化膜４をシリコン酸化膜に変
化させてもよい。
【００４６】そして、実施例２では、難酸化性物質から
なる膜として、シリコン窒化膜４を形成したが、これに
限らず、難酸化性物質からなる膜であれば、他の種類の
膜を形成してもよい。また、本実施例では、メモリゲー
ト電極及びアドレスゲート電極を備えた半導体装置を製
造する方法について説明したが、これに限らず、半導体
基板側から順に、第１のシリコン酸化膜、難酸化性物質
からなる膜及び第２のシリコン酸化膜からなる三層構造
を備えたゲート絶縁膜を介してゲート電極が形成された
構造を有する半導体装置であれば、同様の効果を得るこ
とができる。
なる膜として、シリコン窒化膜４を形成したが、これに
限らず、難酸化性物質からなる膜であれば、他の種類の
膜を形成してもよい。また、本実施例では、メモリゲー
ト電極及びアドレスゲート電極を備えた半導体装置を製
造する方法について説明したが、これに限らず、半導体
基板側から順に、第１のシリコン酸化膜、難酸化性物質
からなる膜及び第２のシリコン酸化膜からなる三層構造
を備えたゲート絶縁膜を介してゲート電極が形成された
構造を有する半導体装置であれば、同様の効果を得るこ
とができる。
【００４７】
【発明の効果】以上説明したように、請求項１記載の発
明に係る半導体装置の製造方法は、第１の酸化膜上に、
難酸化性物質からなる膜を、後の第３工程で行う酸化処
理において、前記ゲート電極形成領域以外の領域に形成
された難酸化性物質からなる膜の全てが酸化される膜厚
で形成するため、後の第３工程において、酸化処理を行
った際に、当該ゲート電極形成領域以外の領域に形成さ
れた難酸化性物質からなる膜の全てを、酸化することが
できる。従って、前記難酸化性物質からなる膜を前記第
２の酸化膜の膜質と同質な酸化膜にすることができる。
明に係る半導体装置の製造方法は、第１の酸化膜上に、
難酸化性物質からなる膜を、後の第３工程で行う酸化処
理において、前記ゲート電極形成領域以外の領域に形成
された難酸化性物質からなる膜の全てが酸化される膜厚
で形成するため、後の第３工程において、酸化処理を行
った際に、当該ゲート電極形成領域以外の領域に形成さ
れた難酸化性物質からなる膜の全てを、酸化することが
できる。従って、前記難酸化性物質からなる膜を前記第
２の酸化膜の膜質と同質な酸化膜にすることができる。
【００４８】さらに、前記第３工程における酸化処理に
より、ゲート電極表面に酸化膜（絶縁膜）を形成するこ
とができると共に、ゲート電極形成領域以外の領域に、
前記第１の酸化膜、第２の酸化膜と膜質が同質な酸化膜
となった難酸化性物質からなる膜、第２の酸化膜、及
び、前記第３工程における酸化処理により形成された酸
化膜からなる絶縁膜を形成することができる。
より、ゲート電極表面に酸化膜（絶縁膜）を形成するこ
とができると共に、ゲート電極形成領域以外の領域に、
前記第１の酸化膜、第２の酸化膜と膜質が同質な酸化膜
となった難酸化性物質からなる膜、第２の酸化膜、及
び、前記第３工程における酸化処理により形成された酸
化膜からなる絶縁膜を形成することができる。
【００４９】この結果、半導体基板がオーバーエッチン
グされたり、ゲート絶縁膜にオーバーハングが発生する
ことがなく、高性能で信頼性の高い半導体装置を効率良
く製造することができる。そして、請求項２に係る半導
体装置の製造方法は、第１の酸化膜上に、難酸化性物質
からなる膜を、該難酸化性物質からなる膜の上層部を酸
化して第２の酸化膜を形成した際に酸化されずに残存す
る下層部の前記ゲート電極形成領域以外の領域の全て
が、後の第３工程で行う酸化処理において酸化される膜
厚で形成するため、後の第２工程において、前記難酸化
性物質からなる膜の上層部を酸化して第２の酸化膜を形
成した後、後の第３工程において酸化処理を行った際
に、当該ゲート電極形成領域以外の領域に形成された難
酸化性物質からなる膜の全てを、前記第２の酸化膜の膜
質と同質な酸化膜にすることができる。
グされたり、ゲート絶縁膜にオーバーハングが発生する
ことがなく、高性能で信頼性の高い半導体装置を効率良
く製造することができる。そして、請求項２に係る半導
体装置の製造方法は、第１の酸化膜上に、難酸化性物質
からなる膜を、該難酸化性物質からなる膜の上層部を酸
化して第２の酸化膜を形成した際に酸化されずに残存す
る下層部の前記ゲート電極形成領域以外の領域の全て
が、後の第３工程で行う酸化処理において酸化される膜
厚で形成するため、後の第２工程において、前記難酸化
性物質からなる膜の上層部を酸化して第２の酸化膜を形
成した後、後の第３工程において酸化処理を行った際
に、当該ゲート電極形成領域以外の領域に形成された難
酸化性物質からなる膜の全てを、前記第２の酸化膜の膜
質と同質な酸化膜にすることができる。
【００５０】さらに、前記第３工程における酸化処理に
より、ゲート電極表面に酸化膜（絶縁膜）を形成するこ
とができると共に、ゲート電極形成領域以外の領域に、
前記第１の酸化膜、第２の酸化膜と膜質が同質な酸化膜
となった難酸化性物質からなる膜、第２の酸化膜、及
び、前記第３工程における酸化処理により形成された酸
化膜からなる絶縁膜を形成することができる。
より、ゲート電極表面に酸化膜（絶縁膜）を形成するこ
とができると共に、ゲート電極形成領域以外の領域に、
前記第１の酸化膜、第２の酸化膜と膜質が同質な酸化膜
となった難酸化性物質からなる膜、第２の酸化膜、及
び、前記第３工程における酸化処理により形成された酸
化膜からなる絶縁膜を形成することができる。
【００５１】この結果、半導体基板がオーバーエッチン
グされたり、ゲート絶縁膜にオーバーハングが発生する
ことがなく、高性能で信頼性の高い半導体装置を効率良
く製造することができる。そしてまた、請求項３に係る
半導体装置の製造方法は、第２の酸化膜上にゲート電極
を形成した後、該ゲート電極をマスクとして当該第２の
酸化膜を除去し、この領域に形成されている前記難酸化
性物質からなる膜を露出した後、露出した難酸化性物質
からなる膜の全てが、後の第３工程で行う酸化処理にお
いて酸化される膜厚となるまで、当該難酸化性物質から
なる膜をエッチバックするため、後の第３工程において
酸化処理を行った際に、当該ゲート電極形成領域以外の
領域に形成された難酸化性物質からなる膜の全てを、前
記第２の酸化膜の膜質と同質な酸化膜にすることができ
る。
グされたり、ゲート絶縁膜にオーバーハングが発生する
ことがなく、高性能で信頼性の高い半導体装置を効率良
く製造することができる。そしてまた、請求項３に係る
半導体装置の製造方法は、第２の酸化膜上にゲート電極
を形成した後、該ゲート電極をマスクとして当該第２の
酸化膜を除去し、この領域に形成されている前記難酸化
性物質からなる膜を露出した後、露出した難酸化性物質
からなる膜の全てが、後の第３工程で行う酸化処理にお
いて酸化される膜厚となるまで、当該難酸化性物質から
なる膜をエッチバックするため、後の第３工程において
酸化処理を行った際に、当該ゲート電極形成領域以外の
領域に形成された難酸化性物質からなる膜の全てを、前
記第２の酸化膜の膜質と同質な酸化膜にすることができ
る。
【００５２】さらに、前記第３工程における酸化処理に
より、ゲート電極表面に酸化膜（絶縁膜）を形成するこ
とができると共に、ゲート電極形成領域以外の領域に、
前記第１の酸化膜、前記第２の酸化膜と膜質が同質な酸
化膜となった難酸化性物質からなる膜、及び、前記第３
工程における酸化処理により形成された酸化膜からなる
絶縁膜を形成することができる。
より、ゲート電極表面に酸化膜（絶縁膜）を形成するこ
とができると共に、ゲート電極形成領域以外の領域に、
前記第１の酸化膜、前記第２の酸化膜と膜質が同質な酸
化膜となった難酸化性物質からなる膜、及び、前記第３
工程における酸化処理により形成された酸化膜からなる
絶縁膜を形成することができる。
【００５３】この結果、半導体基板がオーバーエッチン
グされたり、ゲート絶縁膜にオーバーハングが発生する
ことがなく、高性能で信頼性の高い半導体装置を効率良
く製造することができる。
グされたり、ゲート絶縁膜にオーバーハングが発生する
ことがなく、高性能で信頼性の高い半導体装置を効率良
く製造することができる。
【図１】本発明の実施例１にかかる半導体装置の製造工
程の一部を示す部分断面図である。
程の一部を示す部分断面図である。
【図２】本発明の実施例１にかかる半導体装置の製造工
程の一部を示す部分断面図である。
程の一部を示す部分断面図である。
【図３】本発明の実施例１にかかる半導体装置の製造工
程の一部を示す部分断面図である。
程の一部を示す部分断面図である。
【図４】本発明の実施例１にかかる半導体装置の製造工
程の一部を示す部分断面図である。
程の一部を示す部分断面図である。
【図５】本発明の実施例２にかかる半導体装置の製造工
程の一部を示す部分断面図である。
程の一部を示す部分断面図である。
【図６】本発明の実施例２にかかる半導体装置の製造工
程の一部を示す部分断面図である。
程の一部を示す部分断面図である。
【図７】本発明の実施例２にかかる半導体装置の製造工
程の一部を示す部分断面図である。
程の一部を示す部分断面図である。
【図８】本発明の実施例２にかかる半導体装置の製造工
程の一部を示す部分断面図である。
程の一部を示す部分断面図である。
【図９】従来の半導体装置の製造工程の一部を示す部分
断面図である。
断面図である。
【図１０】従来の半導体装置の製造工程の一部を示す部
分断面図である。
分断面図である。
【図１１】従来の半導体装置の製造工程の一部を示す部
分断面図である。
分断面図である。
【図１２】従来の半導体装置の製造工程の一部を示す部
分断面図である。
分断面図である。
【図１３】従来の半導体装置の製造工程の一部を示す部
分断面図である。
分断面図である。
１ 半導体基板 ２ 選択酸化膜 ３ 第１のシリコン酸化膜 ４ シリコン窒化膜 ５ 第２のシリコン酸化膜 ６ 多結晶シリコン膜 ７ ゲート絶縁膜 ８ ゲート電極形成用マスク ９ 第１のゲート電極 １２ ゲート電極 １３ シリコン酸化膜 １４ 第２のゲート電極 １５ シリコン酸化膜 １６ ソース １７ ドレイン
Claims (3)
- 【請求項１】 半導体基板上に、該半導体基板側から順
に、第１の酸化膜、難酸化物質からなる膜及び第２の酸
化膜が形成された三層構造を備えたゲート絶縁膜を介し
てゲート電極が形成された半導体装置を製造する方法に
おいて、 前記第１の酸化膜上に、前記難酸化性物質からなる膜
を、後の第３工程で行う酸化処理において、前記ゲート
電極形成領域以外の領域に形成された難酸化性物質から
なる膜の全てが酸化される膜厚で形成する第１工程と、
当該難酸化性物質からなる膜上に第２の酸化膜を形成し
た後、該第２の酸化膜上に、ゲート電極を形成する第２
工程と、当該ゲート電極及びゲート電極形成領域以外の
領域に形成されている第２の酸化膜を通して難酸化性物
質からなる膜を酸化する第３工程と、を含むことを特徴
とする半導体装置の製造方法。 - 【請求項２】 半導体基板上に、該半導体基板側から順
に、第１の酸化膜、難酸化物質からなる膜及び第２の酸
化膜が形成された三層構造を備えたゲート絶縁膜を介し
てゲート電極が形成された半導体装置を製造する方法に
おいて、 前記第１の酸化膜上に、前記難酸化性物質からなる膜
を、該難酸化性物質からなる膜の上層部を酸化して第２
の酸化膜を形成した際に酸化されずに残存する下層部の
前記ゲート電極形成領域以外の領域の全てが、後の第３
工程で行う酸化処理において酸化される膜厚で形成する
第１工程と、前記難酸化性物質からなる膜の上層部を酸
化して第２の酸化膜を形成する第２工程と、当該第２の
酸化膜上にゲート電極を形成した後、当該ゲート電極及
びゲート電極形成領域以外の領域に形成されている第２
の酸化膜を通して難酸化性物質からなる膜を酸化する第
３工程と、を含むことを特徴とする半導体装置の製造方
法。 - 【請求項３】 半導体基板上に、該半導体基板側から順
に、第１の酸化膜、難酸化物質からなる膜及び第２の酸
化膜が形成された三層構造を備えたゲート絶縁膜を介し
てゲート電極が形成された半導体装置を製造する方法に
おいて、 前記第２の酸化膜上に、前記ゲート電極を形成した後、
該ゲート電極をマスクとして当該第２の酸化膜を除去
し、この領域に形成されている前記難酸化性物質からな
る膜を露出する第１工程と、当該露出した難酸化性物質
からなる膜の全てが、後の第３工程で行う酸化処理にお
いて酸化される膜厚となるまで、当該難酸化性物質から
なる膜をエッチバックする第２工程と、当該エッチバッ
ク終了後、前記ゲート電極及びゲート電極形成領域以外
の領域に形成されている難酸化性物質からなる膜を酸化
する第３工程と、を含むことを特徴とする半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07192893A JP3436315B2 (ja) | 1992-03-31 | 1993-03-30 | Ｍｏｎｏｓ型半導体不揮発性記憶装置の製造方法及び、半導体装置の製造方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7767392 | 1992-03-31 | ||
| JP4-77673 | 1992-03-31 | ||
| JP07192893A JP3436315B2 (ja) | 1992-03-31 | 1993-03-30 | Ｍｏｎｏｓ型半導体不揮発性記憶装置の製造方法及び、半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0629554A true JPH0629554A (ja) | 1994-02-04 |
| JP3436315B2 JP3436315B2 (ja) | 2003-08-11 |
Family
ID=26413049
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP07192893A Expired - Fee Related JP3436315B2 (ja) | 1992-03-31 | 1993-03-30 | Ｍｏｎｏｓ型半導体不揮発性記憶装置の製造方法及び、半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3436315B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100415094B1 (ko) * | 1996-11-27 | 2004-03-30 | 주식회사 하이닉스반도체 | 반도체소자의제조방법 |
| JP2004303918A (ja) * | 2003-03-31 | 2004-10-28 | Renesas Technology Corp | 半導体装置の製造方法および半導体装置 |
| JP2010087167A (ja) * | 2008-09-30 | 2010-04-15 | Hitachi Kokusai Electric Inc | 半導体装置の製造方法 |
| JP2012109564A (ja) * | 2010-11-08 | 2012-06-07 | Imec | フローティングゲートメモリ構造の製造方法 |
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| JPS60160669A (ja) * | 1984-02-01 | 1985-08-22 | Hitachi Ltd | 半導体装置 |
| JPH0330470A (ja) * | 1989-06-28 | 1991-02-08 | Toshiba Corp | 半導体装置 |
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| JPH03283468A (ja) * | 1990-03-30 | 1991-12-13 | Toshiba Corp | 不揮発性メモリ装置の製造方法 |
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| JPH05167079A (ja) * | 1991-12-19 | 1993-07-02 | Rohm Co Ltd | 不揮発性メモリ |
-
1993
- 1993-03-30 JP JP07192893A patent/JP3436315B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JP3436315B2 (ja) | 2003-08-11 |
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