JPH03211774A - 半導体不揮発性メモリの製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、フローティングゲート上にカップリング絶縁
膜を介してコントロールゲートが積層された構造のメモ
リトランジスタを有する半導体不揮発性メモリの製造方
法に関する。

〔発明の概要〕

本発明は、フローティングゲート上にカップリング絶縁
膜を介してコントロールゲートが積層された構造のメモ
リトランジスタを有し、フローティングゲートとコント
ロールゲートとがメモリトランジスタのチャネル長方向
に自己整合的に形成された半導体不揮発性メモリの製造
方法において、半導体基板上にゲート絶縁膜を介してフ
ローティングゲート形成用の第１の導体膜を形成した後
、この第１の導体膜上にカップリング絶縁膜を介してコ
ントロールゲート形成用の第２の導体膜を形成する工程
と、第２の導体膜上に所定形状のマスク層を形成した後
、このマスク層を用いて第２の導体膜、カップリング絶
縁膜及び第１の導体膜を順次エツチングすることにより
コントロールゲート及びフローティングゲートを形成す
る工程と、半導体基板上に不純物を含有する絶縁膜を形
成する工程と、熱処理を行うことにより絶縁膜中の不純
物を半導体基板中に選択的に拡散させる工程とを具備す
ることによって、半導体不揮発性メモリをダブルセルフ
ァライン方式で製造する場合の製造歩留まりを向上させ
ることができるようにしたものである。

また、第１の導体膜を熱窒化することによりカップリン
グ絶縁膜を形成するようにすることによって、大きなカ
ップリング容量を得ることができ、しかも耐圧が高くＭ
質も良好なカップリング絶縁膜を形成することができる
。

〔従来の技術〕

従来、この種の半導体不揮発性メモリとして、Ｅ　Ｐ　
ＲＯＭ　（Ｅｒａｓａｂｌｅ　ａｎｄ　Ｐｒｏｇｒａｍ
ｍａｂｌｅ　ＲｅａｄＯｎｌｙ　Ｍｅｍｏｒｙ）が知ら
れている。近年、このＥＦＲＯＭの高集積化及び書き込
み特性の向上を図るため、その製造方法としては、コン
トロールゲートとフローティングゲートとをメモリトラ
ンジスタのチャネル長方向に自己整合的に形成すること
ができるダブルセルファライン（Ｄｏｕｂｌｅ　５ｅｌ
ｆ　Ａｌｉｇｎ）方式と呼ばれる方法が一般的に用いら
れている。

第７図はこのダブルセルファライン方式で製造された従
来のＥＦＲＯＭの平面図を示し、第８図は第７図の■−
■線に沿っての断面図である。第７図及び第８図を参照
してダブルセルファライン方式によるＥＦＲＯＭの製造
方法の概略を説明すると次の通りである。すなわち、第
７図及び第８図に示すように、まずｐ型シリコン（Ｓｉ
）基板１０１の表面にフィールド酸化膜１０２を選択的
に形成して素子間分離を行った後、このフィールド酸化
膜１０２で囲まれた活性領域の表面にゲート絶縁膜１０
３を形成する。次に、−層目の多結晶Ｓｉ膜（図示せず
）を全面に形成し、この多結晶Ｓｉ膜に例えばリン（Ｐ
）のような不純物をドープして低抵抗化した後、この多
結晶Ｓｔ腹膜上カップリング絶縁膜（図示せず）を形成
する。次に、このカップリング絶縁膜上に後述のフロー
ティングゲートＦＧ′のチャネル幅Ｗ方向の幅に等しい
幅のレジストパターン１０４をリソグラフィーにより形
成する。次に、このレジストパターン１０４をマスクと
してカップリング絶縁膜及び−層目の多結晶Ｓｉ膜を順
次エツチングする。次に、二層目の多結晶Ｓｉ膜を全面
に形成し、この多結晶Ｓｉ膜に例えばＰのような不純物
をドープして低抵抗化した後、この多結晶Ｓｉ膜上に後
述のコントロールゲー）ＣＧ’の形状に対応した形状の
レジストパターン（図示せず）をリソグラフィーにより
形成する。

次に、このレジストパターンをマスクとして例えば反応
性イオンエツチング（ＲＩＥ）法によりこの二層目の多
結晶Ｓｉ膜、カップリング絶縁膜及び−層目の多結晶Ｓ
ｉ膜を基板表面と垂直方向に順次エツチングする。これ
によって、二層目の多結晶５ｉＷ１．から成るコントロ
ールゲートＣＧ′と一層目の多結晶Ｓｉ膜から成るフロ
ーティングゲートＦＧ’とがチャネル長し方向に自己整
合的に形成される。

次に、レジストパターンを除去した後、コントロールゲ
ー）ＣＧ”の上面及び側面並びにフローティングゲート
ＦＧ”の側面にＳｉＯ□膜のような絶縁膜（図示せず）
を形成する。次に、これらのコントロールゲートＣＧ′
及びフローティングゲートＦＧ′をマスクとしてｐ型Ｓ
ｉ基板１０１中に例えばヒ素（Ａｓ）のようなｎ型不純
物を高濃度にイオン注入する。これによって、例えばｎ
４型のソ−ス領域１０５及びドレイン領域１０６がこれ
らのコントロールゲートＣＧ”及びフローティングゲー
）ＦＣ’に対して自己整合的に形成される。

ここで、ソース領域１０５はソース線を兼用している。

Ｃ′はビット線（図示せず）をドレイン領域１０６にコ
ンタクトさせるためのコンタクトホールを示す。

ところで、良好な書き込み特性を得るためには、上述の
コントロールゲートｃｃ’及びフローティングゲー）Ｆ
Ｇ′間のカップリング絶縁膜は、大きなカップリング容
量を得ることができ、しかも耐圧が高いことが望ましい
。ここで、大きなカップリング容量を得るためには、膜
厚が小さくかつ誘電率が大きな材料から成るカップリン
グ絶縁膜を用いるのがよい。このような理由により、例
えば設計ルールが〜２μｍ以下のＥＰＲＯＭにおいては
、カップリング絶縁膜としていわゆる０ＮＯ（Ｏｘｉｄ
ｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ）膜が用いられている
。

なお、特開昭６０−１４５６６６号公報には、コントロ
ールゲート及びフローティングゲート間のカップリング
絶縁膜を酸化シリコン膜と窒化シリコン膜との二層構造
としたＥＰＲＯＭが開示されている。

〔発明が解決しようとする課題］ 上述の従来のダブルセルファライン方式によるＥＦＲＯ
Ｍの製造方法においては、第７図に示すレジストパター
ン１０４をマスクとして一層目の多結晶Ｓｉ膜をエツチ
ングすることによりこの一層目の多結晶Ｓｉ膜のチャネ
ル幅Ｗ方向の幅をフローティングゲー）ＦＣ’と同一幅
にあらかじめ規定しておくことはすでに述べた通りであ
るが、この−層目の多結晶Ｓｉ膜がエツチング除去され
た部分には薄いゲート絶縁膜１０３が露出する。この露
出したゲート絶縁膜１０３は、−層目の多結晶Ｓｉ膜上
に形成されたカップリング絶縁膜のエツチング時に同時
にエツチング除去されるため、この部分にＰ型Ｓｉ基板
１０１が露出し、次に行われる一層目の多結晶Ｓｉ膜の
エツチング時にこの部分のＰ型Ｓｉ基板１０１がエツチ
ングされてしまう（第７図において、このｐ型Ｓｉ基板
１０１がエツチングされた領域に斜線を施す）。この結
果、第８図に示すように、ｐ型Ｓｉ基板１０１の表面に
段差が形成される。このため、ＥＰＲＯＭの高集積化に
伴いソース領域１０５及びドレイン領域１０６の接合深
さが小さくなると、ソース線を兼用するソース領域１０
５が第８図に示すように段差部で断線してしまい、ある
いは断線には至らない場合でもソース線の抵抗が上昇し
て書き込み特性などの劣化を生じ、これがＥＦＲＯＭを
ダブルセルファライン方式で製造する場合の製造歩留ま
りを低下させる一つの要因であった。

一方、上述のようにカップリング絶縁膜としてＯＮＯ膜
を用いる場合、その窒化膜、すなわちＳｉ：＋Ｎａ膜は
低圧ＣＶＤ　（ＬＰＣＶＤ）法などにより例えば６２’
０℃程度の低温で形成されていたことから、その膜質は
悪く、またフローティングゲートとの界面のトラップ密
度も高かった。このため、設計ルールを〜２μｍよりも
さらに小さくする場合には、従来のＯＮＯ膜では十分な
特性を有するカップリング絶縁膜を得ることは困難であ
った。

従って本発明の目的は、半導体不揮発性メモリをダブル
セルファライン方式で製造する場合の製造歩留まりを向
上させることができる半導体不揮発性メモリの製造方法
を提供することにある。

本発明の他の目的は、大きなカップリング容量を得るこ
とができ、しかも耐圧が高く膜質も良好なカップリング
絶縁膜を形成することができる半導体不揮発性メモリの
製造方法を提供することにある。

〔課題を解決するための手段〕

上記目的を達成するために、本発明は、フローティング
ゲート（ＦＣ）上にカップリング絶縁膜（４）を介して
コントロールゲート（ＣＧ）が積層された構造のメモリ
トランジスタを有し、フローティングゲート（ＦＧ）と
コントロールゲート（ＣＧ）とがメモリトランジスタの
チャネル長方向に自己整合的に形成された半導体不揮発
性メモリの製造方法において、半導体基板（１）上にゲ
ート絶縁膜（３）を介してフローティングゲート（ＦＣ
）形成用の第１の導体膜（１１）を形成した後、この第
１の導体膜（１１）上にカップリング絶縁膜（４）を介
してコントロールゲート（ＣＧ）形成用の第２の導体膜
（１２）を形成する工程と、第２の導体膜（１２）上に
所定形状のマスク層（１３）を形成した後、このマスク
層（１３）を用いて第２の導体膜（１２Ｌカップリング
絶縁ＷＩＪ、（４）及び第１の導体膜（１１）を順次エ
ツチングすることによりコントロールゲート（ＣＣ）及
びフローティングゲー）　（ＦＣ）を形成する工程と、
半導体基板（１）上に不純物を含有する絶縁膜（８）を
形成する工程と、熱処理を行うことにより絶縁膜（８）
中の不純物を半導体基板（１）中に選択的に拡散させる
工程とを具備する。

ここで、不純物を含有する絶縁膜（８）としては、例え
ばリンシリケートガラス（ＰＳＧ）膜やヒ素シリケート
ガラス膜（ＡｓＳＧ）膜などを用いることができる。な
お、不純物を含有する絶縁膜（８）を形成した後にこの
絶縁膜（８）を基板表面と垂直方向にエツチングし、そ
の後に熱処理を行うことにより絶縁膜（８）中の不純物
を半導体基板（１）中に選択的に拡散させるようにして
もよい。

フローティングゲ−１−（ＦＧ）形成用の第１の導体膜
（１１）としては、例えばＰのような不純物がドープさ
れた多結晶Ｓｉ膜を用いることができる。また、コント
ロールゲー）　（ＣＧ）形成用の第２の導体膜（１２）
としては、例えばＰのような不純物がドープされた多結
晶Ｓｉ膜や、この多結晶Ｓ＋膜上に高融点金属シリサイ
ド膜を重ねたポリサイド膜などを用いることができる。

フローティングゲート（ＦＣ）及びコントロールゲート
（ＣＧ）間のカップリング絶縁膜（４）は、好適には第
１の導体膜（１１）を熱窒化することにより形成される
。

〔作用〕

ダブルセルファライン方式でコントロールゲート（ＣＧ
）及びフローティングゲート（ＦＧ）を形成する場合、
メモリトランジスタのチャネル幅方向の幅があらかじめ
フローティングゲート（ＦＧ）と同一幅に規定された第
１の導体膜（１１）をエツチングした時にこの第１の導
体膜（１１）で覆われていない部分の半導体基板（１）
がエツチングされてこの部分の半導体基板（１）の表面
に段差が形成される。従って、ソース領域（６）及びド
レイン領域（７）の接合深さが小さい場合には、このま
まではソース線の断線、あるいは抵抗の上昇が生じる。

しかし、本発明の半導体不揮発性メモリの製造方法にお
いては、半導体基板（１）上に不純物を含有する絶縁膜
（８）を形成した後、熱処理を行うことによりこの絶縁
膜（８）中の不純物を半導体基板（１）中に選択的に拡
散させるようにしているので、この絶縁膜（８）が直接
接する上述の段差部の部分の半導体基板（１）中に不純
物を選択的に拡散させることができる。

このため、この段差部で断線し、あるいは抵抗が上昇し
ていたソース領域（６）は、絶縁膜（８）からの不純物
の拡散によりこの段差部の上下間で接続され、あるいは
この段差部での抵抗の上昇がなくなる。これによって、
ソース領域（６）及びドレイン領域（７）の接合深さが
小さい場合においてもソース線の断線や抵抗の上昇を防
止することができ、従って半導体不揮発性メモリをダブ
ルセルファライン方式で製造する場合の製造歩留まりを
向上させることができる。

また、第１の導体膜（１１）を熱窒化することによりカ
ップリング絶縁膜（４）を形成する場合、ごの熱窒化に
より形成される窒化膜（１７）の誘電率は大きく、また
膜厚も小さくすることができる。しかも、この窒化膜（
１７）の耐圧は高く、膜質も良好である。これによって
、大きなカップリング容量を得ることができ、しかも耐
圧が高く膜質も良好なカップリング絶縁膜（４）を形成
することができる。

〔実施例〕

以下、本発明の実施例について図面を参照しながら説明
する。以下の実施例は、いずれも本発明をダブルセルフ
ァライン方式によるＥＦＲＯＭの製造に適用した実施例
である。

説明をわかりやすくするため、まずこの実施例によるＥ
ＰＲＯＭの製造方法により製造されたＥＰＲＯＭの構造
について説明する。

第１図は本発明の一実施例によるＥＦＲＯＭを示す平面
図であり、第２図及び第３図はそれぞれ第１図の■−■
線及び■−■線に沿っての断面図である。

第１図、第２図及び第３図に示すように、この実施例に
よるＥＰＲＯＭにおいては、例えばｐ型Ｓｉ基板ｌの表
面に例えば５ｉｎ２膜のようなフィールド酸化膜２が選
択的に形成され、これによって素子間分離が行われてい
る。このフィールド酸化膜２で囲まれた活性領域の表面
には、例えばＳｆＯ□膜のようなゲート絶縁膜３が形成
されている。ＦＧはフローティングゲートを示す。この
フローティングゲートＦＧは、例えばＰのような不純物
がドープされた一層目の多結晶Ｓｉ膜から成る。符号４
はカップリング絶縁膜を示す。そして、このカップリン
グ絶縁膜４を介してフローティングゲートＦＧ上にコン
トロールゲートＣＧが形成されている。このコントロー
ルゲートＣＧは、メモリトランジスタのチャネル幅Ｗ方
向に延在する。このコントロールゲートＣＧはワード線
でもある。このコントロールゲートＣＧとフローティン
フケ−）ＦＣとは、メモリトランジスタのチャネル長し
方向に自己整合的に形成されている。このコントロール
ゲートＣＧは、例えばＰのような不純物がドープされた
二層目の多結晶Ｓｉ膜や、この多結晶Ｓｉ膜上に例えば
タングステンシリサイド（ＷＳｉｚ　）膜のような高融
点金属シリサイド膜を重ねたポリサイド膜により形成す
ることができる。また、コントロールゲートＣＧの上面
及び側面並びにフローティングゲートＦＧの側面には、
例えば５ｉＯｚ膜のような絶縁膜５が形成されている。

一方、ｐ型Ｓｉ基板１中には、例えばｎ゛型のソース領
域６及びドレイン領域７がコントロールゲートＣＧ及び
フローティングゲートＦＣに対して自己整合的に形成さ
れている。そして、これらのコントロールゲートＣＧ、
フローティングゲートＦＣ、ソース領域６及びドレイン
領域７によりメモリトランジスタが形成されている。

符号８は例えばＰＳＧ膜やＡｓ５Ｇ膜のようなｎ型不純
物を含有する眉間絶縁膜を示す。なお、第１図において
は、この眉間絶縁膜８の図示は省略されている。また、
符号９はチャネル長し方向に延在するビット線を示す。

このビット線９は、例えばアルミニウム（ＡＩ）膜など
から成る。このビット線９は、眉間絶縁膜８及びゲート
絶縁膜３に形成されたコンタクトホールＣを通じてドレ
イン領域７にコンタクトしている。

次に、この実施例によるＥＰＲＯＭの製造方法を第１図
、第２図、第３図及び第４図Ａ〜第４図Ｅを参照しなが
ら説明する。

第１図、第３図及び第４１ｆｆｌＡに示すように、まず
ｐ型Ｓｉ基板１の表面を選択的に熱酸化することにより
フィールド酸化膜２を形成して素子間分離を行った後、
このフィールド酸化膜２で囲まれた活性領域の表面に例
えば熱酸化法によりＳｉＯ□膜のようなゲート絶縁膜３
を形成する。次に、ＣＶＤ法により全面に一層目の多結
晶Ｓｉ膜を形成し、この多結晶Ｓｔ膜に例えばＰのよう
な不純物をドープして低抵抗化した後、この多結晶Ｓｉ
膜上にカップリング絶縁膜４を形成する。このカップリ
ング絶縁膜４は、例えば−層目の多結晶Ｓｉ膜を熱酸化
することにより形成されるＳｉＯ２膜や、後述のように
この多結晶Ｓｉ膜を直接熱窒化することにより形成され
るＳｉ３Ｎ、膜などである。次に、このカップリング絶
縁膜４上に第１図に示すような形状のレジストパターン
１０をリソグラフィーにより形成する。次に、このレジ
ストパターン１０をマスクとしてこれらのカップリング
絶縁膜４及び−層目の多結晶Ｓｉ膜を順次エツチングす
ることにより、この多結晶Ｓｔ膜のチャネル幅Ｗ方向の
幅をフローティングゲートＦＧと同一幅にあらかじめ規
定しておく。第４図Ａにおいて、符号１１はこのエツチ
ングにより所定形状にパターンニングされた一層目の多
結晶Ｓｔ膜を示す。次に、ＣＶＤ法により全面に二層目
の多結晶Ｓｉ膜１２を形成した後、この多結晶Ｓｉ膜１
２に例えばＰのような不純物をドープして低抵抗化する
。この後、この二層目の多結晶Ｓｉ膜１２上にコントロ
ールゲートＣＧの形状に対応した形状のレジストパター
ン１３をリソグラフィーにより形成する。

次に、このレジストパターン１３をマスクとして例えば
ＲＩＥ法によりこの二層目の多結晶Ｓｉ膜１２、カップ
リング絶縁膜４及び−層目の多結晶Ｓｉ膜１１を基板表
面と垂直方向に順次エツチングする。これによって、第
１図、第３図及び第４図Ｂに示すように、二層目の多結
晶Ｓｉ膜から成るコントロールゲートＣＧと一層目の多
結晶Ｓｉ膜から成るフローティングゲートＦＣとがチャ
ネル長し方向に自己整合的に形成される。この場合、−
層目の多結晶Ｓｉ膜１１のエツチング時に、この−層目
の多結晶Ｓｉ膜１１で覆われていない部分のｐ型Ｓｉ基
板１がエツチングされてこの部分のｐ型Ｓｉ基板１の表
面に段差が形成される。なお、この段差部以外の部分の
ｐ型Ｓｉ基板１の表面はゲート絶縁膜３により覆われて
いる。

次に、レジストパターン１３を除去した後、第３図及び
第４図Ｃに示すように、例えば熱酸化法によりコントロ
ールゲートＣＧの上面及び側面並びにフローティングゲ
ートＦＧの側面に５ｉＯ２ｌｉのような絶縁膜５を形成
する。この後、これらのコントロールゲートＣＧ及びフ
ローティングゲー）ＦＣをマスクとしてＰ型Ｓｉ基板１
中に例えばＡｓのようなｎ型不純物を高濃度にイオン注
入することによって、例えばｎ＋型のソース領域６及び
ドレインｅＭ　域７　ヲコントロールゲートＣＧ及びフ
ローティングゲートＦＣに対して自己整合的に形成する
。ここで、この段階では、第４図Ｃに示すように、ｐ型
Ｓｉ基板１の表面に形成された上述の段差部においてソ
ース線を兼用するソース領域７が断線しているとする。

次に、第３図及び第４図りに示すように、例えばＣＶＤ
法により全面にｎ型不純物を含有する眉間絶縁膜８を形
成する。ここで、この眉間絶縁膜８は、上述の段差部の
側面及び底面の部分でだけｐ型Ｓｉ基板１と直接接して
いる。

次に、例えば９００〜９５０℃程度の温度で所定時間熱
処理を行うことにより、眉間絶縁膜８が直接接している
上述の段差部の側面及び底面の部分のｐ型Ｓｉ基板１中
にこの眉間絶縁膜８中のｎ型不純物を拡散させる。これ
によって、第４図已に示すように、この段差部の上下の
ソース領域６同士が接続される。

次に、この眉間絶縁膜８及びゲート絶縁膜３の所定部分
をエツチング除去して、第１図及び第２図に示すように
コンタクトホールＣを形成する。

次に、例えばスパッタ法などにより全面にアルミニウム
（＾１）膜を形成した後、このＡｔ膜をエツチングによ
り所定形状にパターンニングしてビット線９を形成し、
これによって第１図、第２図及び第３図に示すような目
的とするＥＰＲＯＭを完成させる。

以上のように、この実施例によれば、ダブルセルファラ
イン方式でコントロールゲートＣＧ及びフローティング
ゲートＦＧをチャネル長し方向に自己整合的に形成し、
これらのコントロールゲー）ＣＧ及びフローティングゲ
ートＦＧに対して自己整合的にソース領域６及びドレイ
ン領域７を形成した後、レジストパターン１３を除去し
てから全面にｎ型不純物を含有する眉間絶縁膜８を形成
し、その後に熱処理を行ってこの眉間絶縁膜８中のｎ型
不純物をこの眉間絶縁膜８が直接接しているｐ型Ｓｔ基
板１の段差部の側面及び底面の部分に拡散させるように
しているので、この段差部の上下のソース領域６同士は
この眉間絶縁膜８からのｎ型不純物の拡散により確実に
接続される。このため、ソース領域６及びドレイン領域
７の接合深さが小さい場合においても、ソース線の断線
が生じたり、抵抗の上昇が生じたりするおそれは全（な
くなる。これによって、ＥＰＲＯＭをダブルセルファラ
イン方式で製造する場合の製造歩留まりを向上させるこ
とができる。また、この実施例によるＥＰＲＯＭの製造
方法は、リソグラフィー工程の増加もなく、極めて簡単
である。

次に、本発明の他の実施例について説明する。

この実施例においては、上述の実施例と同様にしてコン
トロールゲートＣＧ及びフローティングゲ−１−ＦＧを
形成し、このコントロールゲートＣＧの上面及び側面並
びにフローティングゲートＦＧの側面に絶縁膜５を形成
した後、これらのコントロールゲートＣＧ及びフローテ
ィングゲートＦＧをマスクとしてｐ型Ｓｉ基板１中に例
えばＰのようなｎ型不純物を低濃度にイオン注入する。

これによって、第５図Ａに示すように、これらのコント
ロールゲートＣＧ及びフローティングゲートＦＧに対し
て自己整合的に例えばｎ−型の半導体領域１４．１５が
形成される。次に、ＣＶＤ法によりｎ型不純物を含有す
る層間絶縁ｗＡ８を全面に形成した後、この眉間絶縁膜
８を例えばＲＩＥ法により基板表面と垂直方向にエツチ
ングする。これによって、コントロールゲートＣＧ及び
フローティングゲートＦＧの側面並びにフローティング
ゲ−）ＦＧを形成する際にｐ型Ｓｉ基板１の表面に形成
された段差部の側面にだけ眉間絶縁膜８をサイドウオー
ルスペーサ状に残す。

次に、上述の実施例と同様にして例えば９００〜９５０
°Ｃ程度の温度で熱処理を行うことにより、サイドウオ
ールスペーサ状に残された眉間絶縁膜８中のｎ型不純物
をこの層間絶縁膜８が直接接している上述の段差部の側
面及び底面の部分のｐ型Ｓｉ基板１中に拡散させる。こ
れによって、この段差部の側面及び底面の部分のｐ型Ｓ
ｉ基板１中に例えばｎ゛型の半導体領域１６が形成され
る。

次に、コントロールゲートＣＧ及びフローティングゲー
トＦＧの側面にサイドウオールスペーサ状に残された眉
間絶縁膜８をマスクとしてｐ型Ｓｉ基板１中に例えばＡ
ｓのようなｎ型不純物を高濃度にイオン注入する。これ
によって、コントロールゲートＣＧ及びフローティング
ゲートＦＧに対して自己整合的にｎ゛型のソース領域６
及びドレイン領域７が形成される。ここで、このソース
領域６は、層間絶縁膜８からのｎ型不純物の拡散により
形成された上述の半導体領域１６により上述の段差部の
上下間で接続されている。なお、この半導体領域１６は
ソース領域６と一体化して示されている。これらのソー
スｅｌｋ！Ｒ６及びドレイン領域７のうち、コントロー
ルゲートＣＧ及びフローティングゲートＦＧの側面にサ
イドウオールスペーサ状に残された層間絶縁膜８の下方
の部分には、先に形成されたｎ−型の半導体領域１４．
１５から成る低不純物濃度部６ａ、７ａが形成されてい
る。そして、これらのコントロールゲート、フローティ
ングゲートＦＧ、ソース領域６及びドレイン領域により
、Ｌ　Ｄ　Ｄ　（Ｌｉｇｈｔｌｙ　Ｄｏｐｅｄ　Ｄｒａ
ｉｎ）構造のメモリトランジスタが形成される。

次に、新たに眉間絶縁膜（図示せず）を形成した後、上
述の実施例と同様に工程を進めて、目的とするＥＦＲＯ
Ｍを完成させる。

この実施例によれば、メモリトランジスタをＬＤＤ構造
とする場合においても、上述の実施例と同様にソース線
の断線、あるいは抵抗の上昇を防止することができ、従
ってＥＦＲＯＭの製造歩留まりを向上させることができ
る。

次に、フローティングゲートＦＣ及びコントロールゲー
）Ｃ０間のカップリング絶縁膜４を多結晶Ｓｉ膜の直接
熱窒化により形成する方法について説明する。

この方法においては、第６図に示すように、ＣＶＤ法に
より一層目の多結晶Ｓｉ膜１１を全面に形成し、この多
結晶Ｓｉ膜１１に例えばＰのような不純物をドープして
低抵抗化した後、この多結晶Ｓｉ膜１１を例えばＲＴ　
Ｎ　（Ｒａｐｉｄ　Ｔｈｅｒ＋＋＋ａｌ　Ｎｆｔｒｉｄ
ａｔｔｏｎ）法により直接熱窒化してこの多結晶Ｓｉ膜
１２上にカップリング絶縁膜としてのＳｉ、Ｎ、膜１７
を形成する。この熱窒化は、具体的には、例えばアンモ
ニア（ＮＨ３）雰囲気中において例えば１０００’−１
１５０℃程度の温度で例えば数分間行う。なお、この熱
窒化は、Ｎ　Ｈ３以外の雰囲気、例えば窒素（Ｎ２）雰
囲気中で行うことも可能である。また、この５ｉｓＮａ
膜１７の膜厚は２０Å以上に選ばれ、具体的には例えば
１２０〜１５０人程度に選ばれる。

このようにしてカップリング絶縁膜としてのＳ　ｉ　３
　Ｎ　ａ膜１７を形成した後の工程は上述の実施例と同
様である。

以上のようなカップリング絶縁膜の形成方法によれば、
−層目の多結晶Ｓｉ膜１１を直接熱窒化することにより
形成されたＳｉ３Ｎ、膜１７の誘電率は太き（、また膜
厚も小さくすることができる。

しかも、このＳｉ３Ｎ４膜１７の耐圧は高く、膜質も良
好である。これによって、大きなカップリング容量を得
ることができ、しかも耐圧が高く膜質も良好なカップリ
ング絶縁膜を形成することができる。

以上、本発明の実施例につき具体的に説明したが、本発
明は、上述の実施例に限定されるものではなく、本発明
の技術的思想に基づ（各種の変形が可能である。

例えば、第６図に示すように熱窒化により一層目の多結
晶Ｓｉ膜１１上にＳｉ、Ｎ、膜１７を形成した後にこの
Ｓｉ３Ｎ、膜１７を熱酸化することによりこの５４３Ｎ
、膜１７上に薄いＳｉＯ□膜を形成し、これらのＳｉ、
Ｎ、膜１７及びＳｉＯ□膜から成るＮＯ（Ｎｉｔｒｉｄ
ｅ−Ｏｘｉｄｅ）膜をカップリング絶縁膜として用いる
ことも可能である。この場合、具体的には、Ｓｉ、Ｎ４
膜１７の膜厚は例えば１００人程１に選ばれ、このＳｉ
：＋Ｎ＊膜１膜上７上成されるＳｉＯ□膜の膜厚は例え
ば２０人程度に選ばれる。

〔発明の効果］ 以上述べたように、本発明によれば、半導体基板上に形
成された不純物を含有する絶縁膜中の不純物を半導体基
板中に選択的に拡散させるようにしていることから、フ
ローティングゲートを形成するための第１の導体膜のエ
ツチング時にこの第１の導体膜で覆われていない部分の
半導体基板がエツチングされてこの部分に段差が形成さ
れても、不純物を含有する絶縁膜から半導体基板中に拡
散された不純物によりこの段差部でのソース線の断線や
抵抗の上昇を防止することができ、これによって半導体
不揮発性メモリをダブルセルファライン方式で製造する
場合の製造歩留まりを向上させることができる。

また、第１の導体膜を熱窒化することによりカップリン
グ絶縁膜を形成しているので、大へなカップリング容量
を得ることができ、しかも耐圧が高く膜質も良好なカッ
プリング絶縁膜を形成することができる。

【図面の簡単な説明】

第１図は本発明の一実施例によるＥＰＲＯＭを示す平面
図、第２図は第１図の■−■線に沿っての断面図、第３
図は第１図の■−■線に沿っての断面図、第４図Ａ〜第
４図Ｅは本発明の一実施例によるＥＦＲＯＭの製造方法
を工程順に説明するための断面図、第５図Ａ〜第５図Ｃ
は本発明の他の実施例によるＥＰＲＯＭの製造方法を工
程順に説明するための断面図、第６図はコントロールゲ
ート及びフローティングゲート間のカップリング絶縁膜
の形成方法を説明するための断面図、第７図はダブルセ
ルアライン方式で製造された従来のＥＦＲＯＭを示す平
面図、第８図は第７図の■−■線に沿っての断面図であ
る。 図面における主要な符号の説明 ｌａｐ型Ｓｉ基板、　２：フィールド酸化膜、３：ゲー
ト絶縁膜、　４：カップリング絶縁膜、６：ソース領域
、　　７：ドレイン領域、　　８：層間絶縁膜、　９：
ビット線、　　１０．１３ニレジストパターン、　　１
１ニ一層目の多結晶Ｓｉ膜、１２：二層目の多結晶Ｓｉ
膜、　　ＦＧ：フローティングゲート、　ＣＧ：コント
ロールゲート。

Claims (1)

1. 【特許請求の範囲】 １、フローティングゲート上にカップリング絶縁膜を介
   してコントロールゲートが積層された構造のメモリトラ
   ンジスタを有し、上記フローティングゲートと上記コン
   トロールゲートとが上記メモリトランジスタのチャネル
   長方向に自己整合的に形成された半導体不揮発性メモリ
   の製造方法において、 半導体基板上にゲート絶縁膜を介して上記フローティン
   グゲート形成用の第１の導体膜を形成した後、この第１
   の導体膜上に上記カップリング絶縁膜を介して上記コン
   トロールゲート形成用の第２の導体膜を形成する工程と
   、 上記第２の導体膜上に所定形状のマスク層を形成した後
   、このマスク層を用いて上記第２の導体膜、上記カップ
   リング絶縁膜及び上記第１の導体膜を順次エッチングす
   ることにより上記コントロールゲート及び上記フローテ
   ィングゲートを形成する工程と、 上記半導体基板上に不純物を含有する絶縁膜を形成する
   工程と、 熱処理を行うことにより上記絶縁膜中の上記不純物を上
   記半導体基板中に選択的に拡散させる工程とを具備する
   ことを特徴とする半導体不揮発性メモリの製造方法。 ２、上記第１の導体膜を熱窒化することにより上記カッ
   プリング絶縁膜を形成するようにしたことを特徴とする
   請求項１記載の半導体不揮発性メモリの製造方法。