JPH11265994A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH11265994A JPH11265994A JP10066888A JP6688898A JPH11265994A JP H11265994 A JPH11265994 A JP H11265994A JP 10066888 A JP10066888 A JP 10066888A JP 6688898 A JP6688898 A JP 6688898A JP H11265994 A JPH11265994 A JP H11265994A
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Abstract
(57)【要約】
【課題】トレンチ型の素子分離構造によって半導体素子
間を分離する構造を有する半導体装置の製造方法に関
し、素子の高集積化を目的とする。 【解決手段】素子分離用溝の上とゲート絶縁膜の上を通
るフローティングゲート、中間絶縁膜及びコントロール
ゲートを含む帯状パターンを間隔をおいて複数形成し、
複数の帯状パターンに重ならない半導体基板に不純物導
入層を形成し、複数の帯状パターンと不純物導入層を覆
う層間絶縁膜を形成し、複数の前記素子分離用溝と複数
の帯状パターンによって四方が囲まれる不純物導入層と
その周囲を露出する開口を層間絶縁膜に形成し、開口内
と層間絶縁膜上に絶縁膜を形成し、絶縁膜を異方性エッ
チングすることにより開口の内周面と帯状パターンの側
部にサイドウォールを形成するとともにサイドウォール
に囲まれたコンタクトホールを形成する工程を含む。
間を分離する構造を有する半導体装置の製造方法に関
し、素子の高集積化を目的とする。 【解決手段】素子分離用溝の上とゲート絶縁膜の上を通
るフローティングゲート、中間絶縁膜及びコントロール
ゲートを含む帯状パターンを間隔をおいて複数形成し、
複数の帯状パターンに重ならない半導体基板に不純物導
入層を形成し、複数の帯状パターンと不純物導入層を覆
う層間絶縁膜を形成し、複数の前記素子分離用溝と複数
の帯状パターンによって四方が囲まれる不純物導入層と
その周囲を露出する開口を層間絶縁膜に形成し、開口内
と層間絶縁膜上に絶縁膜を形成し、絶縁膜を異方性エッ
チングすることにより開口の内周面と帯状パターンの側
部にサイドウォールを形成するとともにサイドウォール
に囲まれたコンタクトホールを形成する工程を含む。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、より詳しくは、トレンチ型の素子分離構造
によって半導体素子間を分離する構造を有する半導体装
置の製造方法に関する。
方法に関し、より詳しくは、トレンチ型の素子分離構造
によって半導体素子間を分離する構造を有する半導体装
置の製造方法に関する。
【０００２】
【従来の技術】半導体装置の製造方法について、セルサ
イズの微細化、及び、工程数の低減は重要な課題であ
る。ＮＯＲ型フラッシュメモリは、通常、一括消去を行
う各ビットのソースを接続するソースラインが必要とな
る。このソースラインの形成方法に関して、セルサイズ
の微細化を目的として、熱酸化膜で形成された素子分離
膜をゲート電極形成後に自己整合的にエッチングして形
成する方法（以下ＳＡＳ（sel-align source) 方式）が
従来用いられている。一方、素子分離領域の微細化とし
て、シリコン基板をエッチングし、トレンチ型の素子分
離を形成する方法が従来用いられている。このトレンチ
型素子分離を用いた場合、前記したＳＡＳ方式の採用が
不可能となり、ソースライン領域をゲート電極形成前に
形成する必要があり、セルサイズの微細化が困難とな
る。
イズの微細化、及び、工程数の低減は重要な課題であ
る。ＮＯＲ型フラッシュメモリは、通常、一括消去を行
う各ビットのソースを接続するソースラインが必要とな
る。このソースラインの形成方法に関して、セルサイズ
の微細化を目的として、熱酸化膜で形成された素子分離
膜をゲート電極形成後に自己整合的にエッチングして形
成する方法（以下ＳＡＳ（sel-align source) 方式）が
従来用いられている。一方、素子分離領域の微細化とし
て、シリコン基板をエッチングし、トレンチ型の素子分
離を形成する方法が従来用いられている。このトレンチ
型素子分離を用いた場合、前記したＳＡＳ方式の採用が
不可能となり、ソースライン領域をゲート電極形成前に
形成する必要があり、セルサイズの微細化が困難とな
る。
【０００３】次に、トレンチ形の素子分離構造を採用す
るＮＯＲ形のフラッシュメモリセルの形成工程を図１０
〜図１２に基づいて簡単に説明する。図１１(a) 〜(c)
は図１０(a) のＩ−Ｉ線断面から見た図であり、図１２
(a)〜(d) は図１０(a) のII−II線断面から見た図であ
る。まず、図１０(a) 、図１１(a) 及び図１２(a) に示
すように、半導体基板101にＸ及びＹ方向に複数のトレ
ンチ102 を形成し、そのトレンチ102 内に絶縁膜103 を
充填し、ついで、半導体基板101 の表面を熱酸化してト
ンネル絶縁膜104 を形成する。なお、Ｘ方向とＹ方向
は、基板面上で互いに直交する方向を示している。
るＮＯＲ形のフラッシュメモリセルの形成工程を図１０
〜図１２に基づいて簡単に説明する。図１１(a) 〜(c)
は図１０(a) のＩ−Ｉ線断面から見た図であり、図１２
(a)〜(d) は図１０(a) のII−II線断面から見た図であ
る。まず、図１０(a) 、図１１(a) 及び図１２(a) に示
すように、半導体基板101にＸ及びＹ方向に複数のトレ
ンチ102 を形成し、そのトレンチ102 内に絶縁膜103 を
充填し、ついで、半導体基板101 の表面を熱酸化してト
ンネル絶縁膜104 を形成する。なお、Ｘ方向とＹ方向
は、基板面上で互いに直交する方向を示している。
【０００４】続いて、全体に第一の導電膜を形成した後
に、第一の導電膜をパターニングしてＹ方向に伸びる複
数のフローティングゲート電極105 をＸ方向に並列に形
成する。そのフローティングゲート電極105 は、図１０
(a) に示すように、トレンチ102 間を通る位置に形成さ
れる。この後に、図１１(b) に示すように、半導体基板
101 とフローティングゲート電極105 を覆うように、中
間絶縁膜106 、第二の導電膜107 、カバー絶縁膜108を
形成する。
に、第一の導電膜をパターニングしてＹ方向に伸びる複
数のフローティングゲート電極105 をＸ方向に並列に形
成する。そのフローティングゲート電極105 は、図１０
(a) に示すように、トレンチ102 間を通る位置に形成さ
れる。この後に、図１１(b) に示すように、半導体基板
101 とフローティングゲート電極105 を覆うように、中
間絶縁膜106 、第二の導電膜107 、カバー絶縁膜108を
形成する。
【０００５】次に、図示しないレジストマスクを使用し
て、カバー絶縁膜108 、第二の導電膜107 をパターニン
グして、図１２(b) に示すように、Ｘ方向に伸びる複数
の帯状のパターンをＹ方向に並列に形成する。この場合
の帯状のパターンは、１つのトレンチ102 上で２本通過
するように配置される。帯状のパターンのうち第二の導
電膜はフラッシュメモリのコントロールゲート電極107a
として使用される。
て、カバー絶縁膜108 、第二の導電膜107 をパターニン
グして、図１２(b) に示すように、Ｘ方向に伸びる複数
の帯状のパターンをＹ方向に並列に形成する。この場合
の帯状のパターンは、１つのトレンチ102 上で２本通過
するように配置される。帯状のパターンのうち第二の導
電膜はフラッシュメモリのコントロールゲート電極107a
として使用される。
【０００６】続いて、レジストマスク（不図示）を除去
した後に、図１０(b) 、図１２(c)に示すように、カバ
ー絶縁膜108 をマスクに使用して中間絶縁膜106 とフロ
ーティングゲート電極105 をパターニングする。さら
に、図１２(c) に示すように、カバー絶縁膜108 、コン
トロールゲート電極107aを含む帯状のパターンをマスク
に使用して、半導体基板101 に不純物をイオン注入し、
その不純物を活性化することによりコントロールゲート
電極107aを含む帯状のパターンの両側に不純物拡散層を
形成する。この不純物拡散層については、図１０(b) に
示すように、トレンチ102 により分断されずにＸ方向に
伸びる領域をソース層109sとし、トレンチ102 及びコン
トロールゲート電極107a（またはフローティングゲート
電極105 ）によって四方が囲まれる領域をドレイン層10
9dとする。
した後に、図１０(b) 、図１２(c)に示すように、カバ
ー絶縁膜108 をマスクに使用して中間絶縁膜106 とフロ
ーティングゲート電極105 をパターニングする。さら
に、図１２(c) に示すように、カバー絶縁膜108 、コン
トロールゲート電極107aを含む帯状のパターンをマスク
に使用して、半導体基板101 に不純物をイオン注入し、
その不純物を活性化することによりコントロールゲート
電極107aを含む帯状のパターンの両側に不純物拡散層を
形成する。この不純物拡散層については、図１０(b) に
示すように、トレンチ102 により分断されずにＸ方向に
伸びる領域をソース層109sとし、トレンチ102 及びコン
トロールゲート電極107a（またはフローティングゲート
電極105 ）によって四方が囲まれる領域をドレイン層10
9dとする。
【０００７】次に、図１０(c) 、図１１(c) 、図１２
(d) に示すように、層間絶縁膜110 を形成した後に、層
間絶縁膜110 をパターニングすることによって、Ｘ方向
でトレンチ102 に挟まれ且つＹ方向で２つのコントロー
ルゲート電極107a（又はフローティングゲート電極105
）に挟まれる位置にコンタクトホール111 を形成す
る。さらに、層間絶縁膜110 の上で、Ｙ方向に伸びる複
数のビット線112 をＸ方向に形成するとともに、そのビ
ット線112 をコンタクトホール111 を通してドレイン層
109dに接続する。
(d) に示すように、層間絶縁膜110 を形成した後に、層
間絶縁膜110 をパターニングすることによって、Ｘ方向
でトレンチ102 に挟まれ且つＹ方向で２つのコントロー
ルゲート電極107a（又はフローティングゲート電極105
）に挟まれる位置にコンタクトホール111 を形成す
る。さらに、層間絶縁膜110 の上で、Ｙ方向に伸びる複
数のビット線112 をＸ方向に形成するとともに、そのビ
ット線112 をコンタクトホール111 を通してドレイン層
109dに接続する。
【０００８】
【発明が解決しようとする課題】そのような工程により
形成されるフラッシュメモリセルにおいて、コントロー
ルゲート電極107a、フローティングゲート電極105 がト
レンチ102 からソース層109s側にはみ出すと、実効的な
チャネル長にバラツキが生じたり、ソース領域が狭くな
ってソース抵抗が大きくなるなどの理由から、消去特性
にバラツキが生じることになる。
形成されるフラッシュメモリセルにおいて、コントロー
ルゲート電極107a、フローティングゲート電極105 がト
レンチ102 からソース層109s側にはみ出すと、実効的な
チャネル長にバラツキが生じたり、ソース領域が狭くな
ってソース抵抗が大きくなるなどの理由から、消去特性
にバラツキが生じることになる。
【０００９】したがって、第二の導電膜107 をパターニ
ングしてコントロールゲート電極107aを形成する工程で
は、パターンの位置合わせマージンをソース層109s側に
確保する必要がある。さらに、コンタクトホール111 を
形成する工程では、コンタクトホール111 とコントロー
ル電極107aが重なることを防止するために、ドレイン層
109dを広くしてコンタクトホール111 の位置合わせマー
ジンを確保する必要がある。
ングしてコントロールゲート電極107aを形成する工程で
は、パターンの位置合わせマージンをソース層109s側に
確保する必要がある。さらに、コンタクトホール111 を
形成する工程では、コンタクトホール111 とコントロー
ル電極107aが重なることを防止するために、ドレイン層
109dを広くしてコンタクトホール111 の位置合わせマー
ジンを確保する必要がある。
【００１０】そのようなコントロールゲート電極の位置
合わせとコンタクトホールの位置合わせという２つの位
置合わせマージンを確保することは、コントロールゲー
ト電極間の間隔を狭くし、ひいてはトレンチの面積を狭
くする際に支障をきたす。本発明の目的は、フラッシュ
メモリを素子分離するために形成されるトレンチの面積
を狭くする半導体装置の製造方法を提供することにあ
る。
合わせとコンタクトホールの位置合わせという２つの位
置合わせマージンを確保することは、コントロールゲー
ト電極間の間隔を狭くし、ひいてはトレンチの面積を狭
くする際に支障をきたす。本発明の目的は、フラッシュ
メモリを素子分離するために形成されるトレンチの面積
を狭くする半導体装置の製造方法を提供することにあ
る。
【００１１】
【課題を解決するための手段】上記した課題は、図１〜
８に例示するように、半導体基板に素子分離用溝を複数
本形成する工程と、前記素子分離用溝の中に絶縁材を充
填する工程と、前記素子分離用溝内を囲む領域の前記半
導体基板の表面にゲート絶縁膜を形成する工程と、前記
素子分離用溝の上と前記ゲート絶縁膜の上を通るフロー
ティングゲート、中間絶縁膜及びコントロールゲートを
含む帯状パターンを間隔をおいて複数形成する工程と、
前記素子分離用溝を囲む領域の前記半導体基板に複数の
前記帯状パターンをマスクにして不純物を導入して不純
物導入層を形成する工程と、複数の前記帯状パターンと
前記不純物導入層を覆う層間絶縁膜を形成する工程と、
マスクを使用して前記層間絶縁膜を部分的にエッチング
することによって、複数の前記素子分離用溝と複数の前
記帯状パターンによって四方が囲まれる領域の前記不純
物導入層とその周囲を露出する開口を前記層間絶縁膜に
形成する工程と、前記開口内と前記層間絶縁膜上に絶縁
膜を形成する工程と、前記絶縁膜をエッチングすること
により、前記絶縁膜を前記開口の内周面と前記帯状パタ
ーンの側部にサイドウォールとして残すとともに、該サ
イドウォールに囲まれたコンタクトホールを前記開口内
に形成する工程と、前記層間絶縁膜の上に配線を形成す
るとともに、該配線を前記コンタクトホールを通して電
気的に接続する工程とを有することを特徴とする半導体
装置の製造方法により解決する。
８に例示するように、半導体基板に素子分離用溝を複数
本形成する工程と、前記素子分離用溝の中に絶縁材を充
填する工程と、前記素子分離用溝内を囲む領域の前記半
導体基板の表面にゲート絶縁膜を形成する工程と、前記
素子分離用溝の上と前記ゲート絶縁膜の上を通るフロー
ティングゲート、中間絶縁膜及びコントロールゲートを
含む帯状パターンを間隔をおいて複数形成する工程と、
前記素子分離用溝を囲む領域の前記半導体基板に複数の
前記帯状パターンをマスクにして不純物を導入して不純
物導入層を形成する工程と、複数の前記帯状パターンと
前記不純物導入層を覆う層間絶縁膜を形成する工程と、
マスクを使用して前記層間絶縁膜を部分的にエッチング
することによって、複数の前記素子分離用溝と複数の前
記帯状パターンによって四方が囲まれる領域の前記不純
物導入層とその周囲を露出する開口を前記層間絶縁膜に
形成する工程と、前記開口内と前記層間絶縁膜上に絶縁
膜を形成する工程と、前記絶縁膜をエッチングすること
により、前記絶縁膜を前記開口の内周面と前記帯状パタ
ーンの側部にサイドウォールとして残すとともに、該サ
イドウォールに囲まれたコンタクトホールを前記開口内
に形成する工程と、前記層間絶縁膜の上に配線を形成す
るとともに、該配線を前記コンタクトホールを通して電
気的に接続する工程とを有することを特徴とする半導体
装置の製造方法により解決する。
【００１２】上記半導体装置の製造方法において、前記
帯状のパターンには、前記コントロールゲートの上に形
成した反射防止膜が存在し、該反射防止膜は、前記層間
絶縁膜に前記開口を形成するためのエッチングのエッチ
ングストッパ層として機能することを特徴とする。上記
半導体装置の製造方法において、前記反射防止膜は窒化
シリコン又は酸化シリコンからなり、前記層間絶縁膜は
酸化シリコン含有材料から構成されていることを特徴と
する。
帯状のパターンには、前記コントロールゲートの上に形
成した反射防止膜が存在し、該反射防止膜は、前記層間
絶縁膜に前記開口を形成するためのエッチングのエッチ
ングストッパ層として機能することを特徴とする。上記
半導体装置の製造方法において、前記反射防止膜は窒化
シリコン又は酸化シリコンからなり、前記層間絶縁膜は
酸化シリコン含有材料から構成されていることを特徴と
する。
【００１３】上記半導体装置の製造方法において、前記
層間絶縁膜は、燐とホウ素のうちの少なくとも一方の不
純物を含む酸化シリコン材料から構成されていることを
特徴とする。上記半導体装置の製造方法において、前記
帯状のパターンの形成は、前記素子分離用溝の中の前記
絶縁材と前記ゲート絶縁膜の上に第一の導電膜を形成す
る工程と、前記第一の導電膜をパターニングして、前記
素子分離用溝の間に挟まれる領域を第一の方向に延びる
フローティングゲートを形成する工程と、前記フローテ
ィングゲートを覆う中間絶縁膜を形成する工程と、前記
中間絶縁膜の上に前記コントロールゲート用の第二の導
電膜を形成する工程と、前記第二の導電膜と前記中間膜
と前記フローティングゲートを、前記第一の方向と交差
する方向に延びる帯状にパターニングする工程とを含む
ことを特徴とする。この場合、複数の前記配線フローテ
ィングゲートは、前記素子分離用溝の上で相互に分離さ
れていることを特徴とする。
層間絶縁膜は、燐とホウ素のうちの少なくとも一方の不
純物を含む酸化シリコン材料から構成されていることを
特徴とする。上記半導体装置の製造方法において、前記
帯状のパターンの形成は、前記素子分離用溝の中の前記
絶縁材と前記ゲート絶縁膜の上に第一の導電膜を形成す
る工程と、前記第一の導電膜をパターニングして、前記
素子分離用溝の間に挟まれる領域を第一の方向に延びる
フローティングゲートを形成する工程と、前記フローテ
ィングゲートを覆う中間絶縁膜を形成する工程と、前記
中間絶縁膜の上に前記コントロールゲート用の第二の導
電膜を形成する工程と、前記第二の導電膜と前記中間膜
と前記フローティングゲートを、前記第一の方向と交差
する方向に延びる帯状にパターニングする工程とを含む
ことを特徴とする。この場合、複数の前記配線フローテ
ィングゲートは、前記素子分離用溝の上で相互に分離さ
れていることを特徴とする。
【００１４】次に、本発明の作用について説明する。本
発明によれば、フローティングゲート、コントロールゲ
ートを含む帯状のパターンと半導体基板との上に層間絶
縁膜を形成した後に、帯状のパターンと素子分離用溝に
よって四方が囲まれた不純物拡散層の上方で、その不純
物導入層よりも広い開口を層間絶縁膜に形成し、つい
で、開口部から一部が露出する帯状のパターンの一方の
側面とその開口の内周面を覆うサイドウォールを形成
し、このサイドウォールによって区画されたコンタクト
ホールを不純物導入層の上に形成するようにしている。
発明によれば、フローティングゲート、コントロールゲ
ートを含む帯状のパターンと半導体基板との上に層間絶
縁膜を形成した後に、帯状のパターンと素子分離用溝に
よって四方が囲まれた不純物拡散層の上方で、その不純
物導入層よりも広い開口を層間絶縁膜に形成し、つい
で、開口部から一部が露出する帯状のパターンの一方の
側面とその開口の内周面を覆うサイドウォールを形成
し、このサイドウォールによって区画されたコンタクト
ホールを不純物導入層の上に形成するようにしている。
【００１５】したがって、ドレイン層の上にコンタクト
ホールを形成する際のパターニング用マスク位置合わせ
が不要になるので、パターニング用マスク位置合わせマ
ージンを確保する必要がなくなる。この結果、コンタク
トホールの周囲に存在する２つのコントロールゲート電
極の間隔と素子分離用溝の長さをそれぞれ小さくするこ
とが可能になり、これによってフラッシュメモリセル同
士の間隔が狭くなって集積度が高くなる。
ホールを形成する際のパターニング用マスク位置合わせ
が不要になるので、パターニング用マスク位置合わせマ
ージンを確保する必要がなくなる。この結果、コンタク
トホールの周囲に存在する２つのコントロールゲート電
極の間隔と素子分離用溝の長さをそれぞれ小さくするこ
とが可能になり、これによってフラッシュメモリセル同
士の間隔が狭くなって集積度が高くなる。
【００１６】
【発明の実施の形態】そこで、以下に本発明の実施形態
を図面に基づいて説明する。図１〜図８は、本発明の一
実施形態に係る半導体装置の製造方法を示し、そのうち
図１〜図３は平面図、図４〜図６は、図１(a) のIII-II
I 線から見た断面図、図７、図８は、図１(a) のIV−IV
線から見た断面図である。
を図面に基づいて説明する。図１〜図８は、本発明の一
実施形態に係る半導体装置の製造方法を示し、そのうち
図１〜図３は平面図、図４〜図６は、図１(a) のIII-II
I 線から見た断面図、図７、図８は、図１(a) のIV−IV
線から見た断面図である。
【００１７】まず、図１(a) 、図４(a) 及び図７(a) に
示す状態になるまでの工程を説明する。シリコン基板
（半導体基板）１の表面を熱酸化して厚さ１５〜３０nm
のSiO2膜を形成し、そのSiO2膜よりなる保護膜２とす
る。この後に、保護膜２の上に膜さ１００〜２００nmの
窒化シリコン膜３を形成する。その後に、CF4 とCHF3と
Arを含むエッチングガスを用いるフォトリソグラフィー
法によって窒化シリコン膜３と保護膜２をパターニング
して素子分離領域に窓３ａを図中Ｘ方向とＹ方向に複数
形成する。それらの窓３ａは、Ｘ方向に幅が０．４μ
ｍ、Ｙ方向に長さが０．９にするとともに、各窓３ａ同
士の間隔をＸ方向及びＹ方向にそれぞれ０．４μｍとす
る。ここで、Ｘ方向とＹ方向は互いに直交する方向であ
る。
示す状態になるまでの工程を説明する。シリコン基板
（半導体基板）１の表面を熱酸化して厚さ１５〜３０nm
のSiO2膜を形成し、そのSiO2膜よりなる保護膜２とす
る。この後に、保護膜２の上に膜さ１００〜２００nmの
窒化シリコン膜３を形成する。その後に、CF4 とCHF3と
Arを含むエッチングガスを用いるフォトリソグラフィー
法によって窒化シリコン膜３と保護膜２をパターニング
して素子分離領域に窓３ａを図中Ｘ方向とＹ方向に複数
形成する。それらの窓３ａは、Ｘ方向に幅が０．４μ
ｍ、Ｙ方向に長さが０．９にするとともに、各窓３ａ同
士の間隔をＸ方向及びＹ方向にそれぞれ０．４μｍとす
る。ここで、Ｘ方向とＹ方向は互いに直交する方向であ
る。
【００１８】さらに、HBr とO2の混合ガス又はCl2 とO2
の混合ガスを用いるドライエチングによって複数の窓３
ａを通してシリコン基板１をエッチングし、これにより
シリコン基板１に深さ約0.５μｍの素子分離用溝（トレ
ンチ）４を複数個形成する。次に、図１(b) 、図４(b)
及び図７(b) に示す状態になるまでの工程を説明する。
の混合ガスを用いるドライエチングによって複数の窓３
ａを通してシリコン基板１をエッチングし、これにより
シリコン基板１に深さ約0.５μｍの素子分離用溝（トレ
ンチ）４を複数個形成する。次に、図１(b) 、図４(b)
及び図７(b) に示す状態になるまでの工程を説明する。
【００１９】ＣＶＤにより素子分離用溝４の中に埋込酸
化膜５として酸化シリコンを成長する。この酸化シリコ
ン膜はSiH4とO2の混合ガスか又はＴＥＯＳ(tetraethoxy
silane) とオゾンの混合ガスを用いる。この酸化シリコ
ン膜５の成長後に、約１０００〜１１００℃のアニール
によって酸化シリコン膜５の膜内を緻密化する。窒化シ
リコン膜３上に成長した埋め込み酸化膜５は、化学機械
研磨によって除去される。
化膜５として酸化シリコンを成長する。この酸化シリコ
ン膜はSiH4とO2の混合ガスか又はＴＥＯＳ(tetraethoxy
silane) とオゾンの混合ガスを用いる。この酸化シリコ
ン膜５の成長後に、約１０００〜１１００℃のアニール
によって酸化シリコン膜５の膜内を緻密化する。窒化シ
リコン膜３上に成長した埋め込み酸化膜５は、化学機械
研磨によって除去される。
【００２０】次に、熱燐酸によって窒化シリコン膜３を
除去した後に、希釈フッ酸を用いて保護膜２を除去する
と同時に素子分離用溝４内の埋込絶縁膜５のシリコン基
板１表面からの突出量を少なくする。その後に、シリコ
ン基板１の表面を熱酸化してSiO2を膜厚９〜１１nmに成
長し、これをトンネル絶縁膜６に適用する。この後に、
不純物を含む第一の多結晶シリコン膜をトンネル絶縁膜
６の上と埋込絶縁膜５の上に約１００〜１５０nmの厚さ
に形成し、ついで、これをフォトリソグラフィーによっ
てパターニングして図１(c) 、図４(c) 及び図７(c) に
示すような帯状のフローティングゲート電極７を並列に
複数本形成する。そのフローティングゲート電極７は、
図１(c) に示すように素子分離用溝３の間の領域のうち
Ｙ方向に延びる領域に配置される。
除去した後に、希釈フッ酸を用いて保護膜２を除去する
と同時に素子分離用溝４内の埋込絶縁膜５のシリコン基
板１表面からの突出量を少なくする。その後に、シリコ
ン基板１の表面を熱酸化してSiO2を膜厚９〜１１nmに成
長し、これをトンネル絶縁膜６に適用する。この後に、
不純物を含む第一の多結晶シリコン膜をトンネル絶縁膜
６の上と埋込絶縁膜５の上に約１００〜１５０nmの厚さ
に形成し、ついで、これをフォトリソグラフィーによっ
てパターニングして図１(c) 、図４(c) 及び図７(c) に
示すような帯状のフローティングゲート電極７を並列に
複数本形成する。そのフローティングゲート電極７は、
図１(c) に示すように素子分離用溝３の間の領域のうち
Ｙ方向に延びる領域に配置される。
【００２１】さらに、図２(a) 、図４(d) 、図８(a) に
示すように、シリコン基板１とフローティングゲート電
極７を覆うように中間絶縁膜８を形成する。この中間絶
縁膜８は、例えば膜厚７〜１０nmの下側酸化シリコン膜
と膜厚１０〜１５nmの窒化シリコン膜と膜厚３nmの上側
酸化シリコン膜からなる三層構造のＯＮＯ膜から構成さ
れている。
示すように、シリコン基板１とフローティングゲート電
極７を覆うように中間絶縁膜８を形成する。この中間絶
縁膜８は、例えば膜厚７〜１０nmの下側酸化シリコン膜
と膜厚１０〜１５nmの窒化シリコン膜と膜厚３nmの上側
酸化シリコン膜からなる三層構造のＯＮＯ膜から構成さ
れている。
【００２２】さらに、中間絶縁膜８の上には、膜厚１０
０〜１５０nmの不純物を含む第二の多結晶シリコン膜９
と膜厚１００〜１５０nmのタングステン・シリサイド膜
１０をＣＶＤ法により成長する。さらに、タングステン
・シリサイド膜１０の上には、窒化酸化シリコン又は窒
化シリコンよりなる反射防止膜１１をプラズマＣＶＤ法
によって約１００nmの厚さに形成する。
０〜１５０nmの不純物を含む第二の多結晶シリコン膜９
と膜厚１００〜１５０nmのタングステン・シリサイド膜
１０をＣＶＤ法により成長する。さらに、タングステン
・シリサイド膜１０の上には、窒化酸化シリコン又は窒
化シリコンよりなる反射防止膜１１をプラズマＣＶＤ法
によって約１００nmの厚さに形成する。
【００２３】この後に、反射防止膜１１上にレジストＲ
を塗布し、これを露光、現像して図４(d) に示すよう
に、レジストＲを複数の帯状にパターニングンする。帯
状のパターンのレジストＲは、Ｘ方向に長く延在し、且
つ、それぞれの素子分離用の溝４の上を２本のストライ
プが通過するように配置される。次に、帯状のレジスト
をマスクに使用して、図５(a) に示すように、反射防止
膜１１、タングステン・シリサイド膜１０、第二の多結
晶シリコン膜９までをエッチングして、それらの膜をレ
ジストＲと同じ帯状に整形する。これによって得られた
タングステン・シリサイド膜１０と第二の多結晶シリコ
ン膜９は、コントロールゲート電極１２として使用され
る。
を塗布し、これを露光、現像して図４(d) に示すよう
に、レジストＲを複数の帯状にパターニングンする。帯
状のパターンのレジストＲは、Ｘ方向に長く延在し、且
つ、それぞれの素子分離用の溝４の上を２本のストライ
プが通過するように配置される。次に、帯状のレジスト
をマスクに使用して、図５(a) に示すように、反射防止
膜１１、タングステン・シリサイド膜１０、第二の多結
晶シリコン膜９までをエッチングして、それらの膜をレ
ジストＲと同じ帯状に整形する。これによって得られた
タングステン・シリサイド膜１０と第二の多結晶シリコ
ン膜９は、コントロールゲート電極１２として使用され
る。
【００２４】続いて、レジストＲを溶剤によって除去し
た後に、反射防止膜１１をマスクに使用して、帯状の反
射防止膜１１に覆われない領域の中間絶縁膜８とフロー
ティングゲート電極７を順にエッチングする。これによ
り、図２(b) に示すように、フローティングゲート電極
７は、素子分離用溝４の上方で複数に分割された状態に
なる。
た後に、反射防止膜１１をマスクに使用して、帯状の反
射防止膜１１に覆われない領域の中間絶縁膜８とフロー
ティングゲート電極７を順にエッチングする。これによ
り、図２(b) に示すように、フローティングゲート電極
７は、素子分離用溝４の上方で複数に分割された状態に
なる。
【００２５】この後に、図５(b) に示すように、反射防
止膜１１をマスクにして、シリコン基板１のうちコント
ロールゲート電極１２の下方を除く領域にｎ形不純物
（燐、砒素）又はｐ形不純物（ホウ素）をイオン注入し
た後に、導入された不純物をシリコン基板１内で活性化
させて不純物拡散層を形成する。その不純物はシリコン
基板１とは反対の導電型を選択する。
止膜１１をマスクにして、シリコン基板１のうちコント
ロールゲート電極１２の下方を除く領域にｎ形不純物
（燐、砒素）又はｐ形不純物（ホウ素）をイオン注入し
た後に、導入された不純物をシリコン基板１内で活性化
させて不純物拡散層を形成する。その不純物はシリコン
基板１とは反対の導電型を選択する。
【００２６】ここで、図２(b) に示すように、不純物拡
散層のうち、コントロールゲート電極１２と交差せずに
Ｘ方向に伸びる領域をソース層１３ｓとする一方、２つ
の素子分離用溝４と２つのコントロールゲート電極１２
によって四方が囲まれる領域をドレイン層１３ｄとす
る。続いて、図２(c) 、図５(c) 、図８(b) に示すよう
に、ＣＶＤ法によって酸化シリコンよりなる第一の層間
絶縁膜１４を１００nmの膜厚に形成した後に、さらにＣ
ＶＤ法によりＢＰＳＧ(boron-phospho silicate glas
s)、ＰＳＧ又はＢＳＧよりなる第二の層間絶縁膜１５を
８００〜１０００nmの厚さに成長する。さらに、第二の
層間絶縁膜１５を平坦化のために８５０〜９００℃で加
熱してリフローする。
散層のうち、コントロールゲート電極１２と交差せずに
Ｘ方向に伸びる領域をソース層１３ｓとする一方、２つ
の素子分離用溝４と２つのコントロールゲート電極１２
によって四方が囲まれる領域をドレイン層１３ｄとす
る。続いて、図２(c) 、図５(c) 、図８(b) に示すよう
に、ＣＶＤ法によって酸化シリコンよりなる第一の層間
絶縁膜１４を１００nmの膜厚に形成した後に、さらにＣ
ＶＤ法によりＢＰＳＧ(boron-phospho silicate glas
s)、ＰＳＧ又はＢＳＧよりなる第二の層間絶縁膜１５を
８００〜１０００nmの厚さに成長する。さらに、第二の
層間絶縁膜１５を平坦化のために８５０〜９００℃で加
熱してリフローする。
【００２７】この後に、図５(c) に示すように、ドレイ
ン層１３ｄの上に窓１６ａを有するレジストパターン１
６を第二の層間絶縁膜１５の上に形成する。その窓１６
ａはドレイン層１３ｄとその周辺の上方に位置する第二
の層間絶縁膜１５を露出させるような広さにする。この
後に、窓１６ａを通して第一及び第二の層間絶縁膜１
４、１５をエッチングすることにより、図３(a) に示す
ように、ドレイン層１３ｄの上面全体を露出させるとと
もに、素子分離用溝４内の酸化シリコン膜５の一部と反
射防止膜１１の一部を露出させるような開口１７を第一
及び第二の層間絶縁膜１４、１５に形成する。
ン層１３ｄの上に窓１６ａを有するレジストパターン１
６を第二の層間絶縁膜１５の上に形成する。その窓１６
ａはドレイン層１３ｄとその周辺の上方に位置する第二
の層間絶縁膜１５を露出させるような広さにする。この
後に、窓１６ａを通して第一及び第二の層間絶縁膜１
４、１５をエッチングすることにより、図３(a) に示す
ように、ドレイン層１３ｄの上面全体を露出させるとと
もに、素子分離用溝４内の酸化シリコン膜５の一部と反
射防止膜１１の一部を露出させるような開口１７を第一
及び第二の層間絶縁膜１４、１５に形成する。
【００２８】このエッチングの際には反応ガスとしてC4
F8/Ar/O2を使用するので、反射防止膜１１はエッチング
ストッパとして機能を有する。しかし、図６(a) に示す
ように反射防止膜１１も僅かであるがエッチングされる
ので、予め反射防止膜１１の膜厚を調整することによっ
てタングステン・シリサイド膜１０の露出を防止してお
くのが好ましい。
F8/Ar/O2を使用するので、反射防止膜１１はエッチング
ストッパとして機能を有する。しかし、図６(a) に示す
ように反射防止膜１１も僅かであるがエッチングされる
ので、予め反射防止膜１１の膜厚を調整することによっ
てタングステン・シリサイド膜１０の露出を防止してお
くのが好ましい。
【００２９】そのような開口１７の形成によって、フロ
ーティングゲート電極７とコントロールゲート電極１２
の側面が露出するので、これらの電極７、１２の側面を
絶縁膜で被覆するために、次のような工程で絶縁性サイ
ドウォールを形成する。まず、第二の層間絶縁膜１５を
覆うとともに開口１７内を充填する酸化シリコン膜（不
図示）をＣＶＤにより形成する。この膜の成長の際に
は、SiH4とO2を成長ガスとして使用し、基板温度を約８
００℃の高温で成長したいわゆる高温酸化膜である。
ーティングゲート電極７とコントロールゲート電極１２
の側面が露出するので、これらの電極７、１２の側面を
絶縁膜で被覆するために、次のような工程で絶縁性サイ
ドウォールを形成する。まず、第二の層間絶縁膜１５を
覆うとともに開口１７内を充填する酸化シリコン膜（不
図示）をＣＶＤにより形成する。この膜の成長の際に
は、SiH4とO2を成長ガスとして使用し、基板温度を約８
００℃の高温で成長したいわゆる高温酸化膜である。
【００３０】次に、図３(b) 、図６(b) に示すように、
反応性イオンエッチング（ＲＩＥ）により第二の層間絶
縁膜１５上の酸化シリコン膜（不図示）をエッチングし
て除去するとともに、開口１７内の酸化シリコン膜を垂
直方向にエッチングしてドレイン層１３ａのほぼ中央部
が露出する幅０．３μｍ程度のコンタクトホール１８を
自己整合的に形成する。この場合、図６(b) に示すよう
に、開口１７の内面とフローティングゲート電極７及び
コントロールゲート電極１２のそれぞれの側面に酸化シ
リコン膜を残し、これをサイドウォール１９とする。こ
の場合のエッチングガスとしてCHF3/CF4/AR を使用す
る。
反応性イオンエッチング（ＲＩＥ）により第二の層間絶
縁膜１５上の酸化シリコン膜（不図示）をエッチングし
て除去するとともに、開口１７内の酸化シリコン膜を垂
直方向にエッチングしてドレイン層１３ａのほぼ中央部
が露出する幅０．３μｍ程度のコンタクトホール１８を
自己整合的に形成する。この場合、図６(b) に示すよう
に、開口１７の内面とフローティングゲート電極７及び
コントロールゲート電極１２のそれぞれの側面に酸化シ
リコン膜を残し、これをサイドウォール１９とする。こ
の場合のエッチングガスとしてCHF3/CF4/AR を使用す
る。
【００３１】次に、コンタクトホール１８の中とサイド
ウォール１９の上と第二の層間絶縁膜１５の上にそれぞ
れAl/Cu からなる属膜をスパッタによって形成する。そ
して、図３(c) 、図６(c) 及び図８(c) に示すように、
その金属膜をパターニングして各コンタクトホール１８
の上を通るビット線２０を並列に複数形成する。各ビッ
ト線２０は、例えばＹ方向に帯状に延在する形状にす
る。
ウォール１９の上と第二の層間絶縁膜１５の上にそれぞ
れAl/Cu からなる属膜をスパッタによって形成する。そ
して、図３(c) 、図６(c) 及び図８(c) に示すように、
その金属膜をパターニングして各コンタクトホール１８
の上を通るビット線２０を並列に複数形成する。各ビッ
ト線２０は、例えばＹ方向に帯状に延在する形状にす
る。
【００３２】以上によってＮＯＲ型のフラッシュメモリ
セルが形成され、その等価回路は例えば図９に示すよう
になる。上述した実施形成によれば、フラッシュメモリ
セルを覆う層間絶縁膜１４，１５のうちドレイン層１３
ｄの上にドレイン層１３ｄよりも広い開口１７を予め形
成し、ついで、その開口１７の内周面とゲート電極７，
１２の側面を覆うサイドウォール１９を自己整合的に形
成し、これによりドレイン層１３ｄの上にサイドウォー
ル１９によって区画されたコンタクトホール１８を形成
するようにしている。
セルが形成され、その等価回路は例えば図９に示すよう
になる。上述した実施形成によれば、フラッシュメモリ
セルを覆う層間絶縁膜１４，１５のうちドレイン層１３
ｄの上にドレイン層１３ｄよりも広い開口１７を予め形
成し、ついで、その開口１７の内周面とゲート電極７，
１２の側面を覆うサイドウォール１９を自己整合的に形
成し、これによりドレイン層１３ｄの上にサイドウォー
ル１９によって区画されたコンタクトホール１８を形成
するようにしている。
【００３３】したがって、ドレイン層１３ｄの上にコン
タクトホール１８を形成する際のパターニング用マスク
位置合わせが不要になるので、パターニング用マスク位
置合わせマージンを確保する必要がなくなる。この結
果、コンタクトホール１８の周囲に存在する２つのコン
トロールゲート電極１２のＹ方向の間隔と素子分離用溝
４のＹ方向の長さをそれぞれ小さくすることが可能にな
り、これによってフラッシュメモリセル同士の間隔が狭
くなって集積度が高くなる。
タクトホール１８を形成する際のパターニング用マスク
位置合わせが不要になるので、パターニング用マスク位
置合わせマージンを確保する必要がなくなる。この結
果、コンタクトホール１８の周囲に存在する２つのコン
トロールゲート電極１２のＹ方向の間隔と素子分離用溝
４のＹ方向の長さをそれぞれ小さくすることが可能にな
り、これによってフラッシュメモリセル同士の間隔が狭
くなって集積度が高くなる。
【００３４】例えば、従来技術ではコンタクトホール形
成用のマスク位置合わせマージンを考慮した場合の２つ
のコントロールゲート電極間の距離を０．７μｍ程度と
すると、本実施形態ではそのコントロールゲート電極間
距離を０．５μｍ程度まで短くすることが可能になっ
た。この結果、本実施形態に係る素子分離用溝のＹ方向
の長さを、従来のものよりも０．２μｍ程度縮めること
ができ、素子の集積度を高くすることが可能になる。
成用のマスク位置合わせマージンを考慮した場合の２つ
のコントロールゲート電極間の距離を０．７μｍ程度と
すると、本実施形態ではそのコントロールゲート電極間
距離を０．５μｍ程度まで短くすることが可能になっ
た。この結果、本実施形態に係る素子分離用溝のＹ方向
の長さを、従来のものよりも０．２μｍ程度縮めること
ができ、素子の集積度を高くすることが可能になる。
【００３５】さらに、層間絶縁膜１４，１５に形成した
開口１７の内周にはなだらかなサイドウォール１９が存
在するので、層間絶縁膜１４，１５が厚くなってもコン
タクトホール１９を通るビット線２０のステップカバレ
ッジが良好になる。
開口１７の内周にはなだらかなサイドウォール１９が存
在するので、層間絶縁膜１４，１５が厚くなってもコン
タクトホール１９を通るビット線２０のステップカバレ
ッジが良好になる。
【００３６】
【発明の効果】以上述べたように本発明によれば、フロ
ーティングゲート、コントロールゲートを含む帯状のパ
ターンと半導体基板との上に層間絶縁膜を形成した後
に、帯状のパターンと素子分離用溝によって四方が囲ま
れた不純物拡散層の上方で、その不純物導入層よりも広
い開口を層間絶縁膜に形成し、ついで、開口部から一部
が露出する帯状のパターンの一方の側面とその開口の内
周面を覆うサイドウォールを形成し、このサイドウォー
ルによって区画されたコンタクトホールを不純物導入層
の上に形成するようにしたので、ドレイン層の上にコン
タクトホールを形成する際のパターニング用マスク位置
合わせが不要になるので、コンタクトホールの周囲に存
在する２つのコントロールゲート電極の間隔と素子分離
用溝の長さをそれぞれ小さくすることが可能になり、こ
れによってフラッシュメモリセルの集積度を高くするこ
とができる。
ーティングゲート、コントロールゲートを含む帯状のパ
ターンと半導体基板との上に層間絶縁膜を形成した後
に、帯状のパターンと素子分離用溝によって四方が囲ま
れた不純物拡散層の上方で、その不純物導入層よりも広
い開口を層間絶縁膜に形成し、ついで、開口部から一部
が露出する帯状のパターンの一方の側面とその開口の内
周面を覆うサイドウォールを形成し、このサイドウォー
ルによって区画されたコンタクトホールを不純物導入層
の上に形成するようにしたので、ドレイン層の上にコン
タクトホールを形成する際のパターニング用マスク位置
合わせが不要になるので、コンタクトホールの周囲に存
在する２つのコントロールゲート電極の間隔と素子分離
用溝の長さをそれぞれ小さくすることが可能になり、こ
れによってフラッシュメモリセルの集積度を高くするこ
とができる。
【図１】図１は、本発明の実施の形態に係る半導体装置
の製造工程を示す平面図（その１）である。
の製造工程を示す平面図（その１）である。
【図２】図２は、本発明の実施の形態に係る半導体装置
の製造工程を示す平面図（その２）である。
の製造工程を示す平面図（その２）である。
【図３】図３は、本発明の実施の形態に係る半導体装置
の製造工程を示す平面図（その３）である。
の製造工程を示す平面図（その３）である。
【図４】図４は、図１(a) のIII-III 線断面からみた本
発明の実施の形態に係る半導体装置の製造工程を示す断
面図（その１）である。
発明の実施の形態に係る半導体装置の製造工程を示す断
面図（その１）である。
【図５】図５は、図１(a) のIII-III 線断面からみた本
発明の実施の形態に係る半導体装置の製造工程を示す断
面図（その２）である。
発明の実施の形態に係る半導体装置の製造工程を示す断
面図（その２）である。
【図６】図６は、図１(a) のIII-III 線断面からみた本
発明の実施の形態に係る半導体装置の製造工程を示す断
面図（その３）である。
発明の実施の形態に係る半導体装置の製造工程を示す断
面図（その３）である。
【図７】図７は、図１(a) のIV− IV 線断面からみた本
発明の実施の形態に係る半導体装置の製造工程を示す断
面図（その１）である。
発明の実施の形態に係る半導体装置の製造工程を示す断
面図（その１）である。
【図８】図８は、図１(a) のIV− IV 線断面からみた本
発明の実施の形態に係る半導体装置の製造工程を示す断
面図（その２）である。
発明の実施の形態に係る半導体装置の製造工程を示す断
面図（その２）である。
【図９】図９は、ＮＯＲ型のフラッシュメモリセルの等
価回路図である。
価回路図である。
【図１０】図１０は、従来のＮＯＲ型フラッシュメモリ
セルの製造工程を示す平面図である。
セルの製造工程を示す平面図である。
【図１１】図１１は、図１０(a) のＩ−Ｉ線断面図から
みた従来のＮＯＲ型フラッシュメモリセルの製造工程を
示す断面図である。
みた従来のＮＯＲ型フラッシュメモリセルの製造工程を
示す断面図である。
【図１２】図１２は、図１０(a) のII−II線断面からみ
た従来のＮＯＲ型フラッシュメモリセルの製造工程を示
す断面図である。
た従来のＮＯＲ型フラッシュメモリセルの製造工程を示
す断面図である。
１…シリコン基板（半導体基板）、２…保護絶縁膜、３
…窒化シリコン膜、３ａ…窓、４…素子分離用溝、５…
埋め込み酸化膜、６…トンネル絶縁膜、７…フローティ
ングゲート電極、８…中間絶縁膜、９…第二の多結晶シ
リコン膜、１０…タングステン・シリサイド膜、１１…
反射防止膜、１２…コントロールゲート電極、１３ｓ…
ソース層、１３ｄ…ドレイン層、１４…第一の層間絶縁
膜、１５…第二の層間絶縁膜、１６…窓、１７…開口、
１８…コンタクトホール、１９…サイドウォール、２０
…ビット線（配線）
…窒化シリコン膜、３ａ…窓、４…素子分離用溝、５…
埋め込み酸化膜、６…トンネル絶縁膜、７…フローティ
ングゲート電極、８…中間絶縁膜、９…第二の多結晶シ
リコン膜、１０…タングステン・シリサイド膜、１１…
反射防止膜、１２…コントロールゲート電極、１３ｓ…
ソース層、１３ｄ…ドレイン層、１４…第一の層間絶縁
膜、１５…第二の層間絶縁膜、１６…窓、１７…開口、
１８…コンタクトホール、１９…サイドウォール、２０
…ビット線（配線）
Claims (6)
- 【請求項１】半導体基板に素子分離用溝を複数形成する
工程と、 前記素子分離用溝の中に絶縁材を充填する工程と、 前記素子分離用溝内を囲む領域の前記半導体基板の表面
にゲート絶縁膜を形成する工程と、 前記素子分離用溝の上と前記ゲート絶縁膜の上を通るフ
ローティングゲート、中間絶縁膜及びコントロールゲー
トを含む帯状パターンを間隔をおいて複数本形成する工
程と、 前記素子分離用溝を囲む領域の前記半導体基板に、複数
の前記帯状パターンをマスクにして不純物を導入して不
純物導入層を形成する工程と、 複数の前記帯状パターンと前記不純物導入層を覆う層間
絶縁膜を形成する工程と、 マスクを使用して前記層間絶縁膜を部分的にエッチング
することによって、複数の前記素子分離用溝と複数の前
記帯状パターンによって四方が囲まれ領域の前記不純物
導入層とその周囲を露出する開口を前記層間絶縁膜に形
成する工程と、 前記開口内と前記層間絶縁膜上に絶縁膜を形成する工程
と、 前記絶縁膜をエッチングすることにより、前記絶縁膜を
前記開口の内周面と前記帯状パターンの側部にサイドウ
ォールとして残すとともに、該サイドウォールに囲まれ
たコンタクトホールを前記開口内に形成する工程と、 前記層間絶縁膜の上に配線を形成するとともに、該配線
を前記コンタクトホールを通して電気的に接続する工程
とを有することを特徴とする半導体装置の製造方法。 - 【請求項２】前記帯状のパターンには、前記コントロー
ルゲートの上に形成した反射防止膜が存在し、該反射防
止膜は、前記層間絶縁膜に前記開口を形成するためのエ
ッチングのエッチングストッパ層として機能することを
特徴とする請求項１記載の半導体装置の製造方法。 - 【請求項３】前記反射防止膜は窒化シリコン又は酸化シ
リコンからなり、前記層間絶縁膜は酸化シリコン含有材
料から構成されていることを特徴とする請求項１記載の
半導体装置の製造方法。 - 【請求項４】前記層間絶縁膜は、燐とホウ素のうちの少
なくとも一方の不純物を含む酸化シリコン材料から構成
されていることを特徴とする請求項１記載の半導体装置
の製造方法。 - 【請求項５】前記帯状のパターンの形成は、 前記素子分離用溝の中の前記絶縁材と前記ゲート絶縁膜
の上に第一の導電膜を形成する工程と、 前記第一の導電膜をパターニングして、前記素子分離用
溝の間に挟まれる領域を第一の方向に延びるフローティ
ングゲートを形成する工程と、 前記フローティングゲートを覆う中間絶縁膜を形成する
工程と、 前記中間絶縁膜の上に前記コントロールゲート用の第二
の導電膜を形成する工程と、 前記第二の導電膜と前記中間膜と前記フローティングゲ
ートを、前記第一の方向と交差する方向に延びる帯状に
パターニングする工程とを含むことを特徴とする請求項
１記載の半導体装置の製造方法。 - 【請求項６】複数の前記配線フローティングゲートは、
前記素子分離用溝の上で相互に分離されていることを特
徴とする請求項５記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10066888A JPH11265994A (ja) | 1998-03-17 | 1998-03-17 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10066888A JPH11265994A (ja) | 1998-03-17 | 1998-03-17 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11265994A true JPH11265994A (ja) | 1999-09-28 |
Family
ID=13328907
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10066888A Pending JPH11265994A (ja) | 1998-03-17 | 1998-03-17 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11265994A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001196479A (ja) * | 1999-12-27 | 2001-07-19 | Hyundai Electronics Ind Co Ltd | フラッシュメモリ素子の製造方法 |
| JP2004342881A (ja) * | 2003-05-16 | 2004-12-02 | Sharp Corp | 半導体記憶装置および半導体装置およびｉｃカードおよび携帯電子機器および半導体記憶装置の製造方法 |
| US7579647B2 (en) | 2000-08-11 | 2009-08-25 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor memory device having memory cell array suitable for high density and high integration |
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1998
- 1998-03-17 JP JP10066888A patent/JPH11265994A/ja active Pending
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