JP4010425B2

JP4010425B2 - 半導体装置及びその製造方法

Info

Publication number: JP4010425B2
Application number: JP06678997A
Authority: JP
Inventors: 賢司福田; 浩一橋本; 浩美林
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1997-03-19
Filing date: 1997-03-19
Publication date: 2007-11-21
Anticipated expiration: 2017-03-19
Also published as: JPH10261646A

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に関し、特に半導体基板上に配置された配線及びこれに交差する局所配線を有する半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
図５Ａ〜５Ｃを参照して、従来の局所配線形成方法について説明する。
【０００３】
図５Ａに示すように、半導体基板上の絶縁層１００の上に、紙面に垂直な方向に延在する配線１０１及び１０２が形成されている。配線１０１及び１０２は、例えばポリシリコンにより形成される。配線１０１の上面上には、ＳｉＯ₂からなる絶縁膜１０３が形成されている。ここで、配線１０１に関して配線１０２と反対側の領域に形成されている半導体基板表面の低抵抗領域（図示せず）と配線１０２とを、配線１０１と交差する局所配線で接続する場合を考える。
【０００４】
配線１０１及び１０２、絶縁膜１０３を覆うように、基板表面の全領域上にＳｉＯ₂膜１０４を等方的に堆積する。
【０００５】
図５Ｂに示すように、ＳｉＯ₂膜１０４を異方的にエッチングし、配線１０１及び１０２の側面上にそれぞれスペーサ領域１０４ａ及び１０４ｂを残す。配線１０２の上面を完全に露出させるためにやや過度のエッチングを行うと、配線１０１の上面に形成された絶縁膜１０３の上層部もエッチングされ、その膜厚が減少する。
【０００６】
図５Ｃに示すように、配線１０２の上面から配線１０１と交差して反対側まで延在する局所配線１０５を形成する。局所配線１０５は、スペーサ領域１０４ａと絶縁膜１０３により、配線１０１と電気的に絶縁される。
【０００７】
【発明が解決しようとする課題】
図５Ｂに示す異方性エッチングの工程において、配線１０２の上面を確実に露出させ、配線１０１の上に十分な厚さの絶縁膜１０３を安定して残すためには、エッチング条件を厳密に制御する必要がある。過度のエッチングが行われると、絶縁膜１０３の膜厚の減少量が大きくなり、局所配線１０５と配線１０１との間の十分な絶縁性を確保することが困難になる。
【０００８】
本発明の目的は、基板上に形成された配線と、それに交差する局所配線との間の十分な絶縁性を安定して確保することができる半導体装置及びその製造方法を提供することである。
【０００９】
本発明の一観点によると、絶縁性表面を有する半導体基板の該絶縁性表面上に、導電性材料からなる第１の配線、該第１の配線の上に配置された第１の絶縁膜、及び該第１の絶縁膜の上に配置され、該第１の絶縁膜とはエッチング耐性の異なる第２の絶縁膜からなる積層構造を形成する工程と、前記積層構造の上面及び側面を含む基板表面上に等方的に、前記第２の絶縁膜とはエッチング耐性の異なる絶縁材料からなる第１のスペーサ絶縁層を堆積し、該第１のスペーサ絶縁層を異方的にエッチングして前記積層構造の側面上に、第１のスペーサ領域を残す工程と、前記第２の絶縁膜を除去する工程と、前記第１のスペーサ領域の表面を含む基板表面上に、第２のスペーサ絶縁層を堆積し、該第２のスペーサ絶縁層を異方的にエッチングし、前記第１のスペーサ領域の外側の側面上、及び前記第１の絶縁膜の上面よりも上方に位置する内側の側面上に第２のスペーサ領域を残す工程と、前記第１の配線と交差し、前記第１及び第２のスペーサ領域と前記第１の絶縁膜とにより前記第１の配線と電気的に絶縁された第２の配線を形成する工程とを有する半導体装置の製造方法が提供される。
【００１０】
第１のスペーサ絶縁層の異方性エッチング時に、第１の絶縁膜が第２の絶縁膜で覆われている。第１のスペーサ絶縁層と第２の絶縁膜とは、相互にエッチング耐性を異にするため、第２の絶縁膜が露出した時点で第１のスペーサ絶縁層のエッチングが停止する。このため、第２の絶縁膜に覆われた第１の絶縁膜を安定して残すことができ、第１の配線と第２の配線との間の十分な電気的絶縁を確保することができる。
【００１１】
第２の絶縁膜を除去したのち、第１のスペーサ領域の上端が第１の絶縁膜の上面よりも上方に突出する。この突出部の内側の側面は基板表面に対してほぼ垂直であり、基板表面に傾斜度の大きな段差が形成される。第２のスペーサ領域を形成することにより、この段差の傾斜度が緩和される。このため、第２の配線形成時における段差部へのエッチング残りを抑制できる。
【００１２】
本発明の他の観点によると、絶縁性表面を有する半導体基板と、前記絶縁性表面上に形成された第１の配線と、前記第１の配線の上面上に形成された第１の絶縁膜と、前記第１の配線と第１の絶縁膜との積層構造の両側の側面上に形成された絶縁材料からなる第１のスペーサ領域であって、その最上端が前記第１の絶縁膜の上面よりも高い前記第１のスペーサ領域と、前記第１のスペーサ領域の外側の側面上、及び前記第１の絶縁膜の上面よりも上方に位置する内側の側面上に形成された絶縁材料からなる第２のスペーサ領域と、前記第２のスペーサ領域の表面の一部の領域上、及び前記第１の絶縁膜の上面の一部の領域上に配置され、前記第１の配線と交差するように形成された第２の配線とを有する半導体装置が提供される。
【００１３】
第１の配線と第２の配線とが、第１の絶縁膜、第１及び第２のスペーサ領域とにより電気的に絶縁される。第２のスペーサ領域が、第１のスペーサ領域の側面からなる段差の傾斜度を緩和するため、第２の配線形のパターニングを容易に行うことができる。
【００１４】
本発明の他の観点によると、絶縁性表面を有する半導体基板の該絶縁性表面上に、導電性材料からなる第１の配線、該第１の配線の上に配置された第１の絶縁膜、及び該第１の絶縁膜の上に配置され、該第１の絶縁膜とはエッチング耐性の異なる第２の絶縁膜からなる積層構造を形成する工程と、前記積層構造の上面及び側面を含む基板表面上に等方的に、前記第２の絶縁膜とはエッチング耐性の異なる絶縁材料からなる第１のスペーサ絶縁層を堆積し、該第１のスペーサ絶縁層を異方的にエッチングして前記積層構造の側面上に、第１のスペーサ領域を残す工程と、前記第２の絶縁膜を除去する工程と、前記第１の配線、第１の絶縁膜、第１のスペーサ領域を覆うように、基板上に層間絶縁膜を形成する工程と、前記層間絶縁膜に、前記第１の配線と交差する溝を形成し、該溝の底面に、前記絶縁性表面の一部、前記第１の絶縁膜の表面の一部及び第１のスペーサ領域の表面の一部を露出させる工程と、前記溝内を埋め尽くすように、前記層間絶縁膜の上に導電性材料からなる配線層を形成する工程と、前記配線層をエッチバックして、前記溝の中に配線層の一部を残す工程とを有する半導体装置の製造方法が提供される。
【００１５】
第１のスペーサ絶縁層の異方性エッチング時に、第１の絶縁膜が第２の絶縁膜で覆われている。第１のスペーサ絶縁層と第２の絶縁膜とは、相互にエッチング耐性を異にするため、第２の絶縁膜が露出した時点で第１のスペーサ絶縁層のエッチングが停止する。このため、第２の絶縁膜に覆われた第１の絶縁膜を安定して残すことができ、第１の配線と第２の配線との間の十分な電気的絶縁を確保することができる。
【００１６】
本発明の他の観点によると、絶縁性表面を有する半導体基板と、前記絶縁性表面上に形成された第１の配線と、前記第１の配線の上面上に形成された第１の絶縁膜と、前記第１の配線と第１の絶縁膜との積層構造の両側の側面上に形成された絶縁材料からなるスペーサ領域であって、その最上端が前記第１の絶縁膜の上面よりも高い前記スペーサ領域と、前記第１の絶縁膜及び前記スペーサ領域を覆うように基板上に形成され、前記第１の配線と交差する溝を有する層間絶縁膜であって、前記溝の底面の一部に前記第１の絶縁膜の表面の一部と前記スペーサ領域の表面の一部が露出する前記層間絶縁膜と、前記層間絶縁膜の溝内に埋め込まれた第２の配線とを有する半導体装置が提供される。
【００１７】
第１の配線と第２の配線とが、第１の絶縁膜とスペーサ領域とにより電気的に絶縁される。
【００１８】
【発明の実施の形態】
本発明の実施例を、スタティックＲＡＭのメモリセルを例にとって説明する。
【００１９】
図１Ａは、スタティックＲＡＭの１ビット分のメモリセルの等価回路を示す。２つの電源線Ｖ_DDとＶ_SSとの間に、２つのインバータ回路ＩＮＶ１とＩＮＶ２が接続されている。第１のインバータ回路ＩＮＶ１は、ｐＭＯＳトランジスタＱ１とｎＭＯＳトランジスタＱ２との直列回路により構成され、第２のインバータ回路ＩＮＶ２は、ｐＭＯＳトランジスタＱ３とｎＭＯＳトランジスタＱ４との直列回路により構成されている。
【００２０】
第１のインバータ回路ＩＮＶ１のドレインＤ１、Ｄ２は、第２のインバータ回路ＩＮＶ２のゲート電極Ｇ２に局所配線ＬＩ１によって接続されている。第２のインバータ回路ＩＮＶ２のドレインＤ３、Ｄ４を接続する出力線が、局所配線ＬＩ２によって第１のインバータ回路ＩＮＶ１のゲート電極Ｇ１に帰還されている。
【００２１】
さらに、第１のインバータ回路の出力線は、転送トランジスタＱ５を介してビット線−ＢＬ（ＢＬバー）に接続され、第２のインバータ回路ＩＮＶ２の出力線は、転送トランジスタＱ６を介してビット線ＢＬに接続されている。２つの転送トランジスタＱ５、Ｑ６のゲートは、共に同一のワード線ＷＬに接続されている。
【００２２】
図１Ｂは、図１Ａに示すスタティックＲＡＭ回路の構成例を示す半導体装置の平面図である。
【００２３】
図１Ｂにおいて、上側にはｎウェルが形成され、下側にはｐウェルが形成されている。ｎウェル中の活性領域ＡＲ１がフィールド酸化膜に囲まれて画定され、ｐウェル中の活性領域ＡＲ２が同様にフィールド酸化膜によって画定されている。これらの活性領域ＡＲ１、ＡＲ２以外のＳｉ表面は、フィールド酸化膜によって覆われている。
【００２４】
ｎウェルの活性領域ＡＲ１は、図中において倒立したＴ型形状を有し、ｐウェルの活性領域ＡＲ２は、倒立したＵ型形状を有する。Ｔ型の活性領域ＡＲ１の水平部分及びＵ型の活性領域ＡＲ２の水平部分を貫通するように、２つのゲート電極Ｇ１、Ｇ２が配置されている。なお、ゲート電極Ｇ１、Ｇ２は、共に活性領域ＡＲ１及びＡＲ２内に位置するゲート電極部と、これらを相互に接続する配線部とから構成されるが、ゲート電極部と配線部とをまとめてゲート電極を呼ぶ。なお、本明細書において、この配線部を単に「配線」と呼ぶ場合もある。さらに図中下方にＵ型活性領域ＡＲ２の２つの垂直部分を貫通するようにゲート電極Ｇ３が形成されている。ゲート電極Ｇ３はワードラインＷＬを兼ねる。
【００２５】
さらに、ゲート電極Ｇ３の図中下方にゲート電極Ｇ４がゲート電極Ｇ３と平行に配置されている。ゲート電極Ｇ４は、図には示さない他のメモリセルのトランジスタを制御する。
【００２６】
これらゲート電極Ｇ１、Ｇ２、Ｇ３及びＧ４をマスクとしてイオン注入することにより、ゲート電極Ｇ１、Ｇ２に覆われていない活性領域ＡＲ１の表面層にはｐ型不純物がドープされてｐ型領域とされ、活性領域ＡＲ２のゲート電極Ｇ１、Ｇ２、Ｇ３及びＧ４に覆われていない表面層にはｎ型不純物がドープされてｎ型領域とされている。このようにして、活性領域ＡＲ１内に２つのＭＯＳトランジスタＱ１、Ｑ３が形成され、活性領域ＡＲ２内の水平部分に２つのＭＯＳトランジスタＱ２、Ｑ４、垂直部分に２つのＭＯＳトランジスタＱ５、Ｑ６が形成されている。
【００２７】
本構成においては、ＭＯＳトランジスタＱ１、Ｑ３のソース領域Ｓ１は共通領域とされている。また、２つのＭＯＳトランジスタＱ２、Ｑ４のソース領域Ｓ２も共通領域とされている。さらに、２つのＭＯＳトランジスタＱ５、Ｑ６の各々のドレイン領域Ｄ２、Ｄ４は、それぞれ２つのＭＯＳトランジスタＱ２、Ｑ４のドレイン領域と共通領域で形成されている。
【００２８】
ゲート電極Ｇ１、Ｇ２、Ｇ３及びＧ４の表面が絶縁膜で覆われ、コンタクト領域ＣＴ１、ＣＴ２の領域でのみその絶縁膜が剥離されている。すなわち、ゲート電極はコンタクト領域ＣＴ１及びＣＴ２の部分でのみ露出され、基板表面は活性領域ＡＲ１、ＡＲ２のうちゲート電極Ｇ１、Ｇ２、Ｇ３及びＧ４で覆われていない部分でのみ露出する。
【００２９】
ゲート電極Ｇ１のうちコンタクト領域ＣＴ１よりもＭＯＳトランジスタＱ１側の部分はｐ型導電性を付与され、ＭＯＳトランジスタＱ２側の部分はｎ型導電性を付与されている。同様に、ゲート電極Ｇ２のうちコンタクト領域ＣＴ２よりもＭＯＳトランジスタＱ３側の部分はｐ型導電性を付与され、ＭＯＳトランジスタＱ４側の部分はｎ型導電性を付与されている。
【００３０】
局所配線ＬＩ１が、ドレイン領域Ｄ１、Ｄ２及びゲート電極Ｇ２のコンタクト領域ＣＴ２を結ぶように形成され、局所配線ＬＩ２はドレイン領域Ｄ３、Ｄ４及びゲート電極Ｇ１のコンタクト領域ＣＴ１を結ぶように形成される。局所配線ＬＩ１及びＬＩ２は、それぞれゲート電極Ｇ１及びＧ２と交差する。
【００３１】
これらの局所配線ＬＩ１、ＬＩ２は、３つの端部において下地半導体表面と接触するが、その他の領域においては絶縁膜上に配置される。したがって、局所配線ＬＩ１、ＬＩ２を形成する際に、特に層間絶縁膜を設ける必要はない。
【００３２】
局所配線ＬＩ１、ＬＩ２の上に層間絶縁膜が形成され、ソース領域Ｓ１、Ｓ２、Ｓ５、Ｓ６の表面を露出するように、それぞれコンタクトホールＣＴ３、ＣＴ４、ＣＴ５、ＣＴ６が形成されている。各コンタクトホールＣＴ３、ＣＴ４、ＣＴ５、ＣＴ６の底面には、それぞれ局所配線ＬＩ１、ＬＩ２と同時に形成されたＣｏシリサイド膜ＳＦ３、ＳＦ４、ＳＦ５、ＳＦ６が形成されている。コンタクトホールＣＴ５及びＣＴ６にそれぞれ接続され、図中の縦方向に延在するビット線−ＢＬ及びＢＬが、層間絶縁膜の上に配置される。また、コンタクトホールＣＴ３及びＣＴ４にそれぞれ接続され、図中の横方向に延在するＶｄｄ線及びＶｓｓ線が、層間絶縁膜の上に配置される。
【００３３】
次に、図２Ａ〜２Ｄ、図３Ａ〜３Ｃを参照して、本発明の実施例による半導体装置の製造方法について説明する。図２Ａ〜２Ｄ、図３Ａ〜３Ｃは、図１Ｂの一点鎖線Ｂ１−Ｂ１における断面図に相当する。
【００３４】
図２Ａにおいて、ＬＯＣＯＳ法によりシリコン基板１の表面を選択的に酸化して、フィールド酸化膜２を形成する。例えば、ウェット酸素雰囲気中で基板温度を９５０℃とし６時間の酸化を行うことにより、厚さ２５０ｎｍのフィールド酸化膜２が形成される。フィールド酸化膜２によって、図１Ｂに示す活性領域ＡＲ１及びＡＲ２が画定される。活性領域ＡＲ１及びＡＲ２に対応する表面層に、それぞれｎ型不純物及びｐ型不純物をドープし、ｎ型ウェル及びｐ型ウェルを形成する。活性領域ＡＲ１及びＡＲ２の表面上にゲート絶縁膜を形成する。
【００３５】
図２Ａに示すように、フィールド酸化膜２の上に、アモルファスシリコンからなる厚さ１８０ｎｍのゲート電極層３を堆積する。ゲート電極層３の堆積は、ＳｉＨ₄をソースガスとし、成長温度を６５０℃とした化学気相堆積（ＣＶＤ）により行う。
【００３６】
ゲート電極層３の上にＳｉＯ₂からなる厚さ８２ｎｍの絶縁層を堆積する。この絶縁層のうち、図１Ｂに示すコンタクト領域ＣＴ１及びＣＴ２に対応する部分を除去し、その他の領域に絶縁膜４を残す。この絶縁層のエッチングは、流量６０ｓｃｃｍのＣＨＦ₃、流量６０ｓｃｃｍのＣＦ₄及び流量８００ｓｃｃｍのＡｒガスを用い、ＲＦ印加電力を７５０Ｗ、雰囲気圧力を１７００ｍＴｏｒｒとした反応性イオンエッチング（ＲＩＥ）により行う。
【００３７】
絶縁膜４及びゲート電極層３の露出した表面を覆うように、ＳｉＮからなるエッチング保護層５を堆積する。エッチング保護層５の堆積は、原料ガスとして流量１８ｓｃｃｍのＳｉＨ₄と流量６０ｓｃｃｍのＮＨ₃を用い、印加電力を５０Ｗ、圧力を１．５Ｔｏｒｒとしたプラズマ励起型ＣＶＤにより行う。
【００３８】
エッチング保護層５の上に、図１Ｂに示すゲート電極Ｇ１及びＧ２に対応するレジストパターン６を形成する。レジストパターン６を形成するための露光時に、エッチング保護層５が反射防止膜として作用する。レジストパターン６をエッチングマスクとして、エッチング保護層５と絶縁膜４をエッチングする。このエッチングは、流量９０ｓｃｃｍのＣＦ₄と流量９００ｓｃｃｍのＡｒガスを用い、ＲＦ印加電力を１０００Ｗ、雰囲気圧力を５００ｍＴｏｒｒとしたＲＩＥにより行う。
【００３９】
続いて、ゲート電極層３をエッチングする。このエッチングは、例えば流量１００ｓｃｃｍのＨＢｒを用い、ＲＦ印加電力を２５０Ｗ、雰囲気圧力を０．１ＴｏｒｒとしたＲＩＥにより行う。エッチング後にレジストパターン６を除去する。
【００４０】
図２Ｂは、レジストパターン６を除去した後の基板断面図を示す。配線Ｇ１とＧ２が形成される。なお、配線Ｇ１及びＧ２は、それぞれ図１Ｂに示すゲート電極Ｇ１及びＧ２に相当する。配線Ｇ１の上には、ＳｉＯ₂からなる絶縁膜４ａとＳｉＮからなるエッチング保護膜５ａの２層が残る。配線Ｇ２の上には、ＳｉＮからなるエッチング保護膜５ｂが残る。
【００４１】
図２Ｃに示すように、ＣＶＤにより、基板全面にＳｉＯ₂からなるスペーサ絶縁層７を堆積する。このスペーサ絶縁層７を異方性エッチングし、配線Ｇ１、絶縁膜４ａ及びエッチング保護膜５ａからなる積層構造の側面上にスペーサ領域７ａを残し、配線Ｇ２とエッチング保護膜５ｂからなる積層構造の側面上にスペーサ領域７ｂを残す。スペーサ絶縁層の異方性エッチングは、例えば流量４０ｓｃｃｍのＣＨＦ₃、流量４０ｓｃｃｍのＣＦ₄、及び流量６５０ｓｃｃｍのＡｒガスを用い、ＲＦ印加電力を３００Ｗ、雰囲気圧力を１０００ｍＴｏｒｒとしたＲＩＥにより行う。
【００４２】
このエッチング条件では、ＳｉＮに対するＳｉＯ₂のエッチング選択比が大きくなり、３〜４程度になるため、過度のエッチングを行ってもエッチング保護膜５ａ及び５ｂのエッチング量は少ない。配線Ｇ１上の絶縁膜４ａがエッチング保護膜５ａにより保護されているため、絶縁膜４ａの膜厚の減少を防止できる。なお、絶縁膜４ａの膜厚減少を防止するためには、絶縁膜４ａに対するエッチング保護膜５ａのエッチング選択比が４以上になるように、スペーサ絶縁層７の異方性エッチングの条件を選択することが好ましい。
【００４３】
スペーサ領域７ａ、７ｂの形成後、露出しているシリコン基板１の表面を熱酸化し、厚さ約５ｎｍのＳｉＯ₂膜を形成する。このＳｉＯ₂膜は、後工程においてシリコン基板表面を保護する役目を果たす。
【００４４】
図２Ｄに示すように、温度約１４０℃の熱リン酸を用いてエッチング保護膜５ａ及び５ｂを除去する。スペーサ領域７ａ及び７ｂの最上端がそれぞれ絶縁膜４ａ及び配線Ｇ２の上面よりも上方に突出し、各スペーサ領域７ａ及び７ｂの突出部の内側に、基板面に対してほぼ垂直に切り立った側壁が形成される。
【００４５】
図３Ａに示すように、基板全面にＳｉＯ₂膜を堆積し、このＳｉＯ₂膜を異方性エッチングすることにより、スペーサ領域７ａ及び７ｂの側壁上にそれぞれスペーサ領域８ａ及び８ｂを形成する。ＳｉＯ₂膜の堆積及び異方性エッチングの条件は、図２Ｃのスペーサ絶縁層７の場合と同様である。
【００４６】
スペーサ領域８ａ及び８ｂは、スペーサ領域７ａ及び７ｂの切り立った内側の側壁上にも形成される。このため、基板表面に現れる段差部の傾斜度が緩和される。ここで、流量３００ｓｃｃｍのＡｒを用い、ＲＦ印加電力を５００Ｗ、雰囲気圧力を０．０６ＴｏｒｒとしたＡｒスパッタエッチングを行なってもよい。Ａｒスパッタエッチングを行なうことにより、傾斜度をさらに緩和することができる。
【００４７】
図３Ｂに示すように、基板の表面上に厚さ８ｎｍのコバルト（Ｃｏ）膜９を堆積する。Ｃｏ膜９の堆積は、例えばスパッタリングガスとして流量１００ｓｃｃｍのＡｒガス、ターゲットとして金属Ｃｏを用い、圧力を０．１Ｐａ程度、ＲＦ入力パワーを約３．７Ｗ／ｃｍ²程度としたＲＦスパッタリングにより行う。
【００４８】
Ｎ₂またはＡｒ雰囲気中で、温度４００〜４５０℃、時間３０秒間の熱処理を行い、Ｃｏ膜９とそれに接するシリコンとのシリサイド化反応を起こさせる。シリサイド化反応後、未反応のＣｏ膜９を硫酸過水（硫酸と過酸化水素水との混合液）により除去する。
【００４９】
シリサイド化反応により、配線Ｇ２の上面にＣｏシリサイド膜１０が形成される。さらに、Ｎ₂またはＡｒ雰囲気中で、温度６００〜９００℃、時間３０秒間の熱処理を行う。Ｃｏシリサイド膜１０が、Ｃｏ₂ＳｉまたはＣｏＳｉからＣｏＳｉ₂に変化し、低抵抗化する。なお、シリサイド化反応中におけるＣｏ膜９の変質を防止するために、Ｃｏ膜９の上にＴｉＮ膜を形成しておいてもよい。
【００５０】
図３Ａに示したスペーサ領域８ａ、８ｂを形成する工程と、図３Ｂに示したＣｏシリサイド膜１０を形成する工程の順番を入れ換えてもよい。本実施例の場合には、配線Ｇ２の上面のうちスペーサ領域８ｂで覆われていない領域にのみＣｏシリサイド膜１０が形成されるが、工程順を入れ換えると、配線Ｇ２の上面の全領域にＣｏシリサイド膜１０が形成される。
【００５１】
このシリサイド化工程で、シリコン基板１の露出している領域でもシリサイド化反応が起こる。例えば、図１Ｂに示す各トランジスタのソース／ドレイン領域の表面にもＣｏシリサイド膜が形成される。
【００５２】
図３Ｃに示すように、配線Ｇ２の上面から図の左方に延在する局所配線ＬＩ１を形成する。以下、局所配線ＬＩ１の形成方法を説明する。
【００５３】
まず、基板の表面上に厚さ８ｎｍのＣｏ膜を堆積し、続いて、厚さ約３０ｎｍのアモルファスシリコン膜を堆積する。このアモルファスシリコン膜を、図１Ｂに示す局所配線ＬＩ１の形状にパターニングする。アモルファスシリコン膜のエッチングは、例えば、平行平板型ＲＩＥ装置を用いて行う。ＳＦ₆ガスの流量を２００ｓｃｃｍ、圧力を０．２Ｔｏｒｒ、印加ＲＦ電力を３００Ｗとすることにより、表面段差部にシリコン膜を残留させることなく良好なエッチングを行うことができた。
【００５４】
次に、アモルファスシリコン膜で覆われていない領域のＣｏ膜を希硫酸を用いて除去する。温度５００℃、時間２０分間の熱処理を行いＣｏ膜とアモルファスシリコン膜とを反応させ、Ｃｏシリサイドからなる局所配線ＬＩ１を形成する。
【００５５】
基板表面の段差部の傾斜度が、スペーサ領域８ａ及び８ｂにより緩和されているため、アモルファスシリコン膜及びＣｏ膜のエッチング時に、段差部におけるエッチング残りの発生を抑制することができる。
【００５６】
また、図２Ｃに示すスペーサ絶縁層７の異方性エッチング工程において、エッチング保護膜５ａによって絶縁膜４ａが保護されているため、十分な厚さの絶縁膜４ａを安定して残すことができる。このため、図３Ｃにおいて、配線Ｇ１と局所配線ＬＩ１との間の絶縁を容易に確保することができる。
【００５７】
次に、図４Ａ〜４Ｃを参照して、本発明の他の実施例による半導体装置の製造方法について説明する。図２Ｄの工程までは、上述の実施例の場合と同様である。以下、図２Ｄ以降の工程について説明する。
【００５８】
図４Ａに示すように、基板全面にＣｏ膜２０を堆積し、熱処理を行うことによって、配線Ｇ２の上面にＣｏシリサイド膜２１を形成する。シリサイド化反応の条件は、図３Ｂに示すＣｏシリサイド膜１０の形成の場合と同様である。
【００５９】
図４Ｂに示すように、ＳｉＯ₂保護膜２２、ＳｉＮエッチング停止膜２３、ＳｉＯ₂膜２４及びＳＯＧ（スピンオングラス）膜２５がこの順番に積層された層間絶縁膜２６を堆積する。ＳｉＯ₂保護膜２２の厚さは２０ｎｍ、ＳｉＮエッチング停止膜２３の厚さは７０ｎｍ、ＳｉＯ₂膜２４の厚さは１５０ｎｍである。ＳＯＧ膜２５は、基板表面を平坦化する。
【００６０】
図４Ｃに示すように、図１Ｂに示す局所配線ＬＩ１に対応する溝２７を層間絶縁膜２６に形成する。溝２７の底面に、スペーサ領域７ａ及び絶縁膜４ａの表面の一部が露出する。溝２７の形成時において、ＳＯＧ膜２５及びＳｉＯ₂膜２４のエッチングがエッチング停止膜２３で停止する。その後、比較的薄いＳｉＮエッチング停止膜２３とＳｉＯ₂保護膜２２を順番にエッチングする。ＳｉＯ₂保護膜２２は、エッチング停止膜２３の除去時に基板表面を保護する。比較的厚いＳＯＧ膜２５及びＳｉＯ₂膜２４のエッチング時に、スペーサ領域７ａ及び絶縁膜４ａが露出しないため、これらの過度のエッチングを防止できる。
【００６１】
次に、溝２７内を埋め尽くすように、基板全面にタングステン（Ｗ）膜２８を堆積する。Ｗ膜２８の厚さは、溝２７内を埋め込んでほぼ平坦な表面が得られる程度とする。Ｗ膜２８をエッチバックし、溝２７内にのみＷからなる局所配線ＬＩ１を残す。
【００６２】
図４Ｃにおいても、図３Ｃの場合と同様に絶縁膜４ａの厚さが十分確保されているため、局所配線ＬＩ１と配線Ｇ１との絶縁を容易に確保することができる。なお、スペーサ領域７ａ及び７ｂの突出部の内側にエッチング残りが生ずる場合もあるが、このエッチング残りは絶縁物であるため、短絡等の不良の原因にならない。
【００６３】
上記２つの実施例では、スタティックＲＡＭを作製する場合を例に説明したが、局所配線を有する他の半導体装置に適用することも可能である。また、上記実施例では、図２Ｃにおいて、絶縁膜４ａ及びスペーサ領域７ａ、７ｂをＳｉＯ₂で形成し、エッチング保護膜５ａ及び５ｂをＳｉＮで形成した場合を説明したが、その他の材料を使用してもよい。図２Ｃの異方性エッチングの工程で、エッチング保護膜５ａに対してスペーサ絶縁層７を優先的にエッチングするため、エッチング保護膜５ａとスペーサ絶縁層７とを相互に異なるエッチング耐性を有する材料で形成する。また、図２Ｄの工程において、絶縁膜４ａに対してエッチング保護膜５ａを選択的に除去するため、絶縁膜４ａとエッチング保護膜５ａも、相互に異なるエッチング耐性を有する材料で形成する。
【００６４】
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。
【００６５】
【発明の効果】
以上説明したように、本発明によれば、半導体基板上に形成された配線の側面及び上面を、十分な厚さの絶縁膜で覆うことができる。このため、この配線と、それに交差する局所配線との絶縁を容易に確保することができる。
【図面の簡単な説明】
【図１】図１Ａは、スタティックＲＡＭのメモリセルの等価回路図、図１Ｂは、半導体基板上に構成したメモリセルの平面図である。
【図２】本発明の実施例によるメモリセルの製造方法を説明するための半導体基板の断面図である。
【図３】本発明の実施例によるメモリセルの製造方法を説明するための半導体基板の断面図である。
【図４】本発明の他の実施例によるメモリセルの製造方法を説明するための半導体基板の断面図である。
【図５】従来例による局所配線を形成する方法を説明するための基板の断面図である。
【符号の説明】
１シリコン基板
２フィールド酸化膜
３ゲート電極層
４ＳｉＯ₂絶縁層
４ａＳｉＯ₂絶縁膜
５ＳｉＮエッチング保護層
５ａ、５ｂＳｉＮエッチング保護膜
６レジストパターン
７ＳｉＯ₂スペーサ絶縁層
７ａ、７ｂ、８ａ、８ｂＳｉＯ₂スペーサ領域
９、２０Ｃｏ膜
１０、２１Ｃｏシリサイド膜
２２ＳｉＯ₂保護膜
２３ＳｉＮエッチング停止膜
２４ＳｉＯ₂膜
２５ＳＯＧ膜
２６層間絶縁膜
２７溝
２８Ｗ膜

Claims

絶縁性表面を有する半導体基板の該絶縁性表面上に、導電性材料からなる第１の配線、該第１の配線の上に配置された第１の絶縁膜、及び該第１の絶縁膜の上に配置され、該第１の絶縁膜とはエッチング耐性の異なる第２の絶縁膜からなる積層構造を形成する工程と、
前記積層構造の上面及び側面を含む基板表面上に等方的に、前記第２の絶縁膜とはエッチング耐性の異なる絶縁材料からなる第１のスペーサ絶縁層を堆積し、該第１のスペーサ絶縁層を異方的にエッチングして前記積層構造の側面上に、第１のスペーサ領域を残す工程と、
前記第２の絶縁膜を除去する工程と、
前記第１のスペーサ領域の表面を含む基板表面上に、第２のスペーサ絶縁層を堆積し、該第２のスペーサ絶縁層を異方的にエッチングし、前記第１のスペーサ領域の外側の側面上、及び前記第１の絶縁膜の上面よりも上方に位置する内側の側面上に第２のスペーサ領域を残す工程と、
前記第１の配線と交差し、前記第１及び第２のスペーサ領域と前記第１の絶縁膜とにより前記第１の配線と電気的に絶縁された第２の配線を形成する工程と
を有する半導体装置の製造方法。
前記積層構造を形成する工程が、前記絶縁性表面上の前記積層構造の形成されていない領域に、前記第１の配線と同一材料からなる第３の配線、及び該第３の配線の上に配置され、前記第２の絶縁膜と同一材料からなる第３の絶縁膜を含む他の積層構造を形成する工程を含み、
前記第１のスペーサ領域を形成する工程が、前記他の積層構造の側面上に、前記第１のスペーサ絶縁層からなる第３のスペーサ領域を残す工程を含み、
前記第２の絶縁膜を除去する工程が、前記第３の絶縁膜を除去する工程を含み、
前記第２のスペーサ領域を残す工程が、前記第３のスペーサ領域の側面上に、前記第２のスペーサ絶縁層からなる第４のスペーサ領域を残す工程を含み、
前記第２の配線を形成する工程において、前記第３の配線に前記第２の配線が電気的に接続されるように該第２の配線を形成する請求項１に記載の半導体装置の製造方法。
前記半導体基板が前記絶縁性表面以外の領域にシリコン表面を有し、
前記第２の絶縁膜を除去する工程の後、前記第２の配線を形成する工程の前に、さらに前記シリコン表面をシリサイド化する工程を含み、
前記第２の配線を形成する工程において、前記第２の配線がシリサイド化された前記シリコン表面と前記第３の配線とを接続するように前記第２の配線を形成する請求項２に記載の半導体装置の製造方法。
前記第２の絶縁膜を除去する工程の前に、さらに、前記半導体装置のシリコン表面を熱酸化する工程を含む請求項３に記載の半導体装置の製造方法。
前記第１のスペーサ領域を残す工程において、前記第１のスペーサ絶縁層のエッチング速度が、前記第２の絶縁膜のエッチング速度の４倍以上となるエッチング条件で、前記第１のスペーサ絶縁層を異方的にエッチングする請求項１〜４のいずれかに記載の半導体装置の製造方法。
絶縁性表面を有する半導体基板と、
前記絶縁性表面上に形成された第１の配線と、
前記第１の配線の上面上に形成された第１の絶縁膜と、
前記第１の配線と第１の絶縁膜との積層構造の両側の側面上に形成された絶縁材料からなる第１のスペーサ領域であって、その最上端が前記第１の絶縁膜の上面よりも高い前記第１のスペーサ領域と、
前記第１のスペーサ領域の外側の側面上、及び前記第１の絶縁膜の上面よりも上方に位置する内側の側面上に形成された絶縁材料からなる第２のスペーサ領域と、
前記第２のスペーサ領域の表面の一部の領域上、及び前記第１の絶縁膜の上面の一部の領域上に配置され、前記第１の配線と交差するように形成された第２の配線と
を有する半導体装置。
さらに、前記絶縁性表面の前記第１の配線の形成されていない領域上に形成された第３の配線と、
前記第３の配線の両側の側面上に形成され、前記第１のスペーサ領域と同一材料からなる第３のスペーサ領域であって、その最上端が前記第３の配線の上面よりも高い前記第３のスペーサ領域と、
前記第３のスペーサ領域の外側の側面上、及び前記第３の配線の上面よりも上方に位置する内側の側面上に形成され、前記第２のスペーサ領域と同一材料からなる第４のスペーサ領域とを有し、
前記第２の配線が、前記第３の配線の上面領域まで延在し、第３の配線と電気的に接続されている請求項６に記載の半導体装置。
前記半導体基板が、前記絶縁性表面とは異なる領域に金属シリサイド領域を有し、
前記第２の配線が前記金属シリサイド領域と前記第３の配線とを接続する請求項７に記載の半導体装置。
絶縁性表面を有する半導体基板の該絶縁性表面上に、導電性材料からなる第１の配線、該第１の配線の上に配置された第１の絶縁膜、及び該第１の絶縁膜の上に配置され、該第１の絶縁膜とはエッチング耐性の異なる第２の絶縁膜からなる積層構造を形成する工程と、
前記積層構造の上面及び側面を含む基板表面上に等方的に、前記第２の絶縁膜とはエッチング耐性の異なる絶縁材料からなる第１のスペーサ絶縁層を堆積し、該第１のスペーサ絶縁層を異方的にエッチングして前記積層構造の側面上に、第１のスペーサ領域を残す工程と、
前記第２の絶縁膜を除去する工程と、
前記第１の配線、第１の絶縁膜、第１のスペーサ領域を覆うように、基板上に層間絶縁膜を形成する工程と、
前記層間絶縁膜に、前記第１の配線と交差する溝を形成し、該溝の底面に、前記絶縁性表面の一部、前記第１の絶縁膜の表面の一部及び第１のスペーサ領域の表面の一部を露出させる工程と、
前記溝内を埋め尽くすように、前記層間絶縁膜の上に導電性材料からなる配線層を形成する工程と、
前記配線層をエッチバックして、前記溝の中に配線層の一部を残す工程とを有する半導体装置の製造方法。
前記層間絶縁膜が、前記第１の絶縁膜及び前記第１のスペーサ領域とエッチング耐性の異なるエッチング停止膜、及び該エッチング停止膜の上に形成され、エッチング停止膜とはエッチング耐性の異なる層間絶縁膜上層部を含む請求項９に記載の半導体装置の製造方法。
前記層間絶縁膜が、さらに、前記エッチング停止膜の下に配置され、エッチング停止膜とはエッチング耐性の異なるエッチング保護膜を含む請求項１０に記載の半導体装置の製造方法。
絶縁性表面を有する半導体基板と、
前記絶縁性表面上に形成された第１の配線と、
前記第１の配線の上面上に形成された第１の絶縁膜と、
前記第１の配線と第１の絶縁膜との積層構造の両側の側面上に形成された絶縁材料からなるスペーサ領域であって、その最上端が前記第１の絶縁膜の上面よりも高い前記スペーサ領域と、
前記第１の絶縁膜及び前記スペーサ領域を覆うように基板上に形成され、前記第１の配線と交差する溝を有する層間絶縁膜であって、前記溝の底面の一部に前記第１の絶縁膜の表面の一部と前記スペーサ領域の表面の一部が露出する前記層間絶縁膜と、
前記層間絶縁膜の溝内に埋め込まれた第２の配線とを有する半導体装置。
前記層間絶縁膜が、前記第１の絶縁膜及び前記スペーサ領域とエッチング耐性の異なるエッチング停止膜、及び該エッチング停止膜の上に形成され、エッチング停止膜とはエッチング耐性の異なる層間絶縁膜上層部を含む請求項１２に記載の半導体装置。
前記層間絶縁膜が、さらに、前記エッチング停止膜の下に配置され、エッチング停止膜とはエッチング耐性の異なるエッチング保護膜を含む請求項１３に記載の半導体装置。