JPH10261646A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH10261646A JPH10261646A JP9066789A JP6678997A JPH10261646A JP H10261646 A JPH10261646 A JP H10261646A JP 9066789 A JP9066789 A JP 9066789A JP 6678997 A JP6678997 A JP 6678997A JP H10261646 A JPH10261646 A JP H10261646A
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- insulating film
- insulating
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- film
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Abstract
(57)【要約】
【課題】 基板上に形成された配線と、それに交差する
局所配線との間の十分な絶縁性を安定して確保すること
ができる半導体装置技術を提供する。 【解決手段】 半導体基板の絶縁性表面上に、第１の配
線、第１の絶縁膜、及び第１の絶縁膜とはエッチング耐
性の異なる第２の絶縁膜からなる積層構造を形成する。
積層構造の上面及び側面を含む基板表面上に、第２の絶
縁膜とはエッチング耐性の異なる第１のスペーサ絶縁層
を堆積し、第１のスペーサ絶縁層を異方的にエッチング
して積層構造の側面上に、第１のスペーサ領域を残す。
第２の絶縁膜を除去する。第１のスペーサ領域の表面を
含む基板表面上に、第２のスペーサ絶縁層を堆積し、第
２のスペーサ絶縁層を異方的にエッチングし、第１のス
ペーサ領域の側面上に第２のスペーサ領域を残す。第１
の配線と交差し、第１及び第２のスペーサ領域と第１の
絶縁膜とにより第１の配線と電気的に絶縁された第２の
配線を形成する。
局所配線との間の十分な絶縁性を安定して確保すること
ができる半導体装置技術を提供する。 【解決手段】 半導体基板の絶縁性表面上に、第１の配
線、第１の絶縁膜、及び第１の絶縁膜とはエッチング耐
性の異なる第２の絶縁膜からなる積層構造を形成する。
積層構造の上面及び側面を含む基板表面上に、第２の絶
縁膜とはエッチング耐性の異なる第１のスペーサ絶縁層
を堆積し、第１のスペーサ絶縁層を異方的にエッチング
して積層構造の側面上に、第１のスペーサ領域を残す。
第２の絶縁膜を除去する。第１のスペーサ領域の表面を
含む基板表面上に、第２のスペーサ絶縁層を堆積し、第
２のスペーサ絶縁層を異方的にエッチングし、第１のス
ペーサ領域の側面上に第２のスペーサ領域を残す。第１
の配線と交差し、第１及び第２のスペーサ領域と第１の
絶縁膜とにより第１の配線と電気的に絶縁された第２の
配線を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関し、特に半導体基板上に配置された配線
及びこれに交差する局所配線を有する半導体装置及びそ
の製造方法に関する。
の製造方法に関し、特に半導体基板上に配置された配線
及びこれに交差する局所配線を有する半導体装置及びそ
の製造方法に関する。
【０００２】
【従来の技術】図５Ａ〜５Ｃを参照して、従来の局所配
線形成方法について説明する。
線形成方法について説明する。
【０００３】図５Ａに示すように、半導体基板上の絶縁
層１００の上に、紙面に垂直な方向に延在する配線１０
１及び１０２が形成されている。配線１０１及び１０２
は、例えばポリシリコンにより形成される。配線１０１
の上面上には、ＳｉＯ2 からなる絶縁膜１０３が形成さ
れている。ここで、配線１０１に関して配線１０２と反
対側の領域に形成されている半導体基板表面の低抵抗領
域（図示せず）と配線１０２とを、配線１０１と交差す
る局所配線で接続する場合を考える。
層１００の上に、紙面に垂直な方向に延在する配線１０
１及び１０２が形成されている。配線１０１及び１０２
は、例えばポリシリコンにより形成される。配線１０１
の上面上には、ＳｉＯ2 からなる絶縁膜１０３が形成さ
れている。ここで、配線１０１に関して配線１０２と反
対側の領域に形成されている半導体基板表面の低抵抗領
域（図示せず）と配線１０２とを、配線１０１と交差す
る局所配線で接続する場合を考える。
【０００４】配線１０１及び１０２、絶縁膜１０３を覆
うように、基板表面の全領域上にＳｉＯ2 膜１０４を等
方的に堆積する。
うように、基板表面の全領域上にＳｉＯ2 膜１０４を等
方的に堆積する。
【０００５】図５Ｂに示すように、ＳｉＯ2 膜１０４を
異方的にエッチングし、配線１０１及び１０２の側面上
にそれぞれスペーサ領域１０４ａ及び１０４ｂを残す。
配線１０２の上面を完全に露出させるためにやや過度の
エッチングを行うと、配線１０１の上面に形成された絶
縁膜１０３の上層部もエッチングされ、その膜厚が減少
する。
異方的にエッチングし、配線１０１及び１０２の側面上
にそれぞれスペーサ領域１０４ａ及び１０４ｂを残す。
配線１０２の上面を完全に露出させるためにやや過度の
エッチングを行うと、配線１０１の上面に形成された絶
縁膜１０３の上層部もエッチングされ、その膜厚が減少
する。
【０００６】図５Ｃに示すように、配線１０２の上面か
ら配線１０１と交差して反対側まで延在する局所配線１
０５を形成する。局所配線１０５は、スペーサ領域１０
４ａと絶縁膜１０３により、配線１０１と電気的に絶縁
される。
ら配線１０１と交差して反対側まで延在する局所配線１
０５を形成する。局所配線１０５は、スペーサ領域１０
４ａと絶縁膜１０３により、配線１０１と電気的に絶縁
される。
【０００７】
【発明が解決しようとする課題】図５Ｂに示す異方性エ
ッチングの工程において、配線１０２の上面を確実に露
出させ、配線１０１の上に十分な厚さの絶縁膜１０３を
安定して残すためには、エッチング条件を厳密に制御す
る必要がある。過度のエッチングが行われると、絶縁膜
１０３の膜厚の減少量が大きくなり、局所配線１０５と
配線１０１との間の十分な絶縁性を確保することが困難
になる。
ッチングの工程において、配線１０２の上面を確実に露
出させ、配線１０１の上に十分な厚さの絶縁膜１０３を
安定して残すためには、エッチング条件を厳密に制御す
る必要がある。過度のエッチングが行われると、絶縁膜
１０３の膜厚の減少量が大きくなり、局所配線１０５と
配線１０１との間の十分な絶縁性を確保することが困難
になる。
【０００８】本発明の目的は、基板上に形成された配線
と、それに交差する局所配線との間の十分な絶縁性を安
定して確保することができる半導体装置及びその製造方
法を提供することである。
と、それに交差する局所配線との間の十分な絶縁性を安
定して確保することができる半導体装置及びその製造方
法を提供することである。
【０００９】
【課題を解決するための手段】本発明の一観点による
と、絶縁性表面を有する半導体基板の該絶縁性表面上
に、導電性材料からなる第１の配線、該第１の配線の上
に配置された第１の絶縁膜、及び該第１の絶縁膜の上に
配置され、該第１の絶縁膜とはエッチング耐性の異なる
第２の絶縁膜からなる積層構造を形成する工程と、前記
積層構造の上面及び側面を含む基板表面上に等方的に、
前記第２の絶縁膜とはエッチング耐性の異なる絶縁材料
からなる第１のスペーサ絶縁層を堆積し、該第１のスペ
ーサ絶縁層を異方的にエッチングして前記積層構造の側
面上に、第１のスペーサ領域を残す工程と、前記第２の
絶縁膜を除去する工程と、前記第１のスペーサ領域の表
面を含む基板表面上に、第２のスペーサ絶縁層を堆積
し、該第２のスペーサ絶縁層を異方的にエッチングし、
前記第１のスペーサ領域の側面上に第２のスペーサ領域
を残す工程と、前記第１の配線と交差し、前記第１及び
第２のスペーサ領域と前記第１の絶縁膜とにより前記第
１の配線と電気的に絶縁された第２の配線を形成する工
程とを有する半導体装置の製造方法が提供される。
と、絶縁性表面を有する半導体基板の該絶縁性表面上
に、導電性材料からなる第１の配線、該第１の配線の上
に配置された第１の絶縁膜、及び該第１の絶縁膜の上に
配置され、該第１の絶縁膜とはエッチング耐性の異なる
第２の絶縁膜からなる積層構造を形成する工程と、前記
積層構造の上面及び側面を含む基板表面上に等方的に、
前記第２の絶縁膜とはエッチング耐性の異なる絶縁材料
からなる第１のスペーサ絶縁層を堆積し、該第１のスペ
ーサ絶縁層を異方的にエッチングして前記積層構造の側
面上に、第１のスペーサ領域を残す工程と、前記第２の
絶縁膜を除去する工程と、前記第１のスペーサ領域の表
面を含む基板表面上に、第２のスペーサ絶縁層を堆積
し、該第２のスペーサ絶縁層を異方的にエッチングし、
前記第１のスペーサ領域の側面上に第２のスペーサ領域
を残す工程と、前記第１の配線と交差し、前記第１及び
第２のスペーサ領域と前記第１の絶縁膜とにより前記第
１の配線と電気的に絶縁された第２の配線を形成する工
程とを有する半導体装置の製造方法が提供される。
【００１０】第１のスペーサ絶縁層の異方性エッチング
時に、第１の絶縁膜が第２の絶縁膜で覆われている。第
１のスペーサ絶縁層と第２の絶縁膜とは、相互にエッチ
ング耐性を異にするため、第２の絶縁膜が露出した時点
で第１のスペーサ絶縁層のエッチングが停止する。この
ため、第２の絶縁膜に覆われた第１の絶縁膜を安定して
残すことができ、第１の配線と第２の配線との間の十分
な電気的絶縁を確保することができる。
時に、第１の絶縁膜が第２の絶縁膜で覆われている。第
１のスペーサ絶縁層と第２の絶縁膜とは、相互にエッチ
ング耐性を異にするため、第２の絶縁膜が露出した時点
で第１のスペーサ絶縁層のエッチングが停止する。この
ため、第２の絶縁膜に覆われた第１の絶縁膜を安定して
残すことができ、第１の配線と第２の配線との間の十分
な電気的絶縁を確保することができる。
【００１１】第２の絶縁膜を除去したのち、第１のスペ
ーサ領域の上端が第１の絶縁膜の上面よりも上方に突出
する。この突出部の内側の側面は基板表面に対してほぼ
垂直であり、基板表面に傾斜度の大きな段差が形成され
る。第２のスペーサ領域を形成することにより、この段
差の傾斜度が緩和される。このため、第２の配線形成時
における段差部へのエッチング残りを抑制できる。
ーサ領域の上端が第１の絶縁膜の上面よりも上方に突出
する。この突出部の内側の側面は基板表面に対してほぼ
垂直であり、基板表面に傾斜度の大きな段差が形成され
る。第２のスペーサ領域を形成することにより、この段
差の傾斜度が緩和される。このため、第２の配線形成時
における段差部へのエッチング残りを抑制できる。
【００１２】本発明の他の観点によると、絶縁性表面を
有する半導体基板と、前記絶縁性表面上に形成された第
１の配線と、前記第１の配線の上面上に形成された第１
の絶縁膜と、前記第１の配線と第１の絶縁膜との積層構
造の両側の側面上に形成された絶縁材料からなる第１の
スペーサ領域であって、その最上端が前記第１の絶縁膜
の上面よりも高い前記第１のスペーサ領域と、前記第１
のスペーサ領域の外側の側面上、及び前記第１の絶縁膜
の上面よりも上方に位置する内側の側面上に形成された
絶縁材料からなる第２のスペーサ領域と、前記第２のス
ペーサ領域の表面の一部の領域上、及び前記第１の絶縁
膜の上面の一部の領域上に配置され、前記第１の配線と
交差するように形成された第２の配線とを有する半導体
装置が提供される。
有する半導体基板と、前記絶縁性表面上に形成された第
１の配線と、前記第１の配線の上面上に形成された第１
の絶縁膜と、前記第１の配線と第１の絶縁膜との積層構
造の両側の側面上に形成された絶縁材料からなる第１の
スペーサ領域であって、その最上端が前記第１の絶縁膜
の上面よりも高い前記第１のスペーサ領域と、前記第１
のスペーサ領域の外側の側面上、及び前記第１の絶縁膜
の上面よりも上方に位置する内側の側面上に形成された
絶縁材料からなる第２のスペーサ領域と、前記第２のス
ペーサ領域の表面の一部の領域上、及び前記第１の絶縁
膜の上面の一部の領域上に配置され、前記第１の配線と
交差するように形成された第２の配線とを有する半導体
装置が提供される。
【００１３】第１の配線と第２の配線とが、第１の絶縁
膜、第１及び第２のスペーサ領域とにより電気的に絶縁
される。第２のスペーサ領域が、第１のスペーサ領域の
側面からなる段差の傾斜度を緩和するため、第２の配線
形のパターニングを容易に行うことができる。
膜、第１及び第２のスペーサ領域とにより電気的に絶縁
される。第２のスペーサ領域が、第１のスペーサ領域の
側面からなる段差の傾斜度を緩和するため、第２の配線
形のパターニングを容易に行うことができる。
【００１４】本発明の他の観点によると、絶縁性表面を
有する半導体基板の該絶縁性表面上に、導電性材料から
なる第１の配線、該第１の配線の上に配置された第１の
絶縁膜、及び該第１の絶縁膜の上に配置され、該第１の
絶縁膜とはエッチング耐性の異なる第２の絶縁膜からな
る積層構造を形成する工程と、前記積層構造の上面及び
側面を含む基板表面上に等方的に、前記第２の絶縁膜と
はエッチング耐性の異なる絶縁材料からなる第１のスペ
ーサ絶縁層を堆積し、該第１のスペーサ絶縁層を異方的
にエッチングして前記積層構造の側面上に、第１のスペ
ーサ領域を残す工程と、前記第２の絶縁膜を除去する工
程と、前記第１の配線、第１の絶縁膜、第１のスペーサ
領域を覆うように、基板上に層間絶縁膜を形成する工程
と、前記層間絶縁膜に、前記第１の配線と交差する溝を
形成し、該溝の底面に、前記絶縁性表面の一部、前記第
１の絶縁膜の表面の一部及び第１のスペーサ領域の表面
の一部を露出させる工程と、前記溝内を埋め尽くすよう
に、前記層間絶縁膜の上に導電性材料からなる配線層を
形成する工程と、前記配線層をエッチバックして、前記
溝の中に配線層の一部を残す工程とを有する半導体装置
の製造方法が提供される。
有する半導体基板の該絶縁性表面上に、導電性材料から
なる第１の配線、該第１の配線の上に配置された第１の
絶縁膜、及び該第１の絶縁膜の上に配置され、該第１の
絶縁膜とはエッチング耐性の異なる第２の絶縁膜からな
る積層構造を形成する工程と、前記積層構造の上面及び
側面を含む基板表面上に等方的に、前記第２の絶縁膜と
はエッチング耐性の異なる絶縁材料からなる第１のスペ
ーサ絶縁層を堆積し、該第１のスペーサ絶縁層を異方的
にエッチングして前記積層構造の側面上に、第１のスペ
ーサ領域を残す工程と、前記第２の絶縁膜を除去する工
程と、前記第１の配線、第１の絶縁膜、第１のスペーサ
領域を覆うように、基板上に層間絶縁膜を形成する工程
と、前記層間絶縁膜に、前記第１の配線と交差する溝を
形成し、該溝の底面に、前記絶縁性表面の一部、前記第
１の絶縁膜の表面の一部及び第１のスペーサ領域の表面
の一部を露出させる工程と、前記溝内を埋め尽くすよう
に、前記層間絶縁膜の上に導電性材料からなる配線層を
形成する工程と、前記配線層をエッチバックして、前記
溝の中に配線層の一部を残す工程とを有する半導体装置
の製造方法が提供される。
【００１５】第１のスペーサ絶縁層の異方性エッチング
時に、第１の絶縁膜が第２の絶縁膜で覆われている。第
１のスペーサ絶縁層と第２の絶縁膜とは、相互にエッチ
ング耐性を異にするため、第２の絶縁膜が露出した時点
で第１のスペーサ絶縁層のエッチングが停止する。この
ため、第２の絶縁膜に覆われた第１の絶縁膜を安定して
残すことができ、第１の配線と第２の配線との間の十分
な電気的絶縁を確保することができる。
時に、第１の絶縁膜が第２の絶縁膜で覆われている。第
１のスペーサ絶縁層と第２の絶縁膜とは、相互にエッチ
ング耐性を異にするため、第２の絶縁膜が露出した時点
で第１のスペーサ絶縁層のエッチングが停止する。この
ため、第２の絶縁膜に覆われた第１の絶縁膜を安定して
残すことができ、第１の配線と第２の配線との間の十分
な電気的絶縁を確保することができる。
【００１６】本発明の他の観点によると、絶縁性表面を
有する半導体基板と、前記絶縁性表面上に形成された第
１の配線と、前記第１の配線の上面上に形成された第１
の絶縁膜と、前記第１の配線と第１の絶縁膜との積層構
造の両側の側面上に形成された絶縁材料からなるスペー
サ領域であって、その最上端が前記第１の絶縁膜の上面
よりも高い前記スペーサ領域と、前記第１の絶縁膜及び
前記スペーサ領域を覆うように基板上に形成され、前記
第１の配線と交差する溝を有する層間絶縁膜であって、
前記溝の底面の一部に前記第１の絶縁膜の表面の一部と
前記スペーサ領域の表面の一部が露出する前記層間絶縁
膜と、前記層間絶縁膜の溝内に埋め込まれた第２の配線
とを有する半導体装置が提供される。
有する半導体基板と、前記絶縁性表面上に形成された第
１の配線と、前記第１の配線の上面上に形成された第１
の絶縁膜と、前記第１の配線と第１の絶縁膜との積層構
造の両側の側面上に形成された絶縁材料からなるスペー
サ領域であって、その最上端が前記第１の絶縁膜の上面
よりも高い前記スペーサ領域と、前記第１の絶縁膜及び
前記スペーサ領域を覆うように基板上に形成され、前記
第１の配線と交差する溝を有する層間絶縁膜であって、
前記溝の底面の一部に前記第１の絶縁膜の表面の一部と
前記スペーサ領域の表面の一部が露出する前記層間絶縁
膜と、前記層間絶縁膜の溝内に埋め込まれた第２の配線
とを有する半導体装置が提供される。
【００１７】第１の配線と第２の配線とが、第１の絶縁
膜とスペーサ領域とにより電気的に絶縁される。
膜とスペーサ領域とにより電気的に絶縁される。
【００１８】
【発明の実施の形態】本発明の実施例を、スタティック
ＲＡＭのメモリセルを例にとって説明する。
ＲＡＭのメモリセルを例にとって説明する。
【００１９】図１Ａは、スタティックＲＡＭの１ビット
分のメモリセルの等価回路を示す。２つの電源線ＶDDと
ＶSSとの間に、２つのインバータ回路ＩＮＶ１とＩＮＶ
２が接続されている。第１のインバータ回路ＩＮＶ１
は、ｐＭＯＳトランジスタＱ１とｎＭＯＳトランジスタ
Ｑ２との直列回路により構成され、第２のインバータ回
路ＩＮＶ２は、ｐＭＯＳトランジスタＱ３とｎＭＯＳト
ランジスタＱ４との直列回路により構成されている。
分のメモリセルの等価回路を示す。２つの電源線ＶDDと
ＶSSとの間に、２つのインバータ回路ＩＮＶ１とＩＮＶ
２が接続されている。第１のインバータ回路ＩＮＶ１
は、ｐＭＯＳトランジスタＱ１とｎＭＯＳトランジスタ
Ｑ２との直列回路により構成され、第２のインバータ回
路ＩＮＶ２は、ｐＭＯＳトランジスタＱ３とｎＭＯＳト
ランジスタＱ４との直列回路により構成されている。
【００２０】第１のインバータ回路ＩＮＶ１のドレイン
Ｄ１、Ｄ２は、第２のインバータ回路ＩＮＶ２のゲート
電極Ｇ２に局所配線ＬＩ１によって接続されている。第
２のインバータ回路ＩＮＶ２のドレインＤ３、Ｄ４を接
続する出力線が、局所配線ＬＩ２によって第１のインバ
ータ回路ＩＮＶ１のゲート電極Ｇ１に帰還されている。
Ｄ１、Ｄ２は、第２のインバータ回路ＩＮＶ２のゲート
電極Ｇ２に局所配線ＬＩ１によって接続されている。第
２のインバータ回路ＩＮＶ２のドレインＤ３、Ｄ４を接
続する出力線が、局所配線ＬＩ２によって第１のインバ
ータ回路ＩＮＶ１のゲート電極Ｇ１に帰還されている。
【００２１】さらに、第１のインバータ回路の出力線
は、転送トランジスタＱ５を介してビット線−ＢＬ（Ｂ
Ｌバー）に接続され、第２のインバータ回路ＩＮＶ２の
出力線は、転送トランジスタＱ６を介してビット線ＢＬ
に接続されている。２つの転送トランジスタＱ５、Ｑ６
のゲートは、共に同一のワード線ＷＬに接続されてい
る。
は、転送トランジスタＱ５を介してビット線−ＢＬ（Ｂ
Ｌバー）に接続され、第２のインバータ回路ＩＮＶ２の
出力線は、転送トランジスタＱ６を介してビット線ＢＬ
に接続されている。２つの転送トランジスタＱ５、Ｑ６
のゲートは、共に同一のワード線ＷＬに接続されてい
る。
【００２２】図１Ｂは、図１Ａに示すスタティックＲＡ
Ｍ回路の構成例を示す半導体装置の平面図である。
Ｍ回路の構成例を示す半導体装置の平面図である。
【００２３】図１Ｂにおいて、上側にはｎウェルが形成
され、下側にはｐウェルが形成されている。ｎウェル中
の活性領域ＡＲ１がフィールド酸化膜に囲まれて画定さ
れ、ｐウェル中の活性領域ＡＲ２が同様にフィールド酸
化膜によって画定されている。これらの活性領域ＡＲ
１、ＡＲ２以外のＳｉ表面は、フィールド酸化膜によっ
て覆われている。
され、下側にはｐウェルが形成されている。ｎウェル中
の活性領域ＡＲ１がフィールド酸化膜に囲まれて画定さ
れ、ｐウェル中の活性領域ＡＲ２が同様にフィールド酸
化膜によって画定されている。これらの活性領域ＡＲ
１、ＡＲ２以外のＳｉ表面は、フィールド酸化膜によっ
て覆われている。
【００２４】ｎウェルの活性領域ＡＲ１は、図中におい
て倒立したＴ型形状を有し、ｐウェルの活性領域ＡＲ２
は、倒立したＵ型形状を有する。Ｔ型の活性領域ＡＲ１
の水平部分及びＵ型の活性領域ＡＲ２の水平部分を貫通
するように、２つのゲート電極Ｇ１、Ｇ２が配置されて
いる。なお、ゲート電極Ｇ１、Ｇ２は、共に活性領域Ａ
Ｒ１及びＡＲ２内に位置するゲート電極部と、これらを
相互に接続する配線部とから構成されるが、ゲート電極
部と配線部とをまとめてゲート電極を呼ぶ。なお、本明
細書において、この配線部を単に「配線」と呼ぶ場合も
ある。さらに図中下方にＵ型活性領域ＡＲ２の２つの垂
直部分を貫通するようにゲート電極Ｇ３が形成されてい
る。ゲート電極Ｇ３はワードラインＷＬを兼ねる。
て倒立したＴ型形状を有し、ｐウェルの活性領域ＡＲ２
は、倒立したＵ型形状を有する。Ｔ型の活性領域ＡＲ１
の水平部分及びＵ型の活性領域ＡＲ２の水平部分を貫通
するように、２つのゲート電極Ｇ１、Ｇ２が配置されて
いる。なお、ゲート電極Ｇ１、Ｇ２は、共に活性領域Ａ
Ｒ１及びＡＲ２内に位置するゲート電極部と、これらを
相互に接続する配線部とから構成されるが、ゲート電極
部と配線部とをまとめてゲート電極を呼ぶ。なお、本明
細書において、この配線部を単に「配線」と呼ぶ場合も
ある。さらに図中下方にＵ型活性領域ＡＲ２の２つの垂
直部分を貫通するようにゲート電極Ｇ３が形成されてい
る。ゲート電極Ｇ３はワードラインＷＬを兼ねる。
【００２５】さらに、ゲート電極Ｇ３の図中下方にゲー
ト電極Ｇ４がゲート電極Ｇ３と平行に配置されている。
ゲート電極Ｇ４は、図には示さない他のメモリセルのト
ランジスタを制御する。
ト電極Ｇ４がゲート電極Ｇ３と平行に配置されている。
ゲート電極Ｇ４は、図には示さない他のメモリセルのト
ランジスタを制御する。
【００２６】これらゲート電極Ｇ１、Ｇ２、Ｇ３及びＧ
４をマスクとしてイオン注入することにより、ゲート電
極Ｇ１、Ｇ２に覆われていない活性領域ＡＲ１の表面層
にはｐ型不純物がドープされてｐ型領域とされ、活性領
域ＡＲ２のゲート電極Ｇ１、Ｇ２、Ｇ３及びＧ４に覆わ
れていない表面層にはｎ型不純物がドープされてｎ型領
域とされている。このようにして、活性領域ＡＲ１内に
２つのＭＯＳトランジスタＱ１、Ｑ３が形成され、活性
領域ＡＲ２内の水平部分に２つのＭＯＳトランジスタＱ
２、Ｑ４、垂直部分に２つのＭＯＳトランジスタＱ５、
Ｑ６が形成されている。
４をマスクとしてイオン注入することにより、ゲート電
極Ｇ１、Ｇ２に覆われていない活性領域ＡＲ１の表面層
にはｐ型不純物がドープされてｐ型領域とされ、活性領
域ＡＲ２のゲート電極Ｇ１、Ｇ２、Ｇ３及びＧ４に覆わ
れていない表面層にはｎ型不純物がドープされてｎ型領
域とされている。このようにして、活性領域ＡＲ１内に
２つのＭＯＳトランジスタＱ１、Ｑ３が形成され、活性
領域ＡＲ２内の水平部分に２つのＭＯＳトランジスタＱ
２、Ｑ４、垂直部分に２つのＭＯＳトランジスタＱ５、
Ｑ６が形成されている。
【００２７】本構成においては、ＭＯＳトランジスタＱ
１、Ｑ３のソース領域Ｓ１は共通領域とされている。ま
た、２つのＭＯＳトランジスタＱ２、Ｑ４のソース領域
Ｓ２も共通領域とされている。さらに、２つのＭＯＳト
ランジスタＱ５、Ｑ６の各々のドレイン領域Ｄ２、Ｄ４
は、それぞれ２つのＭＯＳトランジスタＱ２、Ｑ４のド
レイン領域と共通領域で形成されている。
１、Ｑ３のソース領域Ｓ１は共通領域とされている。ま
た、２つのＭＯＳトランジスタＱ２、Ｑ４のソース領域
Ｓ２も共通領域とされている。さらに、２つのＭＯＳト
ランジスタＱ５、Ｑ６の各々のドレイン領域Ｄ２、Ｄ４
は、それぞれ２つのＭＯＳトランジスタＱ２、Ｑ４のド
レイン領域と共通領域で形成されている。
【００２８】ゲート電極Ｇ１、Ｇ２、Ｇ３及びＧ４の表
面が絶縁膜で覆われ、コンタクト領域ＣＴ１、ＣＴ２の
領域でのみその絶縁膜が剥離されている。すなわち、ゲ
ート電極はコンタクト領域ＣＴ１及びＣＴ２の部分での
み露出され、基板表面は活性領域ＡＲ１、ＡＲ２のうち
ゲート電極Ｇ１、Ｇ２、Ｇ３及びＧ４で覆われていない
部分でのみ露出する。
面が絶縁膜で覆われ、コンタクト領域ＣＴ１、ＣＴ２の
領域でのみその絶縁膜が剥離されている。すなわち、ゲ
ート電極はコンタクト領域ＣＴ１及びＣＴ２の部分での
み露出され、基板表面は活性領域ＡＲ１、ＡＲ２のうち
ゲート電極Ｇ１、Ｇ２、Ｇ３及びＧ４で覆われていない
部分でのみ露出する。
【００２９】ゲート電極Ｇ１のうちコンタクト領域ＣＴ
１よりもＭＯＳトランジスタＱ１側の部分はｐ型導電性
を付与され、ＭＯＳトランジスタＱ２側の部分はｎ型導
電性を付与されている。同様に、ゲート電極Ｇ２のうち
コンタクト領域ＣＴ２よりもＭＯＳトランジスタＱ３側
の部分はｐ型導電性を付与され、ＭＯＳトランジスタＱ
４側の部分はｎ型導電性を付与されている。
１よりもＭＯＳトランジスタＱ１側の部分はｐ型導電性
を付与され、ＭＯＳトランジスタＱ２側の部分はｎ型導
電性を付与されている。同様に、ゲート電極Ｇ２のうち
コンタクト領域ＣＴ２よりもＭＯＳトランジスタＱ３側
の部分はｐ型導電性を付与され、ＭＯＳトランジスタＱ
４側の部分はｎ型導電性を付与されている。
【００３０】局所配線ＬＩ１が、ドレイン領域Ｄ１、Ｄ
２及びゲート電極Ｇ２のコンタクト領域ＣＴ２を結ぶよ
うに形成され、局所配線ＬＩ２はドレイン領域Ｄ３、Ｄ
４及びゲート電極Ｇ１のコンタクト領域ＣＴ１を結ぶよ
うに形成される。局所配線ＬＩ１及びＬＩ２は、それぞ
れゲート電極Ｇ１及びＧ２と交差する。
２及びゲート電極Ｇ２のコンタクト領域ＣＴ２を結ぶよ
うに形成され、局所配線ＬＩ２はドレイン領域Ｄ３、Ｄ
４及びゲート電極Ｇ１のコンタクト領域ＣＴ１を結ぶよ
うに形成される。局所配線ＬＩ１及びＬＩ２は、それぞ
れゲート電極Ｇ１及びＧ２と交差する。
【００３１】これらの局所配線ＬＩ１、ＬＩ２は、３つ
の端部において下地半導体表面と接触するが、その他の
領域においては絶縁膜上に配置される。したがって、局
所配線ＬＩ１、ＬＩ２を形成する際に、特に層間絶縁膜
を設ける必要はない。
の端部において下地半導体表面と接触するが、その他の
領域においては絶縁膜上に配置される。したがって、局
所配線ＬＩ１、ＬＩ２を形成する際に、特に層間絶縁膜
を設ける必要はない。
【００３２】局所配線ＬＩ１、ＬＩ２の上に層間絶縁膜
が形成され、ソース領域Ｓ１、Ｓ２、Ｓ５、Ｓ６の表面
を露出するように、それぞれコンタクトホールＣＴ３、
ＣＴ４、ＣＴ５、ＣＴ６が形成されている。各コンタク
トホールＣＴ３、ＣＴ４、ＣＴ５、ＣＴ６の底面には、
それぞれ局所配線ＬＩ１、ＬＩ２と同時に形成されたＣ
ｏシリサイド膜ＳＦ３、ＳＦ４、ＳＦ５、ＳＦ６が形成
されている。コンタクトホールＣＴ５及びＣＴ６にそれ
ぞれ接続され、図中の縦方向に延在するビット線−ＢＬ
及びＢＬが、層間絶縁膜の上に配置される。また、コン
タクトホールＣＴ３及びＣＴ４にそれぞれ接続され、図
中の横方向に延在するＶｄｄ線及びＶｓｓ線が、層間絶
縁膜の上に配置される。
が形成され、ソース領域Ｓ１、Ｓ２、Ｓ５、Ｓ６の表面
を露出するように、それぞれコンタクトホールＣＴ３、
ＣＴ４、ＣＴ５、ＣＴ６が形成されている。各コンタク
トホールＣＴ３、ＣＴ４、ＣＴ５、ＣＴ６の底面には、
それぞれ局所配線ＬＩ１、ＬＩ２と同時に形成されたＣ
ｏシリサイド膜ＳＦ３、ＳＦ４、ＳＦ５、ＳＦ６が形成
されている。コンタクトホールＣＴ５及びＣＴ６にそれ
ぞれ接続され、図中の縦方向に延在するビット線−ＢＬ
及びＢＬが、層間絶縁膜の上に配置される。また、コン
タクトホールＣＴ３及びＣＴ４にそれぞれ接続され、図
中の横方向に延在するＶｄｄ線及びＶｓｓ線が、層間絶
縁膜の上に配置される。
【００３３】次に、図２Ａ〜２Ｄ、図３Ａ〜３Ｃを参照
して、本発明の実施例による半導体装置の製造方法につ
いて説明する。図２Ａ〜２Ｄ、図３Ａ〜３Ｃは、図１Ｂ
の一点鎖線Ｂ１−Ｂ１における断面図に相当する。
して、本発明の実施例による半導体装置の製造方法につ
いて説明する。図２Ａ〜２Ｄ、図３Ａ〜３Ｃは、図１Ｂ
の一点鎖線Ｂ１−Ｂ１における断面図に相当する。
【００３４】図２Ａにおいて、ＬＯＣＯＳ法によりシリ
コン基板１の表面を選択的に酸化して、フィールド酸化
膜２を形成する。例えば、ウェット酸素雰囲気中で基板
温度を９５０℃とし６時間の酸化を行うことにより、厚
さ２５０ｎｍのフィールド酸化膜２が形成される。フィ
ールド酸化膜２によって、図１Ｂに示す活性領域ＡＲ１
及びＡＲ２が画定される。活性領域ＡＲ１及びＡＲ２に
対応する表面層に、それぞれｎ型不純物及びｐ型不純物
をドープし、ｎ型ウェル及びｐ型ウェルを形成する。活
性領域ＡＲ１及びＡＲ２の表面上にゲート絶縁膜を形成
する。
コン基板１の表面を選択的に酸化して、フィールド酸化
膜２を形成する。例えば、ウェット酸素雰囲気中で基板
温度を９５０℃とし６時間の酸化を行うことにより、厚
さ２５０ｎｍのフィールド酸化膜２が形成される。フィ
ールド酸化膜２によって、図１Ｂに示す活性領域ＡＲ１
及びＡＲ２が画定される。活性領域ＡＲ１及びＡＲ２に
対応する表面層に、それぞれｎ型不純物及びｐ型不純物
をドープし、ｎ型ウェル及びｐ型ウェルを形成する。活
性領域ＡＲ１及びＡＲ２の表面上にゲート絶縁膜を形成
する。
【００３５】図２Ａに示すように、フィールド酸化膜２
の上に、アモルファスシリコンからなる厚さ１８０ｎｍ
のゲート電極層３を堆積する。ゲート電極層３の堆積
は、ＳｉＨ4 をソースガスとし、成長温度を６５０℃と
した化学気相堆積（ＣＶＤ）により行う。
の上に、アモルファスシリコンからなる厚さ１８０ｎｍ
のゲート電極層３を堆積する。ゲート電極層３の堆積
は、ＳｉＨ4 をソースガスとし、成長温度を６５０℃と
した化学気相堆積（ＣＶＤ）により行う。
【００３６】ゲート電極層３の上にＳｉＯ2 からなる厚
さ８２ｎｍの絶縁層を堆積する。この絶縁層のうち、図
１Ｂに示すコンタクト領域ＣＴ１及びＣＴ２に対応する
部分を除去し、その他の領域に絶縁膜４を残す。この絶
縁層のエッチングは、流量６０ｓｃｃｍのＣＨＦ3 、流
量６０ｓｃｃｍのＣＦ4 及び流量８００ｓｃｃｍのＡｒ
ガスを用い、ＲＦ印加電力を７５０Ｗ、雰囲気圧力を１
７００ｍＴｏｒｒとした反応性イオンエッチング（ＲＩ
Ｅ）により行う。
さ８２ｎｍの絶縁層を堆積する。この絶縁層のうち、図
１Ｂに示すコンタクト領域ＣＴ１及びＣＴ２に対応する
部分を除去し、その他の領域に絶縁膜４を残す。この絶
縁層のエッチングは、流量６０ｓｃｃｍのＣＨＦ3 、流
量６０ｓｃｃｍのＣＦ4 及び流量８００ｓｃｃｍのＡｒ
ガスを用い、ＲＦ印加電力を７５０Ｗ、雰囲気圧力を１
７００ｍＴｏｒｒとした反応性イオンエッチング（ＲＩ
Ｅ）により行う。
【００３７】絶縁膜４及びゲート電極層３の露出した表
面を覆うように、ＳｉＮからなるエッチング保護層５を
堆積する。エッチング保護層５の堆積は、原料ガスとし
て流量１８ｓｃｃｍのＳｉＨ4 と流量６０ｓｃｃｍのＮ
Ｈ3 を用い、印加電力を５０Ｗ、圧力を１．５Ｔｏｒｒ
としたプラズマ励起型ＣＶＤにより行う。
面を覆うように、ＳｉＮからなるエッチング保護層５を
堆積する。エッチング保護層５の堆積は、原料ガスとし
て流量１８ｓｃｃｍのＳｉＨ4 と流量６０ｓｃｃｍのＮ
Ｈ3 を用い、印加電力を５０Ｗ、圧力を１．５Ｔｏｒｒ
としたプラズマ励起型ＣＶＤにより行う。
【００３８】エッチング保護層５の上に、図１Ｂに示す
ゲート電極Ｇ１及びＧ２に対応するレジストパターン６
を形成する。レジストパターン６を形成するための露光
時に、エッチング保護層５が反射防止膜として作用す
る。レジストパターン６をエッチングマスクとして、エ
ッチング保護層５と絶縁膜４をエッチングする。このエ
ッチングは、流量９０ｓｃｃｍのＣＦ4 と流量９００ｓ
ｃｃｍのＡｒガスを用い、ＲＦ印加電力を１０００Ｗ、
雰囲気圧力を５００ｍＴｏｒｒとしたＲＩＥにより行
う。
ゲート電極Ｇ１及びＧ２に対応するレジストパターン６
を形成する。レジストパターン６を形成するための露光
時に、エッチング保護層５が反射防止膜として作用す
る。レジストパターン６をエッチングマスクとして、エ
ッチング保護層５と絶縁膜４をエッチングする。このエ
ッチングは、流量９０ｓｃｃｍのＣＦ4 と流量９００ｓ
ｃｃｍのＡｒガスを用い、ＲＦ印加電力を１０００Ｗ、
雰囲気圧力を５００ｍＴｏｒｒとしたＲＩＥにより行
う。
【００３９】続いて、ゲート電極層３をエッチングす
る。このエッチングは、例えば流量１００ｓｃｃｍのＨ
Ｂｒを用い、ＲＦ印加電力を２５０Ｗ、雰囲気圧力を
０．１ＴｏｒｒとしたＲＩＥにより行う。エッチング後
にレジストパターン６を除去する。
る。このエッチングは、例えば流量１００ｓｃｃｍのＨ
Ｂｒを用い、ＲＦ印加電力を２５０Ｗ、雰囲気圧力を
０．１ＴｏｒｒとしたＲＩＥにより行う。エッチング後
にレジストパターン６を除去する。
【００４０】図２Ｂは、レジストパターン６を除去した
後の基板断面図を示す。配線Ｇ１とＧ２が形成される。
なお、配線Ｇ１及びＧ２は、それぞれ図１Ｂに示すゲー
ト電極Ｇ１及びＧ２に相当する。配線Ｇ１の上には、Ｓ
ｉＯ2 からなる絶縁膜４ａとＳｉＮからなるエッチング
保護膜５ａの２層が残る。配線Ｇ２の上には、ＳｉＮか
らなるエッチング保護膜５ｂが残る。
後の基板断面図を示す。配線Ｇ１とＧ２が形成される。
なお、配線Ｇ１及びＧ２は、それぞれ図１Ｂに示すゲー
ト電極Ｇ１及びＧ２に相当する。配線Ｇ１の上には、Ｓ
ｉＯ2 からなる絶縁膜４ａとＳｉＮからなるエッチング
保護膜５ａの２層が残る。配線Ｇ２の上には、ＳｉＮか
らなるエッチング保護膜５ｂが残る。
【００４１】図２Ｃに示すように、ＣＶＤにより、基板
全面にＳｉＯ2 からなるスペーサ絶縁層７を堆積する。
このスペーサ絶縁層７を異方性エッチングし、配線Ｇ
１、絶縁膜４ａ及びエッチング保護膜５ａからなる積層
構造の側面上にスペーサ領域７ａを残し、配線Ｇ２とエ
ッチング保護膜５ｂからなる積層構造の側面上にスペー
サ領域７ｂを残す。スペーサ絶縁層の異方性エッチング
は、例えば流量４０ｓｃｃｍのＣＨＦ3 、流量４０ｓｃ
ｃｍのＣＦ4 、及び流量６５０ｓｃｃｍのＡｒガスを用
い、ＲＦ印加電力を３００Ｗ、雰囲気圧力を１０００ｍ
ＴｏｒｒとしたＲＩＥにより行う。
全面にＳｉＯ2 からなるスペーサ絶縁層７を堆積する。
このスペーサ絶縁層７を異方性エッチングし、配線Ｇ
１、絶縁膜４ａ及びエッチング保護膜５ａからなる積層
構造の側面上にスペーサ領域７ａを残し、配線Ｇ２とエ
ッチング保護膜５ｂからなる積層構造の側面上にスペー
サ領域７ｂを残す。スペーサ絶縁層の異方性エッチング
は、例えば流量４０ｓｃｃｍのＣＨＦ3 、流量４０ｓｃ
ｃｍのＣＦ4 、及び流量６５０ｓｃｃｍのＡｒガスを用
い、ＲＦ印加電力を３００Ｗ、雰囲気圧力を１０００ｍ
ＴｏｒｒとしたＲＩＥにより行う。
【００４２】このエッチング条件では、ＳｉＮに対する
ＳｉＯ2 のエッチング選択比が大きくなり、３〜４程度
になるため、過度のエッチングを行ってもエッチング保
護膜５ａ及び５ｂのエッチング量は少ない。配線Ｇ１上
の絶縁膜４ａがエッチング保護膜５ａにより保護されて
いるため、絶縁膜４ａの膜厚の減少を防止できる。な
お、絶縁膜４ａの膜厚減少を防止するためには、絶縁膜
４ａに対するエッチング保護膜５ａのエッチング選択比
が４以上になるように、スペーサ絶縁層７の異方性エッ
チングの条件を選択することが好ましい。
ＳｉＯ2 のエッチング選択比が大きくなり、３〜４程度
になるため、過度のエッチングを行ってもエッチング保
護膜５ａ及び５ｂのエッチング量は少ない。配線Ｇ１上
の絶縁膜４ａがエッチング保護膜５ａにより保護されて
いるため、絶縁膜４ａの膜厚の減少を防止できる。な
お、絶縁膜４ａの膜厚減少を防止するためには、絶縁膜
４ａに対するエッチング保護膜５ａのエッチング選択比
が４以上になるように、スペーサ絶縁層７の異方性エッ
チングの条件を選択することが好ましい。
【００４３】スペーサ領域７ａ、７ｂの形成後、露出し
ているシリコン基板１の表面を熱酸化し、厚さ約５ｎｍ
のＳｉＯ2 膜を形成する。このＳｉＯ2 膜は、後工程に
おいてシリコン基板表面を保護する役目を果たす。
ているシリコン基板１の表面を熱酸化し、厚さ約５ｎｍ
のＳｉＯ2 膜を形成する。このＳｉＯ2 膜は、後工程に
おいてシリコン基板表面を保護する役目を果たす。
【００４４】図２Ｄに示すように、温度約１４０℃の熱
リン酸を用いてエッチング保護膜５ａ及び５ｂを除去す
る。スペーサ領域７ａ及び７ｂの最上端がそれぞれ絶縁
膜４ａ及び配線Ｇ２の上面よりも上方に突出し、各スペ
ーサ領域７ａ及び７ｂの突出部の内側に、基板面に対し
てほぼ垂直に切り立った側壁が形成される。
リン酸を用いてエッチング保護膜５ａ及び５ｂを除去す
る。スペーサ領域７ａ及び７ｂの最上端がそれぞれ絶縁
膜４ａ及び配線Ｇ２の上面よりも上方に突出し、各スペ
ーサ領域７ａ及び７ｂの突出部の内側に、基板面に対し
てほぼ垂直に切り立った側壁が形成される。
【００４５】図３Ａに示すように、基板全面にＳｉＯ2
膜を堆積し、このＳｉＯ2 膜を異方性エッチングするこ
とにより、スペーサ領域７ａ及び７ｂの側壁上にそれぞ
れスペーサ領域８ａ及び８ｂを形成する。ＳｉＯ2 膜の
堆積及び異方性エッチングの条件は、図２Ｃのスペーサ
絶縁層７の場合と同様である。
膜を堆積し、このＳｉＯ2 膜を異方性エッチングするこ
とにより、スペーサ領域７ａ及び７ｂの側壁上にそれぞ
れスペーサ領域８ａ及び８ｂを形成する。ＳｉＯ2 膜の
堆積及び異方性エッチングの条件は、図２Ｃのスペーサ
絶縁層７の場合と同様である。
【００４６】スペーサ領域８ａ及び８ｂは、スペーサ領
域７ａ及び７ｂの切り立った内側の側壁上にも形成され
る。このため、基板表面に現れる段差部の傾斜度が緩和
される。ここで、流量３００ｓｃｃｍのＡｒを用い、Ｒ
Ｆ印加電力を５００Ｗ、雰囲気圧力を０．０６Ｔｏｒｒ
としたＡｒスパッタエッチングを行なってもよい。Ａｒ
スパッタエッチングを行なうことにより、傾斜度をさら
に緩和することができる。
域７ａ及び７ｂの切り立った内側の側壁上にも形成され
る。このため、基板表面に現れる段差部の傾斜度が緩和
される。ここで、流量３００ｓｃｃｍのＡｒを用い、Ｒ
Ｆ印加電力を５００Ｗ、雰囲気圧力を０．０６Ｔｏｒｒ
としたＡｒスパッタエッチングを行なってもよい。Ａｒ
スパッタエッチングを行なうことにより、傾斜度をさら
に緩和することができる。
【００４７】図３Ｂに示すように、基板の表面上に厚さ
８ｎｍのコバルト（Ｃｏ）膜９を堆積する。Ｃｏ膜９の
堆積は、例えばスパッタリングガスとして流量１００ｓ
ｃｃｍのＡｒガス、ターゲットとして金属Ｃｏを用い、
圧力を０．１Ｐａ程度、ＲＦ入力パワーを約３．７Ｗ／
ｃｍ2 程度としたＲＦスパッタリングにより行う。
８ｎｍのコバルト（Ｃｏ）膜９を堆積する。Ｃｏ膜９の
堆積は、例えばスパッタリングガスとして流量１００ｓ
ｃｃｍのＡｒガス、ターゲットとして金属Ｃｏを用い、
圧力を０．１Ｐａ程度、ＲＦ入力パワーを約３．７Ｗ／
ｃｍ2 程度としたＲＦスパッタリングにより行う。
【００４８】Ｎ2 またはＡｒ雰囲気中で、温度４００〜
４５０℃、時間３０秒間の熱処理を行い、Ｃｏ膜９とそ
れに接するシリコンとのシリサイド化反応を起こさせ
る。シリサイド化反応後、未反応のＣｏ膜９を硫酸過水
（硫酸と過酸化水素水との混合液）により除去する。
４５０℃、時間３０秒間の熱処理を行い、Ｃｏ膜９とそ
れに接するシリコンとのシリサイド化反応を起こさせ
る。シリサイド化反応後、未反応のＣｏ膜９を硫酸過水
（硫酸と過酸化水素水との混合液）により除去する。
【００４９】シリサイド化反応により、配線Ｇ２の上面
にＣｏシリサイド膜１０が形成される。さらに、Ｎ2 ま
たはＡｒ雰囲気中で、温度６００〜９００℃、時間３０
秒間の熱処理を行う。Ｃｏシリサイド膜１０が、Ｃｏ2
ＳｉまたはＣｏＳｉからＣｏＳｉ2 に変化し、低抵抗化
する。なお、シリサイド化反応中におけるＣｏ膜９の変
質を防止するために、Ｃｏ膜９の上にＴｉＮ膜を形成し
ておいてもよい。
にＣｏシリサイド膜１０が形成される。さらに、Ｎ2 ま
たはＡｒ雰囲気中で、温度６００〜９００℃、時間３０
秒間の熱処理を行う。Ｃｏシリサイド膜１０が、Ｃｏ2
ＳｉまたはＣｏＳｉからＣｏＳｉ2 に変化し、低抵抗化
する。なお、シリサイド化反応中におけるＣｏ膜９の変
質を防止するために、Ｃｏ膜９の上にＴｉＮ膜を形成し
ておいてもよい。
【００５０】図３Ａに示したスペーサ領域８ａ、８ｂを
形成する工程と、図３Ｂに示したＣｏシリサイド膜１０
を形成する工程の順番を入れ換えてもよい。本実施例の
場合には、配線Ｇ２の上面のうちスペーサ領域８ｂで覆
われていない領域にのみＣｏシリサイド膜１０が形成さ
れるが、工程順を入れ換えると、配線Ｇ２の上面の全領
域にＣｏシリサイド膜１０が形成される。
形成する工程と、図３Ｂに示したＣｏシリサイド膜１０
を形成する工程の順番を入れ換えてもよい。本実施例の
場合には、配線Ｇ２の上面のうちスペーサ領域８ｂで覆
われていない領域にのみＣｏシリサイド膜１０が形成さ
れるが、工程順を入れ換えると、配線Ｇ２の上面の全領
域にＣｏシリサイド膜１０が形成される。
【００５１】このシリサイド化工程で、シリコン基板１
の露出している領域でもシリサイド化反応が起こる。例
えば、図１Ｂに示す各トランジスタのソース／ドレイン
領域の表面にもＣｏシリサイド膜が形成される。
の露出している領域でもシリサイド化反応が起こる。例
えば、図１Ｂに示す各トランジスタのソース／ドレイン
領域の表面にもＣｏシリサイド膜が形成される。
【００５２】図３Ｃに示すように、配線Ｇ２の上面から
図の左方に延在する局所配線ＬＩ１を形成する。以下、
局所配線ＬＩ１の形成方法を説明する。
図の左方に延在する局所配線ＬＩ１を形成する。以下、
局所配線ＬＩ１の形成方法を説明する。
【００５３】まず、基板の表面上に厚さ８ｎｍのＣｏ膜
を堆積し、続いて、厚さ約３０ｎｍのアモルファスシリ
コン膜を堆積する。このアモルファスシリコン膜を、図
１Ｂに示す局所配線ＬＩ１の形状にパターニングする。
アモルファスシリコン膜のエッチングは、例えば、平行
平板型ＲＩＥ装置を用いて行う。ＳＦ6 ガスの流量を２
００ｓｃｃｍ、圧力を０．２Ｔｏｒｒ、印加ＲＦ電力を
３００Ｗとすることにより、表面段差部にシリコン膜を
残留させることなく良好なエッチングを行うことができ
た。
を堆積し、続いて、厚さ約３０ｎｍのアモルファスシリ
コン膜を堆積する。このアモルファスシリコン膜を、図
１Ｂに示す局所配線ＬＩ１の形状にパターニングする。
アモルファスシリコン膜のエッチングは、例えば、平行
平板型ＲＩＥ装置を用いて行う。ＳＦ6 ガスの流量を２
００ｓｃｃｍ、圧力を０．２Ｔｏｒｒ、印加ＲＦ電力を
３００Ｗとすることにより、表面段差部にシリコン膜を
残留させることなく良好なエッチングを行うことができ
た。
【００５４】次に、アモルファスシリコン膜で覆われて
いない領域のＣｏ膜を希硫酸を用いて除去する。温度５
００℃、時間２０分間の熱処理を行いＣｏ膜とアモルフ
ァスシリコン膜とを反応させ、Ｃｏシリサイドからなる
局所配線ＬＩ１を形成する。
いない領域のＣｏ膜を希硫酸を用いて除去する。温度５
００℃、時間２０分間の熱処理を行いＣｏ膜とアモルフ
ァスシリコン膜とを反応させ、Ｃｏシリサイドからなる
局所配線ＬＩ１を形成する。
【００５５】基板表面の段差部の傾斜度が、スペーサ領
域８ａ及び８ｂにより緩和されているため、アモルファ
スシリコン膜及びＣｏ膜のエッチング時に、段差部にお
けるエッチング残りの発生を抑制することができる。
域８ａ及び８ｂにより緩和されているため、アモルファ
スシリコン膜及びＣｏ膜のエッチング時に、段差部にお
けるエッチング残りの発生を抑制することができる。
【００５６】また、図２Ｃに示すスペーサ絶縁層７の異
方性エッチング工程において、エッチング保護膜５ａに
よって絶縁膜４ａが保護されているため、十分な厚さの
絶縁膜４ａを安定して残すことができる。このため、図
３Ｃにおいて、配線Ｇ１と局所配線ＬＩ１との間の絶縁
を容易に確保することができる。
方性エッチング工程において、エッチング保護膜５ａに
よって絶縁膜４ａが保護されているため、十分な厚さの
絶縁膜４ａを安定して残すことができる。このため、図
３Ｃにおいて、配線Ｇ１と局所配線ＬＩ１との間の絶縁
を容易に確保することができる。
【００５７】次に、図４Ａ〜４Ｃを参照して、本発明の
他の実施例による半導体装置の製造方法について説明す
る。図２Ｄの工程までは、上述の実施例の場合と同様で
ある。以下、図２Ｄ以降の工程について説明する。
他の実施例による半導体装置の製造方法について説明す
る。図２Ｄの工程までは、上述の実施例の場合と同様で
ある。以下、図２Ｄ以降の工程について説明する。
【００５８】図４Ａに示すように、基板全面にＣｏ膜２
０を堆積し、熱処理を行うことによって、配線Ｇ２の上
面にＣｏシリサイド膜２１を形成する。シリサイド化反
応の条件は、図３Ｂに示すＣｏシリサイド膜１０の形成
の場合と同様である。
０を堆積し、熱処理を行うことによって、配線Ｇ２の上
面にＣｏシリサイド膜２１を形成する。シリサイド化反
応の条件は、図３Ｂに示すＣｏシリサイド膜１０の形成
の場合と同様である。
【００５９】図４Ｂに示すように、ＳｉＯ2 保護膜２
２、ＳｉＮエッチング停止膜２３、ＳｉＯ2 膜２４及び
ＳＯＧ（スピンオングラス）膜２５がこの順番に積層さ
れた層間絶縁膜２６を堆積する。ＳｉＯ2 保護膜２２の
厚さは２０ｎｍ、ＳｉＮエッチング停止膜２３の厚さは
７０ｎｍ、ＳｉＯ2 膜２４の厚さは１５０ｎｍである。
ＳＯＧ膜２５は、基板表面を平坦化する。
２、ＳｉＮエッチング停止膜２３、ＳｉＯ2 膜２４及び
ＳＯＧ（スピンオングラス）膜２５がこの順番に積層さ
れた層間絶縁膜２６を堆積する。ＳｉＯ2 保護膜２２の
厚さは２０ｎｍ、ＳｉＮエッチング停止膜２３の厚さは
７０ｎｍ、ＳｉＯ2 膜２４の厚さは１５０ｎｍである。
ＳＯＧ膜２５は、基板表面を平坦化する。
【００６０】図４Ｃに示すように、図１Ｂに示す局所配
線ＬＩ１に対応する溝２７を層間絶縁膜２６に形成す
る。溝２７の底面に、スペーサ領域７ａ及び絶縁膜４ａ
の表面の一部が露出する。溝２７の形成時において、Ｓ
ＯＧ膜２５及びＳｉＯ2 膜２４のエッチングがエッチン
グ停止膜２３で停止する。その後、比較的薄いＳｉＮエ
ッチング停止膜２３とＳｉＯ2 保護膜２２を順番にエッ
チングする。ＳｉＯ2 保護膜２２は、エッチング停止膜
２３の除去時に基板表面を保護する。比較的厚いＳＯＧ
膜２５及びＳｉＯ2 膜２４のエッチング時に、スペーサ
領域７ａ及び絶縁膜４ａが露出しないため、これらの過
度のエッチングを防止できる。
線ＬＩ１に対応する溝２７を層間絶縁膜２６に形成す
る。溝２７の底面に、スペーサ領域７ａ及び絶縁膜４ａ
の表面の一部が露出する。溝２７の形成時において、Ｓ
ＯＧ膜２５及びＳｉＯ2 膜２４のエッチングがエッチン
グ停止膜２３で停止する。その後、比較的薄いＳｉＮエ
ッチング停止膜２３とＳｉＯ2 保護膜２２を順番にエッ
チングする。ＳｉＯ2 保護膜２２は、エッチング停止膜
２３の除去時に基板表面を保護する。比較的厚いＳＯＧ
膜２５及びＳｉＯ2 膜２４のエッチング時に、スペーサ
領域７ａ及び絶縁膜４ａが露出しないため、これらの過
度のエッチングを防止できる。
【００６１】次に、溝２７内を埋め尽くすように、基板
全面にタングステン（Ｗ）膜２８を堆積する。Ｗ膜２８
の厚さは、溝２７内を埋め込んでほぼ平坦な表面が得ら
れる程度とする。Ｗ膜２８をエッチバックし、溝２７内
にのみＷからなる局所配線ＬＩ１を残す。
全面にタングステン（Ｗ）膜２８を堆積する。Ｗ膜２８
の厚さは、溝２７内を埋め込んでほぼ平坦な表面が得ら
れる程度とする。Ｗ膜２８をエッチバックし、溝２７内
にのみＷからなる局所配線ＬＩ１を残す。
【００６２】図４Ｃにおいても、図３Ｃの場合と同様に
絶縁膜４ａの厚さが十分確保されているため、局所配線
ＬＩ１と配線Ｇ１との絶縁を容易に確保することができ
る。なお、スペーサ領域７ａ及び７ｂの突出部の内側に
エッチング残りが生ずる場合もあるが、このエッチング
残りは絶縁物であるため、短絡等の不良の原因にならな
い。
絶縁膜４ａの厚さが十分確保されているため、局所配線
ＬＩ１と配線Ｇ１との絶縁を容易に確保することができ
る。なお、スペーサ領域７ａ及び７ｂの突出部の内側に
エッチング残りが生ずる場合もあるが、このエッチング
残りは絶縁物であるため、短絡等の不良の原因にならな
い。
【００６３】上記２つの実施例では、スタティックＲＡ
Ｍを作製する場合を例に説明したが、局所配線を有する
他の半導体装置に適用することも可能である。また、上
記実施例では、図２Ｃにおいて、絶縁膜４ａ及びスペー
サ領域７ａ、７ｂをＳｉＯ2で形成し、エッチング保護
膜５ａ及び５ｂをＳｉＮで形成した場合を説明したが、
その他の材料を使用してもよい。図２Ｃの異方性エッチ
ングの工程で、エッチング保護膜５ａに対してスペーサ
絶縁層７を優先的にエッチングするため、エッチング保
護膜５ａとスペーサ絶縁層７とを相互に異なるエッチン
グ耐性を有する材料で形成する。また、図２Ｄの工程に
おいて、絶縁膜４ａに対してエッチング保護膜５ａを選
択的に除去するため、絶縁膜４ａとエッチング保護膜５
ａも、相互に異なるエッチング耐性を有する材料で形成
する。
Ｍを作製する場合を例に説明したが、局所配線を有する
他の半導体装置に適用することも可能である。また、上
記実施例では、図２Ｃにおいて、絶縁膜４ａ及びスペー
サ領域７ａ、７ｂをＳｉＯ2で形成し、エッチング保護
膜５ａ及び５ｂをＳｉＮで形成した場合を説明したが、
その他の材料を使用してもよい。図２Ｃの異方性エッチ
ングの工程で、エッチング保護膜５ａに対してスペーサ
絶縁層７を優先的にエッチングするため、エッチング保
護膜５ａとスペーサ絶縁層７とを相互に異なるエッチン
グ耐性を有する材料で形成する。また、図２Ｄの工程に
おいて、絶縁膜４ａに対してエッチング保護膜５ａを選
択的に除去するため、絶縁膜４ａとエッチング保護膜５
ａも、相互に異なるエッチング耐性を有する材料で形成
する。
【００６４】以上実施例に沿って本発明を説明したが、
本発明はこれらに制限されるものではない。例えば、種
々の変更、改良、組み合わせ等が可能なことは当業者に
自明であろう。
本発明はこれらに制限されるものではない。例えば、種
々の変更、改良、組み合わせ等が可能なことは当業者に
自明であろう。
【００６５】
【発明の効果】以上説明したように、本発明によれば、
半導体基板上に形成された配線の側面及び上面を、十分
な厚さの絶縁膜で覆うことができる。このため、この配
線と、それに交差する局所配線との絶縁を容易に確保す
ることができる。
半導体基板上に形成された配線の側面及び上面を、十分
な厚さの絶縁膜で覆うことができる。このため、この配
線と、それに交差する局所配線との絶縁を容易に確保す
ることができる。
【図１】図１Ａは、スタティックＲＡＭのメモリセルの
等価回路図、図１Ｂは、半導体基板上に構成したメモリ
セルの平面図である。
等価回路図、図１Ｂは、半導体基板上に構成したメモリ
セルの平面図である。
【図２】本発明の実施例によるメモリセルの製造方法を
説明するための半導体基板の断面図である。
説明するための半導体基板の断面図である。
【図３】本発明の実施例によるメモリセルの製造方法を
説明するための半導体基板の断面図である。
説明するための半導体基板の断面図である。
【図４】本発明の他の実施例によるメモリセルの製造方
法を説明するための半導体基板の断面図である。
法を説明するための半導体基板の断面図である。
【図５】従来例による局所配線を形成する方法を説明す
るための基板の断面図である。
るための基板の断面図である。
１ シリコン基板 ２ フィールド酸化膜 ３ ゲート電極層 ４ ＳｉＯ2 絶縁層 ４ａ ＳｉＯ2 絶縁膜 ５ ＳｉＮエッチング保護層 ５ａ、５ｂ ＳｉＮエッチング保護膜 ６ レジストパターン ７ ＳｉＯ2 スペーサ絶縁層 ７ａ、７ｂ、８ａ、８ｂ ＳｉＯ2 スペーサ領域 ９、２０ Ｃｏ膜 １０、２１ Ｃｏシリサイド膜 ２２ ＳｉＯ2 保護膜 ２３ ＳｉＮエッチング停止膜 ２４ ＳｉＯ2 膜 ２５ ＳＯＧ膜 ２６ 層間絶縁膜 ２７ 溝 ２８ Ｗ膜
Claims (14)
- 【請求項１】 絶縁性表面を有する半導体基板の該絶縁
性表面上に、導電性材料からなる第１の配線、該第１の
配線の上に配置された第１の絶縁膜、及び該第１の絶縁
膜の上に配置され、該第１の絶縁膜とはエッチング耐性
の異なる第２の絶縁膜からなる積層構造を形成する工程
と、 前記積層構造の上面及び側面を含む基板表面上に等方的
に、前記第２の絶縁膜とはエッチング耐性の異なる絶縁
材料からなる第１のスペーサ絶縁層を堆積し、該第１の
スペーサ絶縁層を異方的にエッチングして前記積層構造
の側面上に、第１のスペーサ領域を残す工程と、 前記第２の絶縁膜を除去する工程と、 前記第１のスペーサ領域の表面を含む基板表面上に、第
２のスペーサ絶縁層を堆積し、該第２のスペーサ絶縁層
を異方的にエッチングし、前記第１のスペーサ領域の側
面上に第２のスペーサ領域を残す工程と、 前記第１の配線と交差し、前記第１及び第２のスペーサ
領域と前記第１の絶縁膜とにより前記第１の配線と電気
的に絶縁された第２の配線を形成する工程とを有する半
導体装置の製造方法。 - 【請求項２】 前記積層構造を形成する工程が、前記絶
縁性表面上の前記積層構造の形成されていない領域に、
前記第１の配線と同一材料からなる第３の配線、及び該
第３の配線の上に配置され、前記第２の絶縁膜と同一材
料からなる第３の絶縁膜を含む他の積層構造を形成する
工程を含み、 前記第１のスペーサ領域を形成する工程が、前記他の積
層構造の側面上に、前記第１のスペーサ絶縁層からなる
第３のスペーサ領域を残す工程を含み、 前記第２の絶縁膜を除去する工程が、前記第３の絶縁膜
を除去する工程を含み、 前記第２のスペーサ領域を残す工程が、前記第３のスペ
ーサ領域の側面上に、前記第２のスペーサ絶縁層からな
る第４のスペーサ領域を残す工程を含み、 前記第２の配線を形成する工程において、前記第３の配
線に前記第２の配線が電気的に接続されるように該第２
の配線を形成する請求項１に記載の半導体装置の製造方
法。 - 【請求項３】 前記半導体基板が前記絶縁性表面以外の
領域にシリコン表面を有し、 前記第２の絶縁膜を除去する工程の後、前記第２の配線
を形成する工程の前に、さらに前記シリコン表面をシリ
サイド化する工程を含み、 前記第２の配線を形成する工程において、前記第２の配
線がシリサイド化された前記シリコン表面と前記第３の
配線とを接続するように前記第２の配線を形成する請求
項２に記載の半導体装置の製造方法。 - 【請求項４】 前記第２の絶縁膜を除去する工程の前
に、さらに、前記半導体装置のシリコン表面を熱酸化す
る工程を含む請求項３に記載の半導体装置の製造方法。 - 【請求項５】 前記第１のスペーサ領域を残す工程にお
いて、前記第１のスペーサ絶縁層のエッチング速度が、
前記第２の絶縁膜のエッチング速度の４倍以上となるエ
ッチング条件で、前記第１のスペーサ絶縁層を異方的に
エッチングする請求項１〜４のいずれかに記載の半導体
装置の製造方法。 - 【請求項６】 絶縁性表面を有する半導体基板と、 前記絶縁性表面上に形成された第１の配線と、 前記第１の配線の上面上に形成された第１の絶縁膜と、 前記第１の配線と第１の絶縁膜との積層構造の両側の側
面上に形成された絶縁材料からなる第１のスペーサ領域
であって、その最上端が前記第１の絶縁膜の上面よりも
高い前記第１のスペーサ領域と、 前記第１のスペーサ領域の外側の側面上、及び前記第１
の絶縁膜の上面よりも上方に位置する内側の側面上に形
成された絶縁材料からなる第２のスペーサ領域と、 前記第２のスペーサ領域の表面の一部の領域上、及び前
記第１の絶縁膜の上面の一部の領域上に配置され、前記
第１の配線と交差するように形成された第２の配線とを
有する半導体装置。 - 【請求項７】 さらに、前記絶縁性表面の前記第１の配
線の形成されていない領域上に形成された第３の配線
と、 前記第３の配線の両側の側面上に形成され、前記第１の
スペーサ領域と同一材料からなる第３のスペーサ領域で
あって、その最上端が前記第３の配線の上面よりも高い
前記第３のスペーサ領域と、 前記第３のスペーサ領域の外側の側面上、及び前記第３
の配線の上面よりも上方に位置する内側の側面上に形成
され、前記第２のスペーサ領域と同一材料からなる第４
のスペーサ領域とを有し、 前記第２の配線が、前記第３の配線の上面領域まで延在
し、第３の配線と電気的に接続されている請求項６に記
載の半導体装置。 - 【請求項８】 前記半導体基板が、前記絶縁性表面とは
異なる領域に金属シリサイド領域を有し、 前記第２の配線が前記金属シリサイド領域と前記第３の
配線とを接続する請求項７に記載の半導体装置。 - 【請求項９】 絶縁性表面を有する半導体基板の該絶縁
性表面上に、導電性材料からなる第１の配線、該第１の
配線の上に配置された第１の絶縁膜、及び該第１の絶縁
膜の上に配置され、該第１の絶縁膜とはエッチング耐性
の異なる第２の絶縁膜からなる積層構造を形成する工程
と、 前記積層構造の上面及び側面を含む基板表面上に等方的
に、前記第２の絶縁膜とはエッチング耐性の異なる絶縁
材料からなる第１のスペーサ絶縁層を堆積し、該第１の
スペーサ絶縁層を異方的にエッチングして前記積層構造
の側面上に、第１のスペーサ領域を残す工程と、 前記第２の絶縁膜を除去する工程と、 前記第１の配線、第１の絶縁膜、第１のスペーサ領域を
覆うように、基板上に層間絶縁膜を形成する工程と、 前記層間絶縁膜に、前記第１の配線と交差する溝を形成
し、該溝の底面に、前記絶縁性表面の一部、前記第１の
絶縁膜の表面の一部及び第１のスペーサ領域の表面の一
部を露出させる工程と、 前記溝内を埋め尽くすように、前記層間絶縁膜の上に導
電性材料からなる配線層を形成する工程と、 前記配線層をエッチバックして、前記溝の中に配線層の
一部を残す工程とを有する半導体装置の製造方法。 - 【請求項１０】 前記層間絶縁膜が、前記第１の絶縁膜
及び前記第１のスペーサ領域とエッチング耐性の異なる
エッチング停止膜、及び該エッチング停止膜の上に形成
され、エッチング停止膜とはエッチング耐性の異なる層
間絶縁膜上層部を含む請求項９に記載の半導体装置の製
造方法。 - 【請求項１１】 前記層間絶縁膜が、さらに、前記エッ
チング停止膜の下に配置され、エッチング停止膜とはエ
ッチング耐性の異なるエッチング保護膜を含む請求項１
０に記載の半導体装置の製造方法。 - 【請求項１２】 絶縁性表面を有する半導体基板と、 前記絶縁性表面上に形成された第１の配線と、 前記第１の配線の上面上に形成された第１の絶縁膜と、 前記第１の配線と第１の絶縁膜との積層構造の両側の側
面上に形成された絶縁材料からなるスペーサ領域であっ
て、その最上端が前記第１の絶縁膜の上面よりも高い前
記スペーサ領域と、 前記第１の絶縁膜及び前記スペーサ領域を覆うように基
板上に形成され、前記第１の配線と交差する溝を有する
層間絶縁膜であって、前記溝の底面の一部に前記第１の
絶縁膜の表面の一部と前記スペーサ領域の表面の一部が
露出する前記層間絶縁膜と、 前記層間絶縁膜の溝内に埋め込まれた第２の配線とを有
する半導体装置。 - 【請求項１３】 前記層間絶縁膜が、前記第１の絶縁膜
及び前記スペーサ領域とエッチング耐性の異なるエッチ
ング停止膜、及び該エッチング停止膜の上に形成され、
エッチング停止膜とはエッチング耐性の異なる層間絶縁
膜上層部を含む請求項１２に記載の半導体装置。 - 【請求項１４】 前記層間絶縁膜が、さらに、前記エッ
チング停止膜の下に配置され、エッチング停止膜とはエ
ッチング耐性の異なるエッチング保護膜を含む請求項１
３に記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06678997A JP4010425B2 (ja) | 1997-03-19 | 1997-03-19 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06678997A JP4010425B2 (ja) | 1997-03-19 | 1997-03-19 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10261646A true JPH10261646A (ja) | 1998-09-29 |
| JP4010425B2 JP4010425B2 (ja) | 2007-11-21 |
Family
ID=13325986
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP06678997A Expired - Lifetime JP4010425B2 (ja) | 1997-03-19 | 1997-03-19 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4010425B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001332633A (ja) * | 2000-05-24 | 2001-11-30 | Sony Corp | 半導体メモリ |
| JP2002222868A (ja) * | 2001-01-29 | 2002-08-09 | Fujitsu Ltd | 半導体装置及びその製造方法 |
-
1997
- 1997-03-19 JP JP06678997A patent/JP4010425B2/ja not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001332633A (ja) * | 2000-05-24 | 2001-11-30 | Sony Corp | 半導体メモリ |
| JP2002222868A (ja) * | 2001-01-29 | 2002-08-09 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| JP4530552B2 (ja) * | 2001-01-29 | 2010-08-25 | 富士通セミコンダクター株式会社 | 半導体装置及びその製造方法 |
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| Publication number | Publication date |
|---|---|
| JP4010425B2 (ja) | 2007-11-21 |
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