JP2002222868A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

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JP2002222868A JP2001020261A JP2001020261A JP2002222868A JP 2002222868 A JP2002222868 A JP 2002222868A JP 2001020261 A JP2001020261 A JP 2001020261A JP 2001020261 A JP2001020261 A JP 2001020261A JP 2002222868 A JP2002222868 A JP 2002222868A
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Abstract

(57)【要約】 【課題】 論理回路部においてはＦＥＴの高速化を図
り、ＳＲＡＭ部においては高集積化を図ることが可能な
半導体装置の製造方法を提供する。 【解決手段】 半導体基板の表面上に、ゲート電極用導
電膜を形成する。第１及び第２の領域上のゲート電極用
導電膜の上に、それぞれ第１の絶縁材料からなる第１及
び第２のゲートマスクパターンを形成する。第１及び第
２のゲートマスクパターンの側壁上に、第１の絶縁材料
とはエッチング耐性の異なる第２の絶縁材料からなるサ
イドウォールスペーサを形成する。第２の領域を、マス
クパターンで覆い、第１のゲートマスクパターンの側壁
上のサイドウォールスペーサを除去する。ゲート電極用
導電膜をエッチングし、第１及び第２の領域上に、それ
ぞれ第１及び第２のゲート電極を残す。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関し、特にゲート長の異なる２種類の電界
効果トランジスタ（ＦＥＴ）の形成に適した半導体装置
及びその製造方法に関する。
【０００２】
【従来の技術】半導体集積回路装置に対する高速化の要
求に伴い、電極形成幅もしくはフォトリソグラフィ工程
における抜き幅を、プロセス限界を超えて微少化する技
術が求められている。特に、スタティックランダムアク
セスメモリ（ＳＲＡＭ）回路と論理回路とを有する超高
速半導体装置（例えば、汎用論理回路装置、ＤＲＡＭ混
載論理回路装置等）において、論理回路部のみを高速化
させたい場合には、論理回路部のＦＥＴのゲート長を短
くする必要がある。このために、レチクルの改版を行わ
なければならない。
【０００３】また、波長２４８ｎｍのＫｒＦエキシマレ
ーザを用いたステッパでは、線幅０．２μｍ以下のレジ
ストパターンを、０．０１μｍ以下の標準偏差で形成す
ることが困難である。
【０００４】特開平７−２２３９６号公報、特開平９−
２３７７７７号公報、及び特開平９−２５１９８８号公
報に、加工線幅を、フォトリソグラフィの加工限界より
も細くする技術が開示されている。特開平７−２２３９
６号公報に開示された技術では、エッチング用のマスク
パターン自体をサイドエッチングすることにより、マス
クパターンの線幅を細くしている。特開平９−２３７７
７７号公報及び特開平９−２５１９８８号公報に開示さ
れた技術では、レジストパターンを等方的にエッチング
して細らせることにより、レジストパターンを細くして
いる。
【０００５】
【発明が解決しようとする課題】図９（Ａ）に、論理回
路部のＦＥＴの平面図を示す。ゲート電極２０２が活性
領域２００と交差している。ゲート電極２０２は、露光
及び現像直後のレジストパターン２０１を細らせたレジ
ストパターンをマスクとしてパターニングされる。ゲー
ト電極２０２のゲート長（図９において縦方向の幅）を
短くすることができるため、ＦＥＴの高速化を図ること
ができる。
【０００６】図９（Ｂ）に、ＳＲＡＭ部のＦＥＴの平面
図を示す。２つの活性領域２１０及び２１１が相互に平
行に配置されている。ゲート電極２１３及び２１５が活
性領域２１０と交差し、ゲート電極２１７及び２１９が
活性領域２１１と交差する。ゲート電極２１７は、ゲー
ト電極２１３を延長した直線に沿って配置され、その端
部がゲート電極２１３の端部に対向する。ゲート電極２
１５と２１９との相対位置関係は、ゲート電極２１３と
２１７との相対位置関係と同様である。
【０００７】ゲート電極２１３、２１５、２１７及び２
１９は、それぞれ露光及び現像直後のレジストパターン
２１２、２１４、２１６及び２１８を細らせたレジスト
パターンをマスクとして用いてパターニングされる。通
常、ＳＲＡＭ部の集積度を高めるために、レジストパタ
ーン２１２の端部とレジストパターン２１６の端部との
間隔が、露光、現像工程における最小抜き幅になるよう
に設定される。
【０００８】このレジストパターン２１２と２１６とを
細らせると、端部同士の間隔が広がってしまう。これに
より、例えば図９（Ｂ）に示したように、ゲート電極２
１３の端部が活性領域２１０の内部まで後退してしまう
場合がある。ゲート電極の端部の後退を考慮して活性領
域２１０及び２１１を、間隔を広げて配置すると、チッ
プ面積が増大してしまう。
【０００９】本発明の目的は、論理回路部においてはＦ
ＥＴの高速化を図り、ＳＲＡＭ部においては高集積化を
図ることが可能な半導体装置、及びその製造方法を提供
することである。
【００１０】
【課題を解決するための手段】本発明の一観点による
と、表面内に、相互にチャネル長の異なる電界効果トラ
ンジスタが形成される第１の領域と第２の領域とが画定
された半導体基板の表面上に、ゲート電極用導電膜を形
成する工程と、前記第１及び第２の領域上のゲート電極
用導電膜の上に、それぞれ第１の絶縁材料からなる第１
及び第２のゲートマスクパターンを形成する工程と、前
記第１及び第２のゲートマスクパターンの側壁上に、前
記第１の絶縁材料とはエッチング耐性の異なる第２の絶
縁材料からなるサイドウォールスペーサを形成する工程
と、前記第２の領域を、マスクパターンで覆う工程と、
前記マスクパターンをマスクとして、第１のゲートマス
クパターンの側壁上のサイドウォールスペーサを除去す
る工程と、前記マスクパターンを除去する工程と、前記
第１のゲートマスクパターン、第２のゲートマスクパタ
ーン、及び第２のゲートマスクパターンの側壁上に形成
されているサイドウォールスペーサをマスクとして、前
記ゲート電極用導電膜をエッチングし、前記第１及び第
２の領域上に、それぞれ第１及び第２のゲート電極を残
す工程とを有する半導体装置の製造方法が提供される。
【００１１】本発明の他の観点によると、表面内に第１
の領域と第２の領域とが画定された半導体基板と、前記
半導体基板の表面の第１の領域上に形成されたゲート電
極を有する第１の電界効果トランジスタと、前記半導体
基板の表面の第２の領域上に形成されたゲート電極を有
する第２の電界効果トランジスタと、前記第２の電界効
果トランジスタのゲート電極の上面上に、絶縁材料で形
成され、ゲート電極の縁に沿って延在する尾根状構造物
とを有する半導体装置が提供される。
【００１２】ゲート電極をパターニングする際に、尾根
状構造物をエッチングマスクとして用いると、尾根状構
造物の幅だけゲート電極を広げ、かつ延ばすことができ
る。これにより、第２の領域の電界効果トランジスタの
ゲート長を、第１の領域の電界効果トランジスタのゲー
ト長と異ならせることができる。
【００１３】本発明の他の観点によると、表面内に、相
互にチャネル長の異なる電界効果トランジスタが形成さ
れる第１の領域と第２の領域とが画定された半導体基板
の表面上に、ゲート電極用導電膜を形成する工程と、前
記ゲート電極用導電膜の上面のうち、前記第２の領域
を、第１の材料からなる第１のマスク膜で覆う工程と、
前記ゲート電極用導電膜の第１の領域上及び前記第１の
マスク膜上に、前記第1の材料とはエッチング耐性の異
なる第２の材料からなる第２のマスク膜を形成する工程
と、前記第１及び第２の領域上の前記第２のマスク膜の
上に、ゲート電極に対応するレジストパターンを形成す
る工程と、前記レジストパターンをマスクとして、前記
第２のマスク膜及び第１のマスク膜をエッチングし、第
１の領域上に、前記第２のマスク膜からなる第１のゲー
トマスクパターンを残し、第２の領域上に、前記第１の
マスク膜と第２のマスク膜との積層構造を有する第２の
ゲートマスクパターンを残す工程と、前記第１及び第２
のゲートマスクパターンを構成する第２のマスク膜の一
部をサイドエッチングする工程と、前記第１及び第２の
ゲートマスクパターンをマスクとして、前記ゲート電極
用導電膜をエッチングし、前記第１及び第２の領域上
に、それぞれ第１の及び第２のゲート電極を残す工程と
を有する半導体装置の製造方法が提供される。
【００１４】本発明の他の観点によると、表面内に第１
の領域と第２の領域とが画定された半導体基板と、前記
半導体基板の表面の第１の領域上に形成されたゲート電
極を有する第１の電界効果トランジスタと、前記半導体
基板の表面の第２の領域上に形成されたゲート電極を有
する第２の電界効果トランジスタと、前記第２の電界効
果トランジスタのゲート電極の上に配置され、外周が、
下のゲート電極の縁に整合しており、第１の材料で形成
された第１の膜と、前記第１の膜の上に配置され、外周
が前記第１の膜の外周よりも内側に位置し、前記第１の
材料とはエッチング耐性の異なる第２の材料で形成され
た第２の膜と、前記第１の電界効果トランジスタのゲー
ト電極の上に配置され、外周が、その下のゲート電極の
外周に整合し、前記第２の材料で形成された第３の膜と
を有する半導体装置が提供される。
【００１５】ゲート電極のパターニングを行う際に、第
１の領域においては第３の膜をエッチングマスクとして
用い、第２の領域においては、第１の膜をエッチングマ
スクとして用いることにより、第２の領域の電界効果ト
ランジスタのゲート長を、第１の領域の電界効果トラン
ジスタのゲート長と異ならせることができる。
【００１６】
【発明の実施の形態】図１及び図２を参照して、本発明
の第１の実施例による半導体装置の構造について説明す
る。
【００１７】図１（Ａ）は、第１の実施例による半導体
装置の論理回路部のＦＥＴの平面図を示す。ゲート電極
２が活性領域１と交差し、活性領域１がソース領域３と
ドレイン領域４とに区分されている。
【００１８】図１（Ｂ）は、第１の実施例による半導体
装置のＳＲＡＭ部のＦＥＴの平面図を示す。活性領域５
と６とが、相互に平行に配置されている。ゲート電極７
及び８が活性領域５と交差し、ゲート電極９及び１０が
活性領域６と交差している。ゲート電極９は、ゲート電
極７を延長した直線に沿って配置され、ゲート電極７の
端部がゲート電極９の端部に対向している。ゲート電極
８と１０との相対位置関係は、ゲート電極７と９との相
対位置関係と同様である。ゲート電極７〜１０の上面の
上に、それぞれゲート電極の縁に沿って延在する尾根状
構造物１１〜１４が配置されている。
【００１９】尾根状構造物１１〜１４の各々の、ゲート
長方向（図１（Ｂ）においては縦方向）と交差する２つ
の部分（図１（Ｂ）においては横方向に延在する部分）
の間隔Ｗ２は、図１（Ａ）に示したＦＥＴのゲート長Ｗ
１と等しい。
【００２０】図２の左図及び右図は、それぞれ図１
（Ａ）の一点鎖線Ａ２Ｌ−Ａ２Ｌにおける断面図及び図
１（Ｂ）の一点鎖線Ａ２Ｒ−Ａ２Ｒにおける断面図を示
す。
【００２１】図２に示すように、シリコン基板２０の活
性領域１の一部の表面上に、ゲート絶縁膜２１を介して
多結晶シリコンからなるゲート電極２が形成されてい
る。ゲート電極２の上面は、コバルトシリサイド膜２３
で覆われている。ゲート電極２の側壁上に、酸化シリコ
ンからなるサイドウォールスペーサ２２が形成されてい
る。サイドウォールスペーサ２２の頂部は、コバルトシ
リサイド膜２３の上面よりも上まで突出している。
【００２２】ゲート電極２の両側に、低濃度ドレイン構
造（ＬＤＤ構造）のソース領域３及びドレイン領域４が
形成されている。ソース領域３及びドレイン領域４の上
面が、それぞれコバルトシリサイド膜２４及び２５で覆
われている。
【００２３】活性領域５の一部の表面上に、ゲート絶縁
膜３１を介して多結晶シリコンからなるゲート電極７が
形成されている。ゲート電極７の上面の上に、その縁に
沿って延在する尾根状構造物１１が配置されている。尾
根状構造物１１は、酸化シリコンで形成されている。
【００２４】ゲート電極７の上面のうち尾根状構造物１
１で囲まれた領域が、コバルトシリサイド膜３３で覆わ
れている。ゲート電極７の側面及び尾根状構造物１１の
外周側の面上に、酸化シリコンからなるサイドウォール
スペーサ３２が形成されている。ゲート電極７の両側
に、ＬＤＤ構造のソース領域３４及び３５が形成されて
いる。ソース領域３４及びドレイン領域３５の上面が、
それぞれコバルトシリサイド膜３６及び３７で覆われて
いる。
【００２５】次に、図３及び図４を参照して、第１の実
施例による半導体装置の製造方法について説明する。図
３及び図４の各図の左図は、図１（Ａ）の一点鎖線Ａ２
Ｌ−Ａ２Ｌにおける断面図に対応し、右図は、図１
（Ｂ）の一点鎖線Ａ２Ｒ−Ａ２Ｒにおける断面図に対応
する。
【００２６】図３（Ａ）に示したシリコン基板２０の表
面層に、所望のｐ型ウェル及びｎ型ウェルを形成し、Ｌ
ＯＣＯＳもしくはシャロートレンチにより素子分離領域
を形成する。素子分離領域により、活性領域１及び５が
画定される。
【００２７】シリコン基板２０の表面上に、熱酸化によ
り厚さ４ｎｍのゲート絶縁膜２１及び３１を形成する。
ゲート絶縁膜２１及び３１の上に、多結晶シリコンから
なる厚さ１８０ｎｍのゲート電極用導電膜４０を形成す
る。ゲート電極用導電膜４０は、例えば化学気相成長
（ＣＶＤ）により形成される。
【００２８】ゲート電極用導電膜４０の上に、厚さ５０
ｎｍの窒化シリコン膜４１を、熱ＣＶＤにより形成す
る。なお、プラズマＣＶＤにより厚さ１００ｎｍの窒化
シリコン膜を形成してもよい。プラズマＣＶＤを用いる
場合に、窒化シリコン膜の厚さを、熱ＣＶＤで形成する
窒化シリコン膜の厚さと異ならせているのは、成膜方法
によって窒化シリコンの屈折率が相違するためである。
また、窒化シリコン膜の上もしくは下に、反射防止膜と
して厚さ３０ｎｍの酸化窒化シリコン膜を形成してもよ
い。
【００２９】活性領域１及び５の上の窒化シリコン膜４
１の上に、それぞれゲート電極に対応するレジストパタ
ーン４２及び４３を形成する。レジストパターン４２及
び４３は、波長２４８ｎｍのＫｒＦエキシマレーザを用
いた露光及び現像により形成される。レジストパターン
４２及び４３の、ゲート長方向の幅Ｗ３は、当該フォト
リソグラフィ工程における最小加工線幅である。
【００３０】レジストパターン４３は、図１（Ｂ）に示
したゲート電極７に対応する。図３（Ａ）には現れてい
ないが、レジストパターン４３と同時に、図１（Ｂ）に
示したゲート電極８、９及び１０に対応するレジストパ
ターンも形成される。ゲート電極７に対応するレジスト
パターンの端部とゲート電極９に対応するレジストパタ
ーンの端部との間隔は、当該フォトリソグラフィ工程に
おける最小抜き幅に等しい。
【００３１】図３（Ｂ）に示す状態に至るまでの工程を
説明する。窒素ガスと酸素ガスとの混合ガスを用いて、
レジストパターン４２及び４３を部分的にエッチングす
ることにより、レジストパターン４２及び４３を細らせ
る。窒素ガス及び酸素ガスの流量を、例えばそれぞれ１
００ｓｃｃｍ及び１０ｓｃｃｍ、圧力を６．６５Ｐａ
（５０ｍＴｏｒｒ）、プラズマ発生のための高周波電力
を３００Ｗとする。細ったレジストパターン４２及び４
３をマスクとして、窒化シリコン膜４１をエッチングす
る。活性領域１の上にゲートマスクパターン４１ａが残
り、活性領域５の上にゲートマスクパターン４１ｂが残
る。窒化シリコン膜４１のエッチングは、ＣＦ4とＣＨ
Ｆ3とＡｒとｎ混合ガスを用いた反応性イオンエッチン
グにより行われる。窒化シリコン膜４１のエッチング
後、レジストパターン４２及び４３を除去する。レジス
トパターン４２及び４３自体が現像直後に比べて細くな
っているため、その下に残されるゲートマスクパターン
４１ａ及び４１ｂの線幅が、現像直後のレジストパター
ン４２及び４３の線幅Ｗ３よりも細くなる。
【００３２】現像直後のレジストパターン４２及び４３
の線幅Ｗ３の平均が１８６．８ｎｍ、線幅の３σが２
１．８ｎｍであった。このときのゲートマスクパターン
４１ａ及び４１ｂの線幅の平均が１４２．２ｎｍ、線幅
の３σが１６．７ｎｍであった。
【００３３】図３（Ｃ）に示す状態に至るまでの工程を
説明する。ゲートマスクパターン４１ａ及び４１ｂを覆
うように、窒化シリコン膜４０の上に酸化シリコン膜を
形成する。
【００３４】酸化シリコン膜の形成は、例えば熱ＣＶＤ
により行われる。この酸化シリコン膜を異方性エッチン
グすることにより、ゲートマスクパターン４１ａ及び４
１ｂの側壁上に、サイドウォールスペーサ１１を残す。
酸化シリコン膜の異方性エッチングは、ＣＦ4、ＣＨ
Ｆ3、及びＡｒの混合ガスを用いたＲＩＥにより行う。
ＣＦ4、ＣＨＦ3、及びＡｒの流量を、それぞれ４０ｓｃ
ｃｍ、５０ｓｃｃｍ、及び８００ｓｃｃｍとし、圧力を
２１３Ｐａ（１．６Ｔｏｒｒ）とし、プラズマ発生のた
めの高周波電力を５００Ｗとする。
【００３５】このとき、ゲートマスクパターン４１ｂと
その側壁上に形成されたサイドウォールスペーサ１１と
の合計の線幅Ｗ４が、図３（Ａ）に示したレジストパタ
ーン４３の線幅Ｗ３とほぼ等しくなるように、酸化シリ
コン膜の膜厚及び異方性エッチングの時間を設定する。
【００３６】活性領域５の表面をレジストパターン４４
で覆う。活性領域１の表面は露出している。
【００３７】図４（Ｄ）に示すように、活性領域１の上
のサイドウォールスペーサ１１を除去する。サイドウォ
ールスペーサ１１の除去は、フッ酸を用いた等方性のウ
ェットエッチングにより行うことができる。その後、レ
ジストパターン４４を除去する。
【００３８】図４（Ｅ）に示すように、活性領域１にお
いては、ゲートマスクパターン４１ａをマスクとし、活
性領域５においては、ゲートマスクパターン４１ｂとそ
の側壁上のサイドウォールスペーサ１１とをマスクとし
て、ゲート電極用導電膜４０をエッチングする。このエ
ッチングは、ＨＢｒとＯ2とを用いたＲＩＥにより行
う。ＨＢｒ及びＯ2の流量をそれぞれ１００ｓｃｃｍ及
び２ｓｃｃｍとし、圧力を６６５ｍＰａ（５ｍＴｏｒ
ｒ）とし、プラズマ発生のための高周波電力を３０Ｗと
する。
【００３９】活性領域１の上に、ゲート電極２が残り、
活性領域５の上にゲート電極７が残る。ゲート電極２の
線幅（ゲート長）Ｗ１は、図３（Ａ）に示した加工最小
線幅Ｗ３よりも細い。ゲート電極７の線幅（ゲート長）
Ｗ４は、図３（Ａ）に示した加工最小線幅Ｗ３とほぼ等
しい。また、図１（Ｂ）に示した間隔Ｗ５は、現像直後
のレジストパターンの間隔とほぼ等しい。
【００４０】ゲート電極２及び７をマスクとして、ソー
ス及びドレインの低濃度領域を形成するためのイオン注
入を行う。これにより、低濃度領域３ａ、４ａ、３４ａ
及び３５ａが形成される。
【００４１】図４（Ｆ）に示すように、ゲート電極２と
ゲートマスクパターン４１ａとの積層構造の側壁上に、
酸化シリコンからなるサイドウォールスペーサ２２を形
成する。また、ゲート電極７の側壁とサイドウォールス
ペーサ１１の外周面上に、酸化シリコンからなるサイド
ウォールスペーサ３２を形成する。サイドウォールスペ
ーサ２２及び３２は、全面に酸化シリコン膜を堆積した
後、この酸化シリコン膜を異方性エッチングすることに
より形成される。イオン注入を行い、ソース領域３とド
レイン領域４、及びソース領域３４とドレイン領域３５
を形成する。
【００４２】イオン注入後、熱リン酸を用いてゲートマ
スクパターン４１ａ及び４１ｂを除去する。図２に示す
ように、ソース領域３、３４、ドレイン領域４、３５、
ゲート電極２及び７の露出した表面上に、それぞれコバ
ルトシリサイド膜２４、３６、２５、３７、２３及び３
３を形成する。
【００４３】以下に、コバルトシリサイド膜の形成方法
について、簡単に説明する。まず、基板の全面上に厚さ
１０ｎｍのコバルト膜と厚さ３０ｎｍのＴｉＮ膜とを順
番に積層する。熱処理を行い、コバルト膜とシリコンと
の界面でシリサイド反応を生じさせる。その後、ＴｉＮ
膜及び未反応のコバルト膜を除去する。
【００４４】上記第１の実施例では、図１（Ａ）に示し
た論理回路部のＦＥＴのゲート長Ｗ１を、図３（Ａ）に
示した最小加工線幅Ｗ３よりも細くすることができる。
これにより、論理回路部の高速化を図ることができる。
【００４５】図１（Ｂ）に示したＳＲＡＭ部のＦＥＴの
ゲート長Ｗ４は、最小加工線幅Ｗ３とほぼ等しい。ま
た、ゲート電極７の端部とゲート電極９の端部との間隔
Ｗ５は、図３（Ａ）のレジストパターン４２及び４３を
形成するフォトリソグラフィ工程における最小抜き幅に
ほぼ等しい。すなわち、ＳＲＡＭ部の各構成部分の寸法
は、図３（Ｂ）に示したエッチング工程でゲートマスク
パターン４１ａ及び４１ｂを細らせない場合の寸法とほ
ぼ等しい。このため、論理回路部のＦＥＴのゲート長と
ＳＲＡＭ部のＦＥＴのゲート長とが等しい世代の半導体
装置のレチクルを改版することなく、論理回路部のＦＥ
Ｔのゲート長のみを短くし、高速化を図ることができ
る。論理回路部のＦＥＴのゲート長を短くしてもＳＲＡ
Ｍ部の各素子の寸法が変動しないため、ＳＲＡＭ部の設
計変更を行う必要はない。
【００４６】また、図１（Ｂ）に示したように、ゲート
電極７の端部とゲート電極９の端部との間隔Ｗ５を、最
小抜き幅とほぼ同程度に狭くすることができる。このた
め、ＳＲＡＭ部において、ゲート電極の端部が活性領域
内まで後退してしまうという不都合も生じない。
【００４７】次に、図５及び図６を参照して、本発明の
第２の実施例による半導体装置の構造について説明す
る。
【００４８】図５（Ａ）は、第２の実施例による半導体
装置の論理回路部のＦＥＴの平面図を示す。ゲート電極
１０２が活性領域１０１と交差し、活性領域１０１がソ
ース領域１０３とドレイン領域１０４とに区分されてい
る。
【００４９】図５（Ｂ）は、第１の実施例による半導体
装置のＳＲＡＭ部のＦＥＴの平面図を示す。活性領域１
０５と１０６とが、相互に平行に配置されている。ゲー
ト電極１０７及び１０８が活性領域１０５と交差し、ゲ
ート電極１０９及び１１０が活性領域１０６と交差して
いる。ゲート電極１０９は、ゲート電極１０７を延長し
た直線に沿って配置されており、その端部がゲート電極
１０７の端部に、間隔Ｗ１５を隔てて対向する。ゲート
電極１０８と１１０との相対位置関係は、ゲート電極１
０７と１０９との相対位置関係と同様である。ゲート電
極１０７〜１１０の上面の、縁近傍を除いた領域上に、
それぞれゲートマスクパターン１１１ｂ〜１１４ｂが配
置されている。
【００５０】ゲートマスクパターン１１１ｂ〜１１４ｂ
の各々のゲート長方向（図５（Ｂ）においては縦方向）
の幅Ｗ１２は、図５（Ａ）に示したＦＥＴのゲート長Ｗ
１１と等しい。ＳＲＡＭ部のＦＥＴのゲート長Ｗ１４
は、論理回路部のＦＥＴのゲート長Ｗ１１よりも長い。
【００５１】図６の左図及び右図は、それぞれ図５
（Ａ）の一点鎖線Ａ６Ｌ−Ａ６Ｌにおける断面図及び図
５（Ｂ）の一点鎖線Ａ６Ｒ−Ａ６Ｒにおける断面図を示
す。
【００５２】図６に示すように、シリコン基板１２０の
活性領域１０１の一部の表面上に、ゲート絶縁膜１２１
を介して多結晶シリコンからなるゲート電極１０２が形
成されている。ゲート電極１０２の上面は、酸化シリコ
ンからなるゲートマスクパターン１１１ａで覆われてい
る。ゲート電極１０２及びゲートマスクパターン１１１
ａの側壁上に、酸化シリコンからなるサイドウォールス
ペーサ１２２が形成されている。
【００５３】ゲート電極１０２の両側に、低濃度ドレイ
ン構造（ＬＤＤ構造）のソース領域１０３及びドレイン
領域１０４が形成されている。ソース領域１０３及びド
レイン領域１０４の上面が、それぞれコバルトシリサイ
ド膜１２４及び１２５で覆われている。
【００５４】活性領域１０５の一部の表面上に、ゲート
絶縁膜１３１を介して多結晶シリコンからなるゲート電
極１０７が形成されている。ゲート電極１０７の上面
が、窒化シリコンからなるゲートマスクパターン１２３
ｂで覆われている。ゲートマスクパターン１２３ｂの上
面のうち、縁の近傍を除く領域が、酸化シリコンからな
る２層目のゲートマスクパターン１１１ｂで覆われてい
る。ゲート電極１０７、ゲートマスクパターン１２３ｂ
及び１１１ｂの側面上に、酸化シリコンからなるサイド
ウォールスペーサ１３２が形成されている。
【００５５】ゲート電極１０７の両側に、ＬＤＤ構造の
ソース領域１３４及び１３５が形成されている。ソース
領域１３４及びドレイン領域１３５の上面が、それぞれ
コバルトシリサイド膜１３６及び１３７で覆われてい
る。
【００５６】次に、図７及び図８を参照して、第２の実
施例による半導体装置の製造方法について説明する。図
７及び図８の各図の左図は、図５（Ａ）の一点鎖線Ａ６
Ｌ−Ａ６Ｌにおける断面図に対応し、右図は、図５
（Ｂ）の一点鎖線Ａ６Ｒ−Ａ６Ｒにおける断面図に対応
する。
【００５７】図７（Ａ）に示したシリコン基板１２０の
表面層に、所望のｐ型ウェル及びｎ型ウェルを形成し、
ＬＯＣＯＳもしくはシャロートレンチにより素子分離領
域を形成する。素子分離領域により、活性領域１０１及
び１０５が画定される。
【００５８】シリコン基板１２０の表面を熱酸化するこ
とにより、厚さ４ｎｍのゲート絶縁膜１２１及び１３１
を形成する。ゲート絶縁膜１２１及び１３１の上に、多
結晶シリコンからなる厚さ１８０ｎｍのゲート電極用導
電膜１４０を、ＣＶＤにより形成する。なお、ゲート電
極の低抵抗化を図るために、ゲート電極用導電膜１４０
を、多結晶シリコン層とタングステンシリサイド（ＷＳ
ｉ）層との２層構造としてもよい。
【００５９】ゲート電極用導電膜１４０の上に、厚さ５
０ｎｍの窒化シリコン膜１２３を、熱ＣＶＤにより形成
する。なお、第１の実施例の場合と同様に、プラズマＣ
ＶＤにより厚さ１００ｎｍの窒化シリコン膜を形成して
もよい。また、窒化シリコン膜の上もしくは下に、反射
防止膜として厚さ３０ｎｍの酸化窒化シリコン膜を形成
してもよい。
【００６０】活性領域１０５上の窒化シリコン膜１２３
の表面を、レジストパターン１４２で覆う。活性領域１
０１上の窒化シリコン膜１２３の表面は露出している。
レジストパターン１４２をマスクとし、活性領域１０１
上の窒化シリコン膜１２３をエッチングする。その後、
レジストパターン１４２を除去する。
【００６１】図７（Ｂ）に示すように、基板の全面上に
厚さ７０ｎｍの酸化シリコン膜１１１を形成する。
【００６２】図７（Ｃ）に示すように、酸化シリコン膜
１１１の上に、ゲート電極に対応したレジストパターン
１４３を形成する。レジストパターン１４３の線幅Ｗ１
３は、当該フォトリソグラフィ工程における最小加工線
幅に等しい。図７（Ｃ）の右図に示したレジストパター
ン１４３は、図５（Ｂ）に示したゲート電極１０７に対
応する。図７（Ｃ）には表されていないが、図５（Ｂ）
に示したゲート電極１０８〜１１０に対応するレジスト
パターンも形成される。ゲート電極１０７に対応するレ
ジストパターンの端部とゲート電極１０９に対応するレ
ジストパターンの端部との間隔は、当該フォトリソグラ
フィ工程における最小抜き幅に等しい。
【００６３】図７（Ｄ）に示すように、レジストパター
ン１４３をマスクとして、酸化シリコン膜１１１及び窒
化シリコン膜１２３をエッチングする。このエッチング
は、ＣＦ4とＣＨＦ3とＡｒとの混合ガスを用いた異方性
のＲＩＥにより行うことができる。異方性エッチングを
行ったのち、酸化シリコン膜１１１のみを等方的にエッ
チングする。この等方的なエッチングは、例えばダウン
フローエッチャを用い、ＣＦ4及びＯ2の流量をそれぞれ
８００ｓｃｃｍ及び１３０ｓｃｃｍ、圧力を１３３Ｐａ
（１Ｔｏｒｒ）、入力高周波電力を１０００Ｗとした条
件で行うことができる。酸化シリコンからなるゲートマ
スクパターン１１１ａ及び１１１ｂが、その端面から横
方向にサイドエッチングされる。
【００６４】図８（Ｅ）に示すように、活性領域１０１
上に、酸化シリコンからなるゲートマスクパターン１１
１ａが残り、活性領域１０５上に、窒化シリコンからな
るゲートマスクパターン１２３ｂと酸化シリコンからな
るゲートマスクパターン１１１ｂとの積層構造が残る。
ゲートマスクパターン１１１ａの線幅Ｗ１１は、図７
（Ｃ）に示した最小加工線幅Ｗ１３よりも細くなる。ゲ
ートマスクパターン１２３ｂの線幅Ｗ１４は、図７
（Ｃ）に示した最小加工線幅Ｗ１３とほぼ等しい。
【００６５】酸化シリコンの等方的なエッチングを行っ
た後、レジストパターン１４３を除去する。
【００６６】図８（Ｆ）に示すように、活性領域１０１
上においてはゲートマスクパターン１１１ａをマスクと
し、活性領域１０５上においてはゲートマスクパターン
１２３ｂをマスクとして、ゲート電極用導電膜１４０を
エッチングする。活性領域１０１上に、フォトリソグラ
フィ工程における加工最小線幅よりも細いゲート電極１
０２が残る。活性領域１０７上に、フォトリソグラフィ
工程における加工最小線幅とほぼ等しい線幅のゲート電
極１０７が残る。
【００６７】ゲート電極１０２及び１０７をマスクとし
て、ソース及びドレインの低濃度領域を形成するための
イオン注入を行う。これにより、低濃度領域１０３ａ、
１０４ａ、１３４ａ及び１３５ａが形成される。
【００６８】図８（Ｇ）に示すように、ゲート電極１０
２とゲートマスクパターン１１１ａとの積層構造の側壁
上に、酸化シリコンからなるサイドウォールスペーサ１
２２を形成する。また、ゲート電極１０７、ゲートマス
クパターン１２３ｂ及び１１１ｂの側壁上に、酸化シリ
コンからなるサイドウォールスペーサ１３２を形成す
る。イオン注入を行い、ソース領域１０３とドレイン領
域１０４、及びソース領域１３４とドレイン領域１３５
を形成する。
【００６９】イオン注入後、図６に示したように、ソー
ス領域１０３、１３４、及びドレイン領域１０４、１３
５の露出した表面上に、それぞれコバルトシリサイド膜
１２４、１３６、１２５、及び１３７を形成する。
【００７０】第２の実施例による半導体装置において
も、第１の実施例の場合と同様に、図５（Ａ）に示した
論理回路部のＦＥＴのゲート長Ｗ１１を、フォトリソグ
ラフィ工程における最小加工線幅よりも短くすることが
できる。また、図５（Ｂ）に示したＳＲＡＭ部のＦＥＴ
のゲート長Ｗ１４を、最小加工線幅とほぼ等しくするこ
とができる。また、ゲート電極１０７の端部とゲート電
極１０９の端部との間隔Ｗ１５は、フォトリソグラフィ
工程における最小抜き幅とほぼ等しい。このため、第２
の実施例は、第１の実施例と同様の効果を奏する。
【００７１】以上実施例に沿って本発明を説明したが、
本発明はこれらに制限されるものではない。例えば、種
々の変更、改良、組み合わせ等が可能なことは当業者に
自明であろう。
【００７２】
【発明の効果】以上説明したように、本発明によれば、
基板表面内のある領域においては、ＦＥＴのゲート長
を、フォトリソグラフィ工程における最小加工線幅より
も短くし、他の領域においては、ＦＥＴのゲート長を、
フォトリソグラフィ工程における最小加工線幅とほぼ等
しくすることができる。ゲート長を短くした領域の集積
回路の動作速度を向上させることができる。また、他の
領域においては、ゲート長を短くした影響を受けること
なく、従来からの設計を踏襲することができる。
【図面の簡単な説明】
【図１】第１の実施例による半導体装置の平面図であ
る。
【図２】第１の実施例による半導体装置の断面図であ
る。
【図３】第１の実施例による半導体装置の製造方法を説
明するための基板の断面図（その１）である。
【図４】第１の実施例による半導体装置の製造方法を説
明するための基板の断面図（その２）である。
【図５】第２の実施例による半導体装置の平面図であ
る。
【図６】第２の実施例による半導体装置の断面図であ
る。
【図７】第２の実施例による半導体装置の製造方法を説
明するための基板の断面図（その１）である。
【図８】第２の実施例による半導体装置の製造方法を説
明するための基板の断面図（その２）である。
【図９】従来の半導体装置の製造方法により、論理回路
部とＳＲＡＭ部とを有する半導体装置を作製したときの
ＦＥＴ部分の平面図である。
【符号の説明】
１、５、６、１０１、１０５、１０６ 活性領域 ２、７、８、９、１０、１０２、１０７、１０８、１０
９、１１０ ゲート電極 ３、３４、１０３、１３４ ソース領域 ４、３５、１０４、１３５ ドレイン領域 １１、１２、１３、１４ 尾根状構造物 ２０、１２０ シリコン基板 ２１、３１、１２１、１３１ ゲート絶縁膜 ２２、３２、１２２、１３２ サイドウォールスペーサ ２３、２４、２５、３３、３６、３７、１２４、１２
５、１３６、１３７ コバルトシリサイド膜 ４０、１４０ ゲート電極用導電膜 ４１、１２３ 窒化シリコン膜 ４１ａ、４１ｂ、１１１ａ、１１１ｂ〜１１４ｂ、１２
３ｂ ゲートマスクパターン ４２、４３、４４、１４２、１４３ レジストパターン １１１ 酸化シリコン膜
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/11 Ｈ０１Ｌ 27/10 ３８１ 27/10 ４６１ 29/78 ３０１Ｇ 29/78 Ｆターム(参考） 2H096 AA25 LA30 5F004 BA04 CA02 CA03 DA00 DA01 DA16 DA23 DA25 DA26 DB02 DB03 DB07 DB26 EA10 EA13 EA28 EB02 5F040 DA01 DC01 EA08 EC01 EC07 EC13 EC19 EF02 EH02 FA05 FA10 FA16 FA18 FB02 FB04 FC19 FC21 FC23 FC28 5F048 AA01 AB01 AC01 BA01 BB05 BB08 BB12 BC06 BD10 BF06 BG01 BG12 BG13 DA18 DA19 DA25 5F083 GA01 GA09 JA35 NA01 ZA12

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 表面内に、相互にチャネル長の異なる電
    界効果トランジスタが形成される第１の領域と第２の領
    域とが画定された半導体基板の表面上に、ゲート電極用
    導電膜を形成する工程と、 前記第１及び第２の領域上のゲート電極用導電膜の上
    に、それぞれ第１の絶縁材料からなる第１及び第２のゲ
    ートマスクパターンを形成する工程と、 前記第１及び第２のゲートマスクパターンの側壁上に、
    前記第１の絶縁材料とはエッチング耐性の異なる第２の
    絶縁材料からなるサイドウォールスペーサを形成する工
    程と、 前記第２の領域を、マスクパターンで覆う工程と、 前記マスクパターンをマスクとして、第１のゲートマス
    クパターンの側壁上のサイドウォールスペーサを除去す
    る工程と、 前記マスクパターンを除去する工程と、 前記第１のゲートマスクパターン、第２のゲートマスク
    パターン、及び第２のゲートマスクパターンの側壁上に
    形成されているサイドウォールスペーサをマスクとし
    て、前記ゲート電極用導電膜をエッチングし、前記第１
    及び第２の領域上に、それぞれ第１及び第２のゲート電
    極を残す工程とを有する半導体装置の製造方法。
  2. 【請求項２】 前記第１及び第２のゲートマスクパター
    ンを形成する工程が、 前記ゲート電極用導電膜の上に、第１の絶縁材料からな
    るゲートマスク層を形成する工程と、 前記ゲートマスク層の上に、レジスト膜を形成する工程
    と、 前記レジスト膜を露光、現像し、前記第１のゲートマス
    クパターンに対応する第１のレジストパターン、前記第
    ２のゲートマスクパターンに対応する第２のレジストパ
    ターン、及び前記第２のレジストパターンの延長線に沿
    って配置され、該第２のレジストパターンと端部同士を
    対向させた第３のレジストパターンを残す工程であっ
    て、該第１〜第３のレジストパターンが当該露光、現像
    工程における最小加工線幅であり、前記第２のレジスト
    パターンの端部と第３のレジストパターンの端部との間
    隔が、当該露光、現像工程における最小抜き幅であるよ
    うに設定されている前記第１〜第３のレジストパターン
    を残す工程と、 前記第１〜第３のレジストパターンをマスクとして、前
    記ゲートマスク層をエッチングし、前記第１〜第３のレ
    ジストパターンに対応した第１〜第３のゲートマスクパ
    ターンを残す工程とを含む請求項１に記載の半導体装置
    の製造方法。
  3. 【請求項３】 前記第１〜第３のゲートマスクパターン
    を形成する工程において、前記第１〜第３のゲートマス
    クパターンの線幅が、前記第１〜第３のレジストパター
    ンの線幅よりも細くなるように前記ゲートマスク層をエ
    ッチングして、該第１〜第３のゲートマスクパターンを
    形成し、 前記サイドウォールスペーサを形成する工程において、
    前記第２のゲートマスクパターンとその側壁上に形成さ
    れたサイドウォールスペーサとの合計の線幅が現像直後
    の前記第１〜第３のレジストパターンの線幅とほぼ等し
    くなるように、前記サイドウォールスペーサを形成する
    請求項２に記載の半導体装置の製造方法。
  4. 【請求項４】 表面内に第１の領域と第２の領域とが画
    定された半導体基板と、 前記半導体基板の表面の第１の領域上に形成されたゲー
    ト電極を有する第１の電界効果トランジスタと、 前記半導体基板の表面の第２の領域上に形成されたゲー
    ト電極を有する第２の電界効果トランジスタと、 前記第２の電界効果トランジスタのゲート電極の上面上
    に、絶縁材料で形成され、ゲート電極の縁に沿って延在
    する尾根状構造物とを有する半導体装置。
  5. 【請求項５】 前記尾根状構造物の、ゲート長方向と交
    差する方向に延在する２つの部分の間隔が、前記第１の
    電界効果トランジスタのゲート長とほぼ等しい請求項４
    に記載の半導体装置。
  6. 【請求項６】 さらに、前記第２の電界効果トランジス
    タのゲート電極の上面のうち、前記尾根状構造物の配置
    されていない領域が金属シリサイド膜で被覆されている
    請求項４または５に記載の半導体装置。
  7. 【請求項７】 表面内に、相互にチャネル長の異なる電
    界効果トランジスタが形成される第１の領域と第２の領
    域とが画定された半導体基板の表面上に、ゲート電極用
    導電膜を形成する工程と、 前記ゲート電極用導電膜の上面のうち、前記第２の領域
    を、第１の材料からなる第１のマスク膜で覆う工程と、 前記ゲート電極用導電膜の第１の領域上及び前記第１の
    マスク膜上に、前記第1の材料とはエッチング耐性の異
    なる第２の材料からなる第２のマスク膜を形成する工程
    と、 前記第１及び第２の領域上の前記第２のマスク膜の上
    に、ゲート電極に対応するレジストパターンを形成する
    工程と、 前記レジストパターンをマスクとして、前記第２のマス
    ク膜及び第１のマスク膜をエッチングし、第１の領域上
    に、前記第２のマスク膜からなる第１のゲートマスクパ
    ターンを残し、第２の領域上に、前記第１のマスク膜と
    第２のマスク膜との積層構造を有する第２のゲートマス
    クパターンを残す工程と、 前記第１及び第２のゲートマスクパターンを構成する第
    ２のマスク膜の一部をサイドエッチングする工程と、 前記第１及び第２のゲートマスクパターンをマスクとし
    て、前記ゲート電極用導電膜をエッチングし、前記第１
    及び第２の領域上に、それぞれ第１の及び第２のゲート
    電極を残す工程とを有する半導体装置の製造方法。
  8. 【請求項８】 前記レジストパターンを形成する工程に
    おいて、前記第２の領域上に、端部同士が対向する２つ
    のレジストパターンを形成し、前記第１の領域上に形成
    するレジストパターンの幅が当該工程における加工最小
    線幅であり、前記第２の領域上に形成する２つのレジス
    トパターンの端部同士の間隔が、当該工程における最小
    抜き幅である請求項７に記載の半導体装置の製造方法。
  9. 【請求項９】 表面内に第１の領域と第２の領域とが画
    定された半導体基板と、 前記半導体基板の表面の第１の領域上に形成されたゲー
    ト電極を有する第１の電界効果トランジスタと、 前記半導体基板の表面の第２の領域上に形成されたゲー
    ト電極を有する第２の電界効果トランジスタと、 前記第２の電界効果トランジスタのゲート電極の上に配
    置され、外周が、下のゲート電極の縁に整合しており、
    第１の材料で形成された第１の膜と、 前記第１の膜の上に配置され、外周が前記第１の膜の外
    周よりも内側に位置し、前記第１の材料とはエッチング
    耐性の異なる第２の材料で形成された第２の膜と、 前記第１の電界効果トランジスタのゲート電極の上に配
    置され、外周が、その下のゲート電極の外周に整合し、
    前記第２の材料で形成された第３の膜とを有する半導体
    装置。
  10. 【請求項１０】 前記第２の膜の、ゲート長方向の幅
    が、前記第３の膜の、ゲート長方向の幅とほぼ等しい請
    求項９に記載の半導体装置。
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