JP2000307015A - デュアルゲートｃｍｏｓｆｅｔの製造方法 - Google Patents
デュアルゲートｃｍｏｓｆｅｔの製造方法Info
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Abstract
(57)【要約】
【課題】 本発明は、デュアルゲートCMOSFETをより容
易にかつ精度良く作成し、性能的にもコスト的にも、工
業的な量産に耐えうる製造方法を提供することを目的と
する。 【解決手段】 本願発明のデュアルゲートCMOSFETの製
造方法によれば、NMOSFETの深接合S/D形成の為のイオン
注入を行った後、1050℃以上の高温で熱処理する工程
と、PMOSFETの深接合S/D形成の為のイオン注入を行った
後、1000℃以下の低温で熱処理する工程を、その順番に
行うようにしたので、NMOSFETにおけるゲート電極であ
るN+ポリシリコン中のAsは十分に活性化され、空乏化と
いう問題は起こらなくなり、PMOSFETにおけるゲート電
極中のBのゲート酸化膜突き抜けによるしきい値電圧の
変動という問題も起きないのである。
易にかつ精度良く作成し、性能的にもコスト的にも、工
業的な量産に耐えうる製造方法を提供することを目的と
する。 【解決手段】 本願発明のデュアルゲートCMOSFETの製
造方法によれば、NMOSFETの深接合S/D形成の為のイオン
注入を行った後、1050℃以上の高温で熱処理する工程
と、PMOSFETの深接合S/D形成の為のイオン注入を行った
後、1000℃以下の低温で熱処理する工程を、その順番に
行うようにしたので、NMOSFETにおけるゲート電極であ
るN+ポリシリコン中のAsは十分に活性化され、空乏化と
いう問題は起こらなくなり、PMOSFETにおけるゲート電
極中のBのゲート酸化膜突き抜けによるしきい値電圧の
変動という問題も起きないのである。
Description
【０００１】
【発明の属する技術分野】この発明は、高速動作が可能
でかつ高信頼性のデュアルゲートCMOSFETの製造方法に
関するものである。
でかつ高信頼性のデュアルゲートCMOSFETの製造方法に
関するものである。
【０００２】
【従来の技術】文献名 ： K. F. Lee et al，IEDM Te
ch. Dig.(1993) p.131 LSIの高集積化に伴って、MOSFETのゲート長は0.1μm程
度まで微細化されてきている。ゲート長の微細化によ
り、相互コンダクタンス（gm）が増加するので、信号伝
幡の遅延時間が短くなり、高速動作が可能になる。
ch. Dig.(1993) p.131 LSIの高集積化に伴って、MOSFETのゲート長は0.1μm程
度まで微細化されてきている。ゲート長の微細化によ
り、相互コンダクタンス（gm）が増加するので、信号伝
幡の遅延時間が短くなり、高速動作が可能になる。
【０００３】このように微細ゲートを有するMOSFET、特
にPMOSFETを正常動作させるためには、ショートチャネ
ル効果を抑えることが重要になる。このため、微細ゲー
トを有するPMOSFETでは、従来よく用いられてきたゲー
ト電極にN+ ポリシリコンを用いた埋め込みチャネル（B
C）型のMOSFETではなく、ゲート電極にP+ ポリシリコン
を用いた表面チャネル（SC）型のMOSFETを利用すること
が一般化してきた。
にPMOSFETを正常動作させるためには、ショートチャネ
ル効果を抑えることが重要になる。このため、微細ゲー
トを有するPMOSFETでは、従来よく用いられてきたゲー
ト電極にN+ ポリシリコンを用いた埋め込みチャネル（B
C）型のMOSFETではなく、ゲート電極にP+ ポリシリコン
を用いた表面チャネル（SC）型のMOSFETを利用すること
が一般化してきた。
【０００４】この様にNMOSFETのゲート電極にN+ポリシ
リコンを用い、PMOSFETのゲート電極にP+ポリシリコン
を用いたCMOSのことを、通常はデュアルゲートCMOSFET
と呼ぶ。
リコンを用い、PMOSFETのゲート電極にP+ポリシリコン
を用いたCMOSのことを、通常はデュアルゲートCMOSFET
と呼ぶ。
【０００５】デュアルゲートCMOSFETの製造方法の一例
として、上記の文献に記された方法がある。図４乃至図
５は、その工程を説明のための図である。工程断面図を
以って概略的に示している。なお、左側はNMOSFET、右
側はPMOSFETを表している。
として、上記の文献に記された方法がある。図４乃至図
５は、その工程を説明のための図である。工程断面図を
以って概略的に示している。なお、左側はNMOSFET、右
側はPMOSFETを表している。
【０００６】この方法では、まずシリコン基板121の上
に既知の技術でリセスドLOCOS（Local Oxidation of Si
licon）122を750 nm形成した後に、高エネルギーイオン
注入装置を用い、Pウエル123a及びNウエル123bを形成す
る。Pウエルの形成にはボロン（B）を400 keVで1×10
13 cm-2、Nウエルの形成にはリン（P）を900 keVで1×1
013 cm-2導入する（図４（A））。
に既知の技術でリセスドLOCOS（Local Oxidation of Si
licon）122を750 nm形成した後に、高エネルギーイオン
注入装置を用い、Pウエル123a及びNウエル123bを形成す
る。Pウエルの形成にはボロン（B）を400 keVで1×10
13 cm-2、Nウエルの形成にはリン（P）を900 keVで1×1
013 cm-2導入する（図４（A））。
【０００７】次いで、イオン注入領域を限定するための
マスクになるレジストパターン（図示せず）が形成され
る。このレジストパターンをマスクとし、ゲートの下に
なる領域124a,124bにのみ、ショートチャネル効果を抑
えるためのパンチスルーサプレッションインプラ、及び
しきい値電圧を制御するためのチャネルインプラをイオ
ン注入法により行なう。
マスクになるレジストパターン（図示せず）が形成され
る。このレジストパターンをマスクとし、ゲートの下に
なる領域124a,124bにのみ、ショートチャネル効果を抑
えるためのパンチスルーサプレッションインプラ、及び
しきい値電圧を制御するためのチャネルインプラをイオ
ン注入法により行なう。
【０００８】Pウエルへのパンチスルーサプレッション
インプラ、及びチャネルインプラは、それぞれ領域124a
にBを45 keVで4×1012 cm-2、フッ化ボロン（BF2）を90
keVで1×1013 cm-2導入する。
インプラ、及びチャネルインプラは、それぞれ領域124a
にBを45 keVで4×1012 cm-2、フッ化ボロン（BF2）を90
keVで1×1013 cm-2導入する。
【０００９】Ｎウエルへのパンチスルーサプレッション
インプラ、及びチャネルインプラは、それぞれ領域124b
にPを120keVで4×1012 cm-2、ヒ素（As）を100 keVで1
×1013 cm-2導入する（図４（B））。
インプラ、及びチャネルインプラは、それぞれ領域124b
にPを120keVで4×1012 cm-2、ヒ素（As）を100 keVで1
×1013 cm-2導入する（図４（B））。
【００１０】次いで、酸化炉において800℃でゲート酸
化膜125を4 nm形成する。この酸化膜の上に、LPCVD法に
よりポリシリコン126を200 nm、窒化シリコン127を100
nm形成した後、ゲート電極をパターニングするためのマ
スクになるレジストパターン（図示せず）を形成する。
このレジストパターンをマスクとしポリシリコン膜12
6、窒化シリコン127の不要部分がエッチングされ、0.1
μm程度のゲート長のポリシリコン膜のゲート電極126が
形成される（図４（C））。
化膜125を4 nm形成する。この酸化膜の上に、LPCVD法に
よりポリシリコン126を200 nm、窒化シリコン127を100
nm形成した後、ゲート電極をパターニングするためのマ
スクになるレジストパターン（図示せず）を形成する。
このレジストパターンをマスクとしポリシリコン膜12
6、窒化シリコン127の不要部分がエッチングされ、0.1
μm程度のゲート長のポリシリコン膜のゲート電極126が
形成される（図４（C））。
【００１１】この後、不要な部分へのイオン注入を防ぐ
ためのレジストパターン（図示せず）が形成される。こ
のレジストパターンをマスクとし、イオン注入によりAs
を10keVで5×1014 cm-2導入し、NMOSFETの浅い接合のS/
D （浅接合S/D ）128aが形成される（図４（D））。
ためのレジストパターン（図示せず）が形成される。こ
のレジストパターンをマスクとし、イオン注入によりAs
を10keVで5×1014 cm-2導入し、NMOSFETの浅い接合のS/
D （浅接合S/D ）128aが形成される（図４（D））。
【００１２】次いで、TEOSを用いCVD法によって50 nmの
SiO2膜が形成された後、反応性イオンエッチング（RI
E）によりエッチバックを行ない第1サイドウォール129
が形成される。この後、不要な部分へのイオン注入を防
ぐためのレジストパターン（図示せず）が形成される。
このレジストパターンをマスクとし、イオン注入により
BF2を10 keVで1×1015 cm-2導入し、PMOSFETの浅接合S/
D 128bが形成される（図４（E））。
SiO2膜が形成された後、反応性イオンエッチング（RI
E）によりエッチバックを行ない第1サイドウォール129
が形成される。この後、不要な部分へのイオン注入を防
ぐためのレジストパターン（図示せず）が形成される。
このレジストパターンをマスクとし、イオン注入により
BF2を10 keVで1×1015 cm-2導入し、PMOSFETの浅接合S/
D 128bが形成される（図４（E））。
【００１３】次いで、再度TEOSを用いCVD法によって200
nmのSiO2膜が形成され、その後、反応性イオンエッチ
ング（RIE）によりエッチバックを行ない第2サイドウォ
ール130が形成される（図５（F））。
nmのSiO2膜が形成され、その後、反応性イオンエッチ
ング（RIE）によりエッチバックを行ない第2サイドウォ
ール130が形成される（図５（F））。
【００１４】次いで、深い接合のS/D（深接合S/D）131
a, 131bがイオン注入により形成される。NMOS FETの深
接合S/D 131aはAsを20 keVで5×1015 cm-2程度導入し、
PMOSFETの深接合S/D 131bはBF2を10 keVで5×1015 cm-2
程度導入して形成する。
a, 131bがイオン注入により形成される。NMOS FETの深
接合S/D 131aはAsを20 keVで5×1015 cm-2程度導入し、
PMOSFETの深接合S/D 131bはBF2を10 keVで5×1015 cm-2
程度導入して形成する。
【００１５】このときに、ポリシリコン膜のゲート電極
126にも不純物が導入され、NMOSFETではAsが導入されN+
ポリシリコンのゲート電極126aに、PMOSFETではBF2が導
入されP+ポリシリコンのゲート電極126bになる（図５
（G））。
126にも不純物が導入され、NMOSFETではAsが導入されN+
ポリシリコンのゲート電極126aに、PMOSFETではBF2が導
入されP+ポリシリコンのゲート電極126bになる（図５
（G））。
【００１６】この後、急速加熱装置（RTA）を用い1050
℃で10秒間、通常の電気炉を用いて800℃で20分間のド
ライブインを行なって、微細ゲート長のデュアルゲート
CMOSFETの形成が完了する（図５（H））。
℃で10秒間、通常の電気炉を用いて800℃で20分間のド
ライブインを行なって、微細ゲート長のデュアルゲート
CMOSFETの形成が完了する（図５（H））。
【００１７】このように、S/Dイオン注入時にゲート電
極にも同一の不純物を導入することにより、NMOSFETで
はN+ポリシリコンのゲート電極、PMOSFETではP+ポリシ
リコンのゲート電極を持つCMOSFETが形成される。この
ようにして作成されたCMOSFETは、ショートチャネル効
果に強く、高速動作が可能で、かつ高信頼性の、微細な
ゲート長を有するデュアルゲートCMOSFETとすることが
できる。
極にも同一の不純物を導入することにより、NMOSFETで
はN+ポリシリコンのゲート電極、PMOSFETではP+ポリシ
リコンのゲート電極を持つCMOSFETが形成される。この
ようにして作成されたCMOSFETは、ショートチャネル効
果に強く、高速動作が可能で、かつ高信頼性の、微細な
ゲート長を有するデュアルゲートCMOSFETとすることが
できる。
【００１８】
【発明が解決しようとする課題】しかしながら、以上に
述べた方法により作製したCMOSFETにおいては、P+ポリ
シリコン中のボロン（B）が熱処理中にゲート酸化膜を
突き抜けチャネル領域まで拡散するために、しきい値電
圧が変動してしまうという問題がある。
述べた方法により作製したCMOSFETにおいては、P+ポリ
シリコン中のボロン（B）が熱処理中にゲート酸化膜を
突き抜けチャネル領域まで拡散するために、しきい値電
圧が変動してしまうという問題がある。
【００１９】このボロン（B）の突き抜けを防ぐ方法
は、大きく分けて以下の3つの方法が考えられる。 （１）1つめはS/Dへ導入される不純物をBだけにする方
法。 （２）2つめは熱処理温度を下げる方法。 （３）3つめはゲート酸化膜に窒素（N）が添加された膜
を用いる方法である。
は、大きく分けて以下の3つの方法が考えられる。 （１）1つめはS/Dへ導入される不純物をBだけにする方
法。 （２）2つめは熱処理温度を下げる方法。 （３）3つめはゲート酸化膜に窒素（N）が添加された膜
を用いる方法である。
【００２０】まず（１）についてであるが、Bの突き抜
けはフッ化ホウ素（BF2）をゲート電極に注入した時に
顕著に発生する。Bのみの場合には、より高温あるい
は、高濃度にしなければ、突き抜けは起こらない。この
ため、Bインプラでの導入が考えられるが、Bは軽い元素
のためソース・ドレインと同時に注入を行うと、S/Dの
接合が深くなってしまうという問題があり、微細MOSFET
には使えないという問題があった。
けはフッ化ホウ素（BF2）をゲート電極に注入した時に
顕著に発生する。Bのみの場合には、より高温あるい
は、高濃度にしなければ、突き抜けは起こらない。この
ため、Bインプラでの導入が考えられるが、Bは軽い元素
のためソース・ドレインと同時に注入を行うと、S/Dの
接合が深くなってしまうという問題があり、微細MOSFET
には使えないという問題があった。
【００２１】このため、最近では1keV以下のエネルギー
での注入、あるいはFが入っていないデカボラン（B10H
16）という質量の重い元素を用いた注入が注目されてい
る。ただし、いずれの場合も特殊なイオン注入装置が必
要であり、コスト高につながり、開発が始まったばかり
の技術であり、すぐに生産への導入は難しい。
での注入、あるいはFが入っていないデカボラン（B10H
16）という質量の重い元素を用いた注入が注目されてい
る。ただし、いずれの場合も特殊なイオン注入装置が必
要であり、コスト高につながり、開発が始まったばかり
の技術であり、すぐに生産への導入は難しい。
【００２２】次に（２）についてであるが、たとえBF2
を用いても、熱処理温度が低く/短い場合、ボロン（B）
がゲート酸化膜を突き抜けることによる、しきい値電圧
の変動は起こらない。本願発明者の実験によれば、ゲー
ト酸化膜が35Åの場合、1050℃, 10秒間の熱処理では
しきい値電圧の変動が起きるが、1000℃, 10秒間の熱処
理ではしきい値電圧の変動は起きなかった。
を用いても、熱処理温度が低く/短い場合、ボロン（B）
がゲート酸化膜を突き抜けることによる、しきい値電圧
の変動は起こらない。本願発明者の実験によれば、ゲー
ト酸化膜が35Åの場合、1050℃, 10秒間の熱処理では
しきい値電圧の変動が起きるが、1000℃, 10秒間の熱処
理ではしきい値電圧の変動は起きなかった。
【００２３】しかしながら、熱処理温度を1050℃から10
00℃に下げた場合、今度はN+ポリシリコンのゲート電極
の空乏化が起こり、NMOSFETの相互コンダクタンス（g
m）,オン電流が10％程度減少するという問題が生じてし
まう。
00℃に下げた場合、今度はN+ポリシリコンのゲート電極
の空乏化が起こり、NMOSFETの相互コンダクタンス（g
m）,オン電流が10％程度減少するという問題が生じてし
まう。
【００２４】更に、（３）についてであるが、ゲート酸
化膜に窒素が添加された酸窒化膜を用いた場合、BF2を
用いても、ボロン（B）がゲート酸化膜を突き抜けるこ
とによる、しきい値電圧の変動は起こらなくなる。ただ
し、窒素（N）が添加されることにより、窒素を含むゲ
ート酸化膜とシリコンとの界面に、固定電荷、界面準位
が発生し、しきい値電圧の変動、相互コンダクタンス
（gm）の減少が生じてしまうことが知られている。
化膜に窒素が添加された酸窒化膜を用いた場合、BF2を
用いても、ボロン（B）がゲート酸化膜を突き抜けるこ
とによる、しきい値電圧の変動は起こらなくなる。ただ
し、窒素（N）が添加されることにより、窒素を含むゲ
ート酸化膜とシリコンとの界面に、固定電荷、界面準位
が発生し、しきい値電圧の変動、相互コンダクタンス
（gm）の減少が生じてしまうことが知られている。
【００２５】窒素の導入方法を改善することにより、こ
の固定電荷、界面準位は改善されることも報告されてい
るが、いずれにしても熱酸化により形成されたゲート酸
化膜には劣る。
の固定電荷、界面準位は改善されることも報告されてい
るが、いずれにしても熱酸化により形成されたゲート酸
化膜には劣る。
【００２６】以上説明したような、（１）〜（３）のい
ずれの方法を用いても、性能、コスト両方を満たすよう
なデュアルゲートCMOSFETの製造方法は、完全には確立
されていないという問題点があった。
ずれの方法を用いても、性能、コスト両方を満たすよう
なデュアルゲートCMOSFETの製造方法は、完全には確立
されていないという問題点があった。
【００２７】
【課題を解決するための手段】本願発明では、半導体基
板上にデュアルゲートCMOSFETを製造する際に、半導体
基板のNMOSFET形成予定領域に深接合ソース/ドレインを
形成するためのＮ型不純物のイオン注入を行う工程と、
第1の不純物活性化熱処理を、急速熱処理装置を用い、1
050℃以上で行う工程と、前述した半導体基板のPMOSFET
形成予定領域に深接合ソース/ドレインを形成するため
のＰ型不純物のイオン注入を行う工程と、第2の不純物
活性化熱処理を、急速熱処理装置を用い、900℃以上、1
000℃以下で行う工程とを順次行うこと、を特徴として
いる。
板上にデュアルゲートCMOSFETを製造する際に、半導体
基板のNMOSFET形成予定領域に深接合ソース/ドレインを
形成するためのＮ型不純物のイオン注入を行う工程と、
第1の不純物活性化熱処理を、急速熱処理装置を用い、1
050℃以上で行う工程と、前述した半導体基板のPMOSFET
形成予定領域に深接合ソース/ドレインを形成するため
のＰ型不純物のイオン注入を行う工程と、第2の不純物
活性化熱処理を、急速熱処理装置を用い、900℃以上、1
000℃以下で行う工程とを順次行うこと、を特徴として
いる。
【００２８】従って、本願発明のデュアルゲートCMOSFE
Tの製造方法によれば、NMOSFETの深接合S/D形成の為の
イオン注入を行った後、1050℃以上の高温で熱処理する
工程と、PMOSFETの深接合S/D形成の為のイオン注入を行
った後、1000℃以下の低温で熱処理する工程を、その順
番に行うようにしたので、NMOSFETにおけるゲート電極
であるN+ポリシリコン中のAsは十分に活性化され、空乏
化という問題は起こらなくなり、PMOSFETにおけるゲー
ト電極中のBのゲート酸化膜突き抜けによるしきい値電
圧の変動という問題も起きないのである。
Tの製造方法によれば、NMOSFETの深接合S/D形成の為の
イオン注入を行った後、1050℃以上の高温で熱処理する
工程と、PMOSFETの深接合S/D形成の為のイオン注入を行
った後、1000℃以下の低温で熱処理する工程を、その順
番に行うようにしたので、NMOSFETにおけるゲート電極
であるN+ポリシリコン中のAsは十分に活性化され、空乏
化という問題は起こらなくなり、PMOSFETにおけるゲー
ト電極中のBのゲート酸化膜突き抜けによるしきい値電
圧の変動という問題も起きないのである。
【００２９】
【実施の形態】本発明は、デュアルゲートCMOSFETをよ
り容易にかつ精度良く作成し、性能的にもコスト的に
も、工業的な量産に耐えうる製造方法を提供することを
目的とする。
り容易にかつ精度良く作成し、性能的にもコスト的に
も、工業的な量産に耐えうる製造方法を提供することを
目的とする。
【００３０】また、本発明に記載されている不純物の種
類や、その注入量、熱処理温度、熱処理時間等は一例を
示したに過ぎず、本発明の趣旨にのっとって種種改変が
可能であることは言うまでもない。
類や、その注入量、熱処理温度、熱処理時間等は一例を
示したに過ぎず、本発明の趣旨にのっとって種種改変が
可能であることは言うまでもない。
【００３１】図1乃至図２は、この発明の実施の形態を
示すデュアルゲートCMOSFETの製造方法を説明するため
の図である。工程断面図を以って概略的に示してある。
なお、各図において左側はNMOSFET、右側はPMOSFETを表
している。
示すデュアルゲートCMOSFETの製造方法を説明するため
の図である。工程断面図を以って概略的に示してある。
なお、各図において左側はNMOSFET、右側はPMOSFETを表
している。
【００３２】本願発明では、従来技術と同様にまずシリ
コン基板21の上に既知の技術でリセスドLOCOS（Local O
xidation of Silicon）22を750 nm形成した後に、高エ
ネルギーイオン注入装置を用い、Pウエル23a及びNウエ
ル23bを形成する。
コン基板21の上に既知の技術でリセスドLOCOS（Local O
xidation of Silicon）22を750 nm形成した後に、高エ
ネルギーイオン注入装置を用い、Pウエル23a及びNウエ
ル23bを形成する。
【００３３】Pウエルの形成にはボロン（B）を400 keV
で1×1013 cm-2、Nウエルの形成にはリン（P）を900 ke
Vで1×1013 cm-2導入する（図１（A））。
で1×1013 cm-2、Nウエルの形成にはリン（P）を900 ke
Vで1×1013 cm-2導入する（図１（A））。
【００３４】次いで、イオン注入領域を限定するための
マスクになるレジストパターン（図示せず）が形成され
る。このレジストパターンをマスクとし、ゲートの下に
なる領域24a,24bにのみ、ショートチャネル効果を抑え
るためのパンチスルーサプレッションインプラ、及びし
きい値電圧を制御するためのチャネルインプラをイオン
注入法により行なう。
マスクになるレジストパターン（図示せず）が形成され
る。このレジストパターンをマスクとし、ゲートの下に
なる領域24a,24bにのみ、ショートチャネル効果を抑え
るためのパンチスルーサプレッションインプラ、及びし
きい値電圧を制御するためのチャネルインプラをイオン
注入法により行なう。
【００３５】Pウエルへのパンチスルーサプレッション
インプラ、及びチャネルインプラは、それぞれ領域24a
にボロン（B）を45 keVで4×1012 cm-2、フッ化ボロン
（BF2）を90 keVで1×1013 cm-2導入する。
インプラ、及びチャネルインプラは、それぞれ領域24a
にボロン（B）を45 keVで4×1012 cm-2、フッ化ボロン
（BF2）を90 keVで1×1013 cm-2導入する。
【００３６】Ｎウエルへのパンチスルーサプレッション
インプラ、及びチャネルインプラは、それぞれ領域24b
にリン（P）を120keVで4×1012 cm-2、ヒ素（As）を100
keVで1×1013 cm-2導入する（図１（B））。
インプラ、及びチャネルインプラは、それぞれ領域24b
にリン（P）を120keVで4×1012 cm-2、ヒ素（As）を100
keVで1×1013 cm-2導入する（図１（B））。
【００３７】次いで、酸化炉において800℃でゲート酸
化膜25を4 nm形成する。この酸化膜の上に、LPCVD法に
よりポリシリコン26を200 nm、窒化シリコン27を100 nm
形成した後、ゲート電極をパターニングするためのマス
クになるレジストパターン（図示せず）を形成する。こ
のレジストパターンをマスクとしポリシリコン膜26、窒
化シリコン27の不要部分がエッチングされ、0.1μm程度
のゲート長のポリシリコン膜のゲート電極26が形成され
る（図１（C））。
化膜25を4 nm形成する。この酸化膜の上に、LPCVD法に
よりポリシリコン26を200 nm、窒化シリコン27を100 nm
形成した後、ゲート電極をパターニングするためのマス
クになるレジストパターン（図示せず）を形成する。こ
のレジストパターンをマスクとしポリシリコン膜26、窒
化シリコン27の不要部分がエッチングされ、0.1μm程度
のゲート長のポリシリコン膜のゲート電極26が形成され
る（図１（C））。
【００３８】ポリシリコン膜のゲート電極26形成後、不
要な部分へのイオン注入を防ぐためのレジストパターン
（図示せず）が形成される。このレジストパターンをマ
スクとし、イオン注入によりAsを5 keVで1×1015 cm-2
導入し、NMOSFETの浅い接合のS/D （浅接合S/D ）28aが
形成される（図1（D））。
要な部分へのイオン注入を防ぐためのレジストパターン
（図示せず）が形成される。このレジストパターンをマ
スクとし、イオン注入によりAsを5 keVで1×1015 cm-2
導入し、NMOSFETの浅い接合のS/D （浅接合S/D ）28aが
形成される（図1（D））。
【００３９】次いで、TEOSを用いCVD法によって30 nmの
SiO2膜が形成された後、反応性イオンエッチング（RI
E）によりエッチバックを行ない第1サイドウォール29が
形成される。この後、不要な部分へのイオン注入を防ぐ
ためのレジストパターン（図示せず）が形成される。こ
のレジストパターンをマスクとし、イオン注入によりBF
2を5keVで5×1014 cm-2導入し、PMOSFETの浅接合S/D 28
bが形成される（図1（E））。
SiO2膜が形成された後、反応性イオンエッチング（RI
E）によりエッチバックを行ない第1サイドウォール29が
形成される。この後、不要な部分へのイオン注入を防ぐ
ためのレジストパターン（図示せず）が形成される。こ
のレジストパターンをマスクとし、イオン注入によりBF
2を5keVで5×1014 cm-2導入し、PMOSFETの浅接合S/D 28
bが形成される（図1（E））。
【００４０】次いで、TEOSを用いCVD法によって200 nm
のSiO2膜が形成された後、反応性イオンエッチング（RI
E）によりエッチバックを行ない第2サイドウォール30が
形成される（図２（F））。
のSiO2膜が形成された後、反応性イオンエッチング（RI
E）によりエッチバックを行ない第2サイドウォール30が
形成される（図２（F））。
【００４１】次いで、不要な部分へのイオン注入を防ぐ
ためのレジストパターン（図示せず）が形成される。こ
のレジストパターンをマスクとし、イオン注入によりAs
を20keVで5×1015 cm-2導入し、NMOSFETの深い接合のS/
D （深接合S/D ）31aが形成される。この時に、ポリシ
リコン膜のゲート電極26にもAsが導入され、N+ポリシリ
コンのゲート電極26aになる。
ためのレジストパターン（図示せず）が形成される。こ
のレジストパターンをマスクとし、イオン注入によりAs
を20keVで5×1015 cm-2導入し、NMOSFETの深い接合のS/
D （深接合S/D ）31aが形成される。この時に、ポリシ
リコン膜のゲート電極26にもAsが導入され、N+ポリシリ
コンのゲート電極26aになる。
【００４２】この後、急速加熱装置（RTA）を用い1050
℃で10秒間の熱処理を行い、NMOSFETの深接合S/D31a及
びゲート電極26aの活性化を行う。1050℃での熱処理を
行うことにより、N+ポリシリコン中のAsは十分に活性化
され、空乏化の問題はなくなる（図２（G））。
℃で10秒間の熱処理を行い、NMOSFETの深接合S/D31a及
びゲート電極26aの活性化を行う。1050℃での熱処理を
行うことにより、N+ポリシリコン中のAsは十分に活性化
され、空乏化の問題はなくなる（図２（G））。
【００４３】次いで、NMOSFETの場合と同様に、不要な
部分へのイオン注入を防ぐためのレジストパターン（図
示せず）が形成される。このレジストパターンをマスク
とし、イオン注入によりBF2を10 keVで5×1015 cm-2導
入し、PMOSFETの深接合S/D 31bが形成される。この時
に、ポリシリコン膜のゲート電極26にもBF2が導入さ
れ、P+ポリシリコンのゲート電極26bになる。
部分へのイオン注入を防ぐためのレジストパターン（図
示せず）が形成される。このレジストパターンをマスク
とし、イオン注入によりBF2を10 keVで5×1015 cm-2導
入し、PMOSFETの深接合S/D 31bが形成される。この時
に、ポリシリコン膜のゲート電極26にもBF2が導入さ
れ、P+ポリシリコンのゲート電極26bになる。
【００４４】この後、急速加熱装置（RTA）を用い1000
℃で10秒間の熱処理を行い、PMOSFETの深接合S/D31b及
びゲート電極26bの活性化を行う。BF2がゲート電極に導
入されているものの、1000℃での熱処理であるため、B
のゲート酸化膜の突き抜けは起こらない。また、1000℃
での熱処理でも、Bを導入したP+ポリシリコンゲートに
おいてはゲートの空乏化の問題は起きない。以上の工程
により、微細ゲート長のデュアルゲートCMOSFETが形成
される（図２（H））。
℃で10秒間の熱処理を行い、PMOSFETの深接合S/D31b及
びゲート電極26bの活性化を行う。BF2がゲート電極に導
入されているものの、1000℃での熱処理であるため、B
のゲート酸化膜の突き抜けは起こらない。また、1000℃
での熱処理でも、Bを導入したP+ポリシリコンゲートに
おいてはゲートの空乏化の問題は起きない。以上の工程
により、微細ゲート長のデュアルゲートCMOSFETが形成
される（図２（H））。
【００４５】図３は、この発明の実施例を示すデュアル
ゲートCMOSFETの製造方法のプロセスフローと従来技術
のプロセスフローの比較である。本フローには、ホトリ
ソ工程は入れていない。
ゲートCMOSFETの製造方法のプロセスフローと従来技術
のプロセスフローの比較である。本フローには、ホトリ
ソ工程は入れていない。
【００４６】従来技術との違いは、NMOSFETの深接合S/D
インプラ後に、活性化熱処理を1050℃, 10秒間で行う工
程が増えた点と、PMOSFETの深接合S/Dインプラ後の活性
化熱処理温度が1050℃から1000℃に下がった点である。
インプラ後に、活性化熱処理を1050℃, 10秒間で行う工
程が増えた点と、PMOSFETの深接合S/Dインプラ後の活性
化熱処理温度が1050℃から1000℃に下がった点である。
【００４７】
【発明の効果】以上詳細に説明したように、この発明の
デュアルゲートCMOSFETの製造方法によれば、NMOSFETの
深接合S/D形成の為のイオン注入を行った後、1050℃以
上の高温で熱処理する工程と、PMOSFETの深接合S/D形成
の為のイオン注入を行った後、1000℃以下の低温で熱処
理する工程を、その順番に行うようにしたので、NMOSFE
Tにおけるゲート電極であるN+ポリシリコン中のAsは十
分に活性化され、空乏化という問題は起こらなくなり、
PMOSFETにおけるゲート電極中のBのゲート酸化膜突き抜
けによるしきい値電圧の変動という問題も起きなくなる
という効果が得られる。
デュアルゲートCMOSFETの製造方法によれば、NMOSFETの
深接合S/D形成の為のイオン注入を行った後、1050℃以
上の高温で熱処理する工程と、PMOSFETの深接合S/D形成
の為のイオン注入を行った後、1000℃以下の低温で熱処
理する工程を、その順番に行うようにしたので、NMOSFE
Tにおけるゲート電極であるN+ポリシリコン中のAsは十
分に活性化され、空乏化という問題は起こらなくなり、
PMOSFETにおけるゲート電極中のBのゲート酸化膜突き抜
けによるしきい値電圧の変動という問題も起きなくなる
という効果が得られる。
【００４８】また、熱処理工程が従来技術よりも1工程
増えてしまうが、新しい装置も必要なく低コストで所望
の特性を実現できるという効果が得られる。
増えてしまうが、新しい装置も必要なく低コストで所望
の特性を実現できるという効果が得られる。
【００４９】NMOSFET、PMOSFETの浅接合のソース／ドレ
インは1050℃と1000℃の2度の熱処理にさらされるた
め、ゲートとS/Dのオーバラップ（ΔL）が大きくなって
しまうことが懸念されるが、Asの拡散係数は小さいた
め、NMOSFETのΔLはあまり大きくならない、Bの拡散係
数は大きいが、第1サイドウォール膜厚を調節すること
によりΔLを制御できるため、PMOSFETのΔLもあまり大
きくならず、2度の熱処理がショートチャネル効果に与
える影響は、無視し得るほどに小さい。また、接合深さ
が深くなってしまうという問題は起きない。
インは1050℃と1000℃の2度の熱処理にさらされるた
め、ゲートとS/Dのオーバラップ（ΔL）が大きくなって
しまうことが懸念されるが、Asの拡散係数は小さいた
め、NMOSFETのΔLはあまり大きくならない、Bの拡散係
数は大きいが、第1サイドウォール膜厚を調節すること
によりΔLを制御できるため、PMOSFETのΔLもあまり大
きくならず、2度の熱処理がショートチャネル効果に与
える影響は、無視し得るほどに小さい。また、接合深さ
が深くなってしまうという問題は起きない。
【図１】本願発明の実施の形態を説明するための工程断
面図である。
面図である。
【図２】図１に続く、本願発明の実施の形態を説明する
ための工程断面図である。
ための工程断面図である。
【図３】本願発明のプロセスフローと従来技術のプロセ
スフローを比較するための図である。
スフローを比較するための図である。
【図４】従来技術を説明するための工程断面図である。
【図５】図４に続く、従来技術を説明するための工程断
面図である。
面図である。
２１：シリコン基板 ２２：リセスドＬＯＣＯＳ膜 ２３ａ：Ｐウェル ２３ｂ：Ｎウェル ２４ａ：Ｐ型不純物導入領域 ２４ｂ：Ｎ型不純物導入領域 ２５：ゲート酸化膜 ２６：ポリシリコン膜 ２６ａ：ＮＭＯＳＦＥＴのゲート電極 ２６ｂ：ＰＭＯＳＦＥＴのゲート電極 ２７：窒化シリコン膜 ２８ａ：ＮＭＯＳＦＥＴの浅い接合 ２８ｂ：ＰＭＯＳＦＥＴの浅い接合 ２９：第１サイドウォール ３０：第２サイドウォール ３１ａ：ＮＭＯＳＦＥＴの深い接合 ３１ｂ：ＰＭＯＳＦＥＴの深い接合
Claims (3)
- 【請求項１】 半導体基板上にデュアルゲートCMOSFET
を製造する方法であって、前記半導体基板のNMOSFET形
成予定領域に深接合ソース/ドレインを形成するための
Ｎ型不純物のイオン注入を行う工程と、第1の不純物活
性化熱処理を行う工程と、前記半導体基板のPMOSFET形
成予定領域に深接合ソース/ドレインを形成するための
Ｐ型不純物のイオン注入を行う工程と、第2の不純物活
性化熱処理を行う工程とを順次行うこと、を特徴とする
デュアルゲートCMOSFETの製造方法。 - 【請求項２】 請求項１記載のデュアルゲートCMOSFET
の製造方法であって、前記第1の活性化熱処理工程を、
急速熱処理装置を用い、1050℃以上で行うことを特徴と
するデュアルゲートCMOSFETの製造方法。 - 【請求項３】 請求項1記載のデュアルゲートCMOSFETの
製造方法であって、前記第2の活性化熱処理工程を、急
速熱処理装置を用い、900℃以上、1000℃以下で行うこ
とを特徴とするデュアルゲートCMOSFETの製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11114316A JP2000307015A (ja) | 1999-04-22 | 1999-04-22 | デュアルゲートｃｍｏｓｆｅｔの製造方法 |
| US09/524,268 US6413810B1 (en) | 1999-04-22 | 2000-03-13 | Fabrication method of a dual-gate CMOSFET |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11114316A JP2000307015A (ja) | 1999-04-22 | 1999-04-22 | デュアルゲートｃｍｏｓｆｅｔの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000307015A true JP2000307015A (ja) | 2000-11-02 |
Family
ID=14634815
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11114316A Abandoned JP2000307015A (ja) | 1999-04-22 | 1999-04-22 | デュアルゲートｃｍｏｓｆｅｔの製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6413810B1 (ja) |
| JP (1) | JP2000307015A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100410574B1 (ko) * | 2002-05-18 | 2003-12-18 | 주식회사 하이닉스반도체 | 데카보렌 도핑에 의한 초박형 에피채널을 갖는반도체소자의 제조 방법 |
| JP2005513774A (ja) * | 2001-12-14 | 2005-05-12 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | Ｎチャネルトランジスタおよびｐチャネルトランジスタのそれぞれを最適化する、異なるスペーサを形成する方法 |
| KR100759255B1 (ko) * | 2001-06-30 | 2007-09-17 | 매그나칩 반도체 유한회사 | Ｍｍｌ 반도체 소자의 제조 방법 |
| KR101152395B1 (ko) | 2006-05-09 | 2012-06-05 | 에스케이하이닉스 주식회사 | 반도체 소자의 제조 방법 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4530552B2 (ja) * | 2001-01-29 | 2010-08-25 | 富士通セミコンダクター株式会社 | 半導体装置及びその製造方法 |
| US6908859B2 (en) * | 2001-10-12 | 2005-06-21 | Texas Instruments Incorporated | Low leakage power transistor and method of forming |
| CN1303700C (zh) * | 2004-06-08 | 2007-03-07 | 江苏长电科技股份有限公司 | 具有台阶型栅氧化层的射频soi功率nmosfet及其制造方法 |
| KR100703840B1 (ko) * | 2006-02-28 | 2007-04-09 | 주식회사 하이닉스반도체 | 반도체 소자 제조 방법 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5409847A (en) * | 1993-10-27 | 1995-04-25 | Matsushita Electric Industrial Co., Ltd. | Manufacturing method of CMOS transistor in which heat treatment at higher temperature is done prior to heat treatment at low temperature |
| US6051471A (en) * | 1996-09-03 | 2000-04-18 | Advanced Micro Devices, Inc. | Method for making asymmetrical N-channel and symmetrical P-channel devices |
| US6051459A (en) * | 1997-02-21 | 2000-04-18 | Advanced Micro Devices, Inc. | Method of making N-channel and P-channel IGFETs using selective doping and activation for the N-channel gate |
| US5956591A (en) * | 1997-02-25 | 1999-09-21 | Advanced Micro Devices, Inc. | Method of making NMOS and PMOS devices having LDD structures using separate drive-in steps |
-
1999
- 1999-04-22 JP JP11114316A patent/JP2000307015A/ja not_active Abandoned
-
2000
- 2000-03-13 US US09/524,268 patent/US6413810B1/en not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100759255B1 (ko) * | 2001-06-30 | 2007-09-17 | 매그나칩 반도체 유한회사 | Ｍｍｌ 반도체 소자의 제조 방법 |
| JP2005513774A (ja) * | 2001-12-14 | 2005-05-12 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | Ｎチャネルトランジスタおよびｐチャネルトランジスタのそれぞれを最適化する、異なるスペーサを形成する方法 |
| KR100410574B1 (ko) * | 2002-05-18 | 2003-12-18 | 주식회사 하이닉스반도체 | 데카보렌 도핑에 의한 초박형 에피채널을 갖는반도체소자의 제조 방법 |
| KR101152395B1 (ko) | 2006-05-09 | 2012-06-05 | 에스케이하이닉스 주식회사 | 반도체 소자의 제조 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6413810B1 (en) | 2002-07-02 |
| US20020061617A1 (en) | 2002-05-23 |
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