KR100759255B1 - Ｍｍｌ 반도체 소자의 제조 방법 - Google Patents

Abstract

본 발명은 반도체 소자 중 메모리 소자와 로직 반도체 소자가 한 칩안에 포함되는 MML 소자의 특성 열화를 방지하는 방법에 관한 것으로, NMOS는 NMOS의 소오스/드레인 이온 주입후에 열공정을 실시하여 이온을 활성화시키며 PMOS는 이후 진행되는 셀 공정중의 열공정에 의해 이온을 활성화시킴으로써, PMOS의 특성 열화가 없는 MML 반도체 소자의 제조 방법을 제공한다.

ＭＭＬ, ＰＭＯＳ 열화, 열공정, 로직 소자

Description

ＭＭＬ 반도체 소자의 제조 방법{Method of Manufacturing MML Semiconductor Device}

도 1a 내지 도 1g는 본 발명에 따른 MML 반도체 소자의 제조 방법에 의해 제조된 바도체 소자의 단면도들.

< 도면의 주요부분에 대한 부호의 설명 >

10 : 반도체 기판 20 : 층간 절연막

30 : 절연막 40 : 비트라인

100 : 로직 반도체 소자 110 : NMOS 트랜지스터

115, 155, 205 : 소오스/드레인 영역 120, 160 : 게이트 전극

121, 161, 116, 156 : 샐리사이드 150 : PMOS 트랜지스터

200 : DRAM 반도체 소자 210 : 노출 영역

220 : 플러그 폴리

본 발명은 반도체 소자의 특성 열화를 방지하는 방법에 관한 것으로서, 특히 메모리 소자와 로직 반도체 소자가 한 칩안에 포함되는 MML 소자의 특성 열화를 방 지하는 방법에 관한 것이다.

종래의 MML 소자의 DRAM 셀 제조시 비트 라인 콘택트 RTP 어닐링 및 플레이트 폴리(plate poly) 증착후의 RTP 어닐링에 의해 게이트 및 비트 라인의 절연막으로 사용되는 BPSG막 내의 보론 이온들에 의해 문턱 전압의 감소를 유발한다는 문제점이 있었다. 또한 로직 트랜지스터의 NMOS 및 PMOS 소오스/드레인 영역에 이온을 주입한 후에 1000℃ 이상의 열공정을 수행하여야 하므로, PMOS의 특성이 열화되고 마진을 갖기 어렵다는 문제점이 있었다.

본 발명은 이러한 문제를 해결하기 위해 NMOS는 NMOS의 소오스/드레인 이온 주입후에 열공정을 실시하여 이온을 활성화시키며 PMOS는 이후 진행되는 셀 공정중의 열공정에 의해 이온을 활성화시킴으로써, PMOS의 특성 열화가 없는 MML 반도체 소자의 제조 방법을 제공하는 그 목적으로 한다.

본 발명에 따른 MML 반도체 소자의 제조 방법은 반도체 기판 상에 DRAM 반도체 소자와 NMOS 및 PMOS 트랜지스터를 포함하는 로직 반도체 소자를 구비하는 MML 반도체 소자의 제조 방법에 있어서, 상기 NMOS 트랜지스터의 소오스/드레인 영역에 이온 주입 공정을 수행하는 단계와, RTP 어닐링을 수행하는 단계와, 상기 PMOS 트랜지스터의 소오스/드레인 영역에 이온 주입 공정을 수행하되 이온 주입 에너지를 통상의 이온 주입 에너지보다 소정량만큼 증가시켜 이온 주입 공정을 수행하는 단계와, 상기 로직 반도체 소자의 게이트 전극 및 소오스/드레인 영역의 상부에 샐리 사이드를 형성하는 단계와, 상기 반도체 기판 전면에 층간 절연막을 형성하는 단계와, 상기 층간 절연막을 부분적으로 식각하여 DRAM 반도체 소자의 소오스/드레인 영역을 노출시키는 노출 영역을 형성하는 단계와, 상기 노출 영역에 플러그 폴리를 증착하되 상기 층간 절연막과 동일한 높이가 되도록 증착하는 단계와, 상기 반도체 기판의 전면에 절연막을 형성하는 단계와, RTP 어닐링을 수행하는 단계와, 상기 DRAM 반도체 소자와 로직 반도체 소자의 비트 라인 콘택트를 각각 형성하는 단계 및 비트라인을 형성하는 단계를 포함하는 것을 특징으로 한다.

이하에서는 본 발명의 실시예를 첨부한 도면을 참조하여 상세히 설명하기로 한다.

도 1a 내지 도 1g는 본 발명에 따른 MML 반도체 소자의 제조 방법에 의해 제조된 바도체 소자의 단면도들이다. 도 1a 내지 도 1g를 참조하면, 반도체 기판(10) 상에 NMOS 트랜지스터(110) 및 PMOS 트랜지스터(150)를 포함하는 로직 반도체 소자(100)와 DRAM 반도체 소자(200)를 형성하고 NMOS 트랜지스터(110)의 소오스/드레인 영역(115)에 이온 주입 공정을 수행한다. 그 다음에 NMOS 트랜지스터(110)의 소오스/드레인 영역(115)의 이온 활성화를 위해 RTP 어닐링을 수행한다. PMOS 트랜지스터(150)의 소오스/드레인 영역(155)에 이온 주입 공정을 수행한다(도 1a 참조). 여기서 온도 감소에 대한 정션 깊이를 보상하기 위해 이온 주입 에너지는 통상의 이온 주입 에너지보다 10Kev정도 증가시켜 이온 주입 공정을 수행하는 것이 바람직하다. 다음에는 로직 반도체 소자의 게이트 전극(120, 160) 및 소오스/드레인 영역(115, 155)의 상부에 각각 샐리사이드(121, 161, 116, 156)를 형성한다(도 1b 참조).

그 다음에 반도체 기판(10) 전면에 층간 절연막(20)을 형성한다(도 1c 참조). 층간 절연막(20)은 BPSG막인 것이 바람직하다. 그 다음에 층간 절연막(20)을 부분적으로 식각하여 DRAM 반도체 소자(200)의 소오스/드레인 영역(205)을 노출시켜 노출 영역(210)을 형성한다(도 1d 참조). 플러그 폴리(220)를 증착하기 전에 DRAM 셀 리프레쉬 특성 및 콘택트 저항 감소를 위한 플러그 폴리 콘택트 이온 주입공정을 수행한다. 노출 영역(210)에 플러그 폴리(220)를 증착하되 층간 절연막(20)과 동일한 높이가 되도록 한다(도 1e 참조). 다음에는 반도체 기판(10)의 전면에 절연막(30)을 형성하고 RTP 어닐링을 수행한다(도 1f 참조). 상기 RTP 어닐링은 플러그 폴리의 이온 주입 활성화 및 플러그 폴리 아웃도핑(outdoping)을 위한 것이며, 이 때 PMOS 트랜지스터(150)의 소오스/드레인 영역(155)의 이온 활성화가 이루어진다.

다음에는 로직 반도체 소자(100)와 DRAM 반도체 소자(200)의 비트 라인 콘택트를 각각 형성한 후 비트라인(40)을 형성한다(도 1g 참조).

이상에서 설명한 바와 같이, 본 발명에 따른 MML 반도체 소자의 제조 방법은 NMOS는 NMOS의 소오스/드레인 이온 주입후에 열공정을 실시하여 이온을 활성화시키며 PMOS는 이후 진행되는 셀 공정중의 열공정에 의해 이온을 활성화시킴으로써, PMOS의 특성 열화가 없다는 효과가 있다.

Claims (2)

1. 반도체 기판 상에 DRAM 반도체 소자와 NMOS 및 PMOS 트랜지스터를 포함하는 로직 반도체 소자를 구비하는 MML 반도체 소자의 제조 방법에 있어서,

   상기 NMOS 트랜지스터의 소오스/드레인 영역에 이온 주입 공정을 수행하는 단계;

   RTP 어닐링을 수행하는 단계;

   상기 PMOS 트랜지스터의 소오스/드레인 영역에 이온 주입 공정을 수행하되 이온 주입 에너지를 이온 주입 에너지보다 10KeV 증가시켜 이온 주입 공정을 수행하는 단계;

   상기 로직 반도체 소자의 게이트 전극 및 소오스/드레인 영역의 상부에 샐리사이드를 형성하는 단계;

   상기 반도체 기판 전면에 층간 절연막을 형성하는 단계;

   상기 층간 절연막을 부분적으로 식각하여 DRAM 반도체 소자의 소오스/드레인 영역을 노출시키는 노출 영역을 형성하는 단계;

   상기 노출 영역에 플러그 폴리를 증착하되 상기 층간 절연막과 동일한 높이가 되도록 증착하는 단계;

   상기 반도체 기판의 전면에 절연막을 형성하는 단계;

   RTP 어닐링을 수행하는 단계;

   상기 DRAM 반도체 소자와 로직 반도체 소자의 비트 라인 콘택트를 각각 형성하는 단계; 및

   비트라인을 형성하는 단계

   를 포함하는 것을 특징으로 하는 MML 반도체 소자의 제조 방법.
2. 삭제

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