JPH10256407A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH10256407A JPH10256407A JP9060753A JP6075397A JPH10256407A JP H10256407 A JPH10256407 A JP H10256407A JP 9060753 A JP9060753 A JP 9060753A JP 6075397 A JP6075397 A JP 6075397A JP H10256407 A JPH10256407 A JP H10256407A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 21
- 238000004519 manufacturing process Methods 0.000 title claims description 20
- 239000012535 impurity Substances 0.000 claims abstract description 57
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 55
- 238000010438 heat treatment Methods 0.000 claims abstract description 21
- 238000000034 method Methods 0.000 claims abstract description 18
- 238000009792 diffusion process Methods 0.000 claims abstract description 16
- 239000000758 substrate Substances 0.000 claims description 22
- 238000005468 ion implantation Methods 0.000 claims description 8
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 abstract description 20
- 229910052796 boron Inorganic materials 0.000 abstract description 19
- 229910021332 silicide Inorganic materials 0.000 abstract description 10
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 abstract description 10
- 238000002513 implantation Methods 0.000 abstract description 9
- 230000003321 amplification Effects 0.000 abstract description 5
- 238000003199 nucleic acid amplification method Methods 0.000 abstract description 5
- 230000015572 biosynthetic process Effects 0.000 abstract description 4
- 239000010410 layer Substances 0.000 description 75
- 229910052785 arsenic Inorganic materials 0.000 description 15
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 15
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 9
- 229910052698 phosphorus Inorganic materials 0.000 description 9
- 239000011574 phosphorus Substances 0.000 description 9
- 230000001133 acceleration Effects 0.000 description 8
- 229910052787 antimony Inorganic materials 0.000 description 8
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 description 8
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 6
- 239000011229 interlayer Substances 0.000 description 6
- 229920005591 polysilicon Polymers 0.000 description 6
- 229910052710 silicon Inorganic materials 0.000 description 6
- 239000010703 silicon Substances 0.000 description 6
- 239000012299 nitrogen atmosphere Substances 0.000 description 5
- 230000035515 penetration Effects 0.000 description 5
- 230000000694 effects Effects 0.000 description 4
- 229910052751 metal Inorganic materials 0.000 description 4
- 239000002184 metal Substances 0.000 description 4
- 238000000151 deposition Methods 0.000 description 3
- 238000001312 dry etching Methods 0.000 description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- 238000006722 reduction reaction Methods 0.000 description 3
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 3
- 229910052721 tungsten Inorganic materials 0.000 description 3
- 239000010937 tungsten Substances 0.000 description 3
- 230000015556 catabolic process Effects 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000009826 distribution Methods 0.000 description 2
- PXGOKWXKJXAPGV-UHFFFAOYSA-N Fluorine Chemical compound FF PXGOKWXKJXAPGV-UHFFFAOYSA-N 0.000 description 1
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 1
- 239000012298 atmosphere Substances 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 238000011109 contamination Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 229910052731 fluorine Inorganic materials 0.000 description 1
- 239000011737 fluorine Substances 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 238000005204 segregation Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8248—Combination of bipolar and field-effect technology
- H01L21/8249—Bipolar and MOS technology
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
- H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
- H01L27/0623—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with bipolar transistors
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Abstract
(57)【要約】
【課題】 ボロン突き抜けによるトランジスタ特性変動
の問題を解消し、シリサイド層の抵抗値を低く抑え、か
つ電流増幅率を向上できると共にエミッタ抵抗を低減す
る良好な特性を有する半導体装置及びその製造方法を提
供する。 【解決手段】 エミッタコンタクト孔１２を形成する工
程、該エミッタコンタクト孔１２を通してイオン注入法
により不純物を導入しエミッタ拡散領域２０を形成する
工程、ＭＯＳのゲート電極１５及びエミッタ電極１６を
形成する工程、ｎＭＯＳのソース、ドレイン形成とバイ
ポーラトランジスタのエミッタ電極１７への不純物導入
を同時に行う工程、第１の熱処理を行う工程、ｐＭＯＳ
のソース、ドレインとバイポーラトランジスタの外部ベ
ース領域への不純物導入を同時に行う工程、及び第２の
熱処理を行う工程とを含む製造方法によりＢｉＣＭＯＳ
構造を有する半導体装置を製造する。
の問題を解消し、シリサイド層の抵抗値を低く抑え、か
つ電流増幅率を向上できると共にエミッタ抵抗を低減す
る良好な特性を有する半導体装置及びその製造方法を提
供する。 【解決手段】 エミッタコンタクト孔１２を形成する工
程、該エミッタコンタクト孔１２を通してイオン注入法
により不純物を導入しエミッタ拡散領域２０を形成する
工程、ＭＯＳのゲート電極１５及びエミッタ電極１６を
形成する工程、ｎＭＯＳのソース、ドレイン形成とバイ
ポーラトランジスタのエミッタ電極１７への不純物導入
を同時に行う工程、第１の熱処理を行う工程、ｐＭＯＳ
のソース、ドレインとバイポーラトランジスタの外部ベ
ース領域への不純物導入を同時に行う工程、及び第２の
熱処理を行う工程とを含む製造方法によりＢｉＣＭＯＳ
構造を有する半導体装置を製造する。
Description
【０００１】
【発明の属する技術分野】本発明はＣＭＯＳトランジス
タ及びバイポーラトランジスタを同一基板上に形成した
複合型ＬＳＩに関し、特にＭＯＳゲート電極とバイポー
ラトランジスタのエミッタ電極を同一層で形成する際の
製造方法及びその構造に関するものである。
タ及びバイポーラトランジスタを同一基板上に形成した
複合型ＬＳＩに関し、特にＭＯＳゲート電極とバイポー
ラトランジスタのエミッタ電極を同一層で形成する際の
製造方法及びその構造に関するものである。
【０００２】
【従来の技術】近年、高電流駆動能力を有するパイポー
ラトランジスタと高集積化に適したＣＭＯＳトランジス
タを同一チップ上に形成するＢｉＣＭＯＳ技術は、デジ
タル及びアナログ回路が混在するＬＳＩの低電力化、高
速化を実現する手法として注目されている。しかしなが
ら、バイポーラトランジスタとＣＭＯＳトランジスタを
作り込むＢｉＣＭＯＳでは製造工程数が多いためコスト
面で不利となっている。この欠点を解決するため従来か
ら製造工程数を削減するための多くの提案がなされてい
る。
ラトランジスタと高集積化に適したＣＭＯＳトランジス
タを同一チップ上に形成するＢｉＣＭＯＳ技術は、デジ
タル及びアナログ回路が混在するＬＳＩの低電力化、高
速化を実現する手法として注目されている。しかしなが
ら、バイポーラトランジスタとＣＭＯＳトランジスタを
作り込むＢｉＣＭＯＳでは製造工程数が多いためコスト
面で不利となっている。この欠点を解決するため従来か
ら製造工程数を削減するための多くの提案がなされてい
る。
【０００３】従来、製造工程数の削減を実現するために
用いられているＢｉＣＭＯＳ構造を有する半導体装置の
製造方法の一例を図４に示す。
用いられているＢｉＣＭＯＳ構造を有する半導体装置の
製造方法の一例を図４に示す。
【０００４】まず、図４（ａ）に示すように、ｎ型埋め
込み層２、ｐ型埋め込み層３が形成された半導体基板１
上にｎ型エピタキシャル層４を形成した後、公知のＬＯ
ＣＯＳ法を用いてフィールド酸化膜５を形成する。次に
ｎ型ウエル領域６、ｐ型ウエル領域７及びバイポーラト
ランジスタのｎ型コレクタ引き出し領域８、真性ベース
領域９を形成する。次にＭＯＳトランジスタのゲート酸
化膜１０を５〜２０ｎｍ形成した直後、多結晶シリコン
層２７を５０〜１００ｎｍ堆積する。この多結晶シリコ
ン層２７は、引き続いて行われるエミッタコンタクト孔
を形成する工程において、ゲート酸化膜１０の汚染や損
傷によるゲート酸化膜の耐圧不良などの問題を防止する
ために用いられる。
込み層２、ｐ型埋め込み層３が形成された半導体基板１
上にｎ型エピタキシャル層４を形成した後、公知のＬＯ
ＣＯＳ法を用いてフィールド酸化膜５を形成する。次に
ｎ型ウエル領域６、ｐ型ウエル領域７及びバイポーラト
ランジスタのｎ型コレクタ引き出し領域８、真性ベース
領域９を形成する。次にＭＯＳトランジスタのゲート酸
化膜１０を５〜２０ｎｍ形成した直後、多結晶シリコン
層２７を５０〜１００ｎｍ堆積する。この多結晶シリコ
ン層２７は、引き続いて行われるエミッタコンタクト孔
を形成する工程において、ゲート酸化膜１０の汚染や損
傷によるゲート酸化膜の耐圧不良などの問題を防止する
ために用いられる。
【０００５】次に、図４（ｂ）に示すように、バイポー
ラトランジスタのエミッタ領域の多結晶シリコン層２７
及びゲート酸化膜１０をエッチングしてエミッタコンタ
クト孔１２を形成した後、基板表面全面に多結晶シリコ
ン層２８を１００〜２００ｎｍ堆積する。
ラトランジスタのエミッタ領域の多結晶シリコン層２７
及びゲート酸化膜１０をエッチングしてエミッタコンタ
クト孔１２を形成した後、基板表面全面に多結晶シリコ
ン層２８を１００〜２００ｎｍ堆積する。
【０００６】次に、図４（ｃ）に示すように、多結晶シ
リコン層２８及び２７をエッチングしてｎＭＯＳトラン
ジスタのゲート電極１５、ｐＭＯＳトランジスタのゲー
ト電極１６、バイポーラトランジスタのエミッタ電極１
７を形成する。その後、酸化膜を１００〜１５０ｎｍ堆
積した後、異方性ドライエッチングを行ってｎＭＯＳ及
びｐＭＯＳのゲート電極１５、１６及びエミッタ電極１
７の各側壁にサイドウォール１８を形成する。続いて、
ｐＭＯＳのソース・ドレイン領域１９ａ、ゲート電極１
６及びバイポーラトランジスタの外部ベース領域１９ｂ
へ加速エネルギー１０ｋｅＶ、注入量５〜７×１０15ｃ
ｍ-2でボロンをイオン注入する。一方、ｎＭＯＳ領域の
ソース・ドレイン領域２０及びゲート電極１５とともに
バイポーラトランジスタのエミッタ電極１７には加速エ
ネルギー３０ｋｅＶ、注入量１〜２×１０16ｃｍ-2でヒ
素をイオン注入する。その後、８５０〜９００℃の窒素
雰囲気中で熱処理を行って、イオン注入した不純物を活
性化する。この時、ｐＭＯＳのゲート電極１６では上層
の多結晶シリコン層２８から下層多結晶シリコン層２７
へボロンが拡散してｐ型ゲート電極を形成する。また、
ｎＭＯＳのゲート電極１５では上層多結晶シリコン層２
８から下層多結晶シリコン層２７へヒ素が拡散しｎ型ゲ
ート電極が形成される。更にバイポーラトランジスタの
エミッタ電極１７では上層多結晶シリコン層２８から下
層多結晶シリコン層２７及び前記真性ベース領域９にヒ
素が拡散し、エミッタ拡散領域２１が形成される。
リコン層２８及び２７をエッチングしてｎＭＯＳトラン
ジスタのゲート電極１５、ｐＭＯＳトランジスタのゲー
ト電極１６、バイポーラトランジスタのエミッタ電極１
７を形成する。その後、酸化膜を１００〜１５０ｎｍ堆
積した後、異方性ドライエッチングを行ってｎＭＯＳ及
びｐＭＯＳのゲート電極１５、１６及びエミッタ電極１
７の各側壁にサイドウォール１８を形成する。続いて、
ｐＭＯＳのソース・ドレイン領域１９ａ、ゲート電極１
６及びバイポーラトランジスタの外部ベース領域１９ｂ
へ加速エネルギー１０ｋｅＶ、注入量５〜７×１０15ｃ
ｍ-2でボロンをイオン注入する。一方、ｎＭＯＳ領域の
ソース・ドレイン領域２０及びゲート電極１５とともに
バイポーラトランジスタのエミッタ電極１７には加速エ
ネルギー３０ｋｅＶ、注入量１〜２×１０16ｃｍ-2でヒ
素をイオン注入する。その後、８５０〜９００℃の窒素
雰囲気中で熱処理を行って、イオン注入した不純物を活
性化する。この時、ｐＭＯＳのゲート電極１６では上層
の多結晶シリコン層２８から下層多結晶シリコン層２７
へボロンが拡散してｐ型ゲート電極を形成する。また、
ｎＭＯＳのゲート電極１５では上層多結晶シリコン層２
８から下層多結晶シリコン層２７へヒ素が拡散しｎ型ゲ
ート電極が形成される。更にバイポーラトランジスタの
エミッタ電極１７では上層多結晶シリコン層２８から下
層多結晶シリコン層２７及び前記真性ベース領域９にヒ
素が拡散し、エミッタ拡散領域２１が形成される。
【０００７】次に図４（ｄ）に示すように、上述の工程
で形成した素子上に層間絶縁膜２２を堆積した後、該層
間絶縁膜２２にコンタクトを開口し、タングステン等で
プラグ２３を形成する。最後に金属配線２４を形成し半
導体装置の製造工程を終了する。
で形成した素子上に層間絶縁膜２２を堆積した後、該層
間絶縁膜２２にコンタクトを開口し、タングステン等で
プラグ２３を形成する。最後に金属配線２４を形成し半
導体装置の製造工程を終了する。
【０００８】同図から明らかなように、この例では、Ｍ
ＯＳゲート電極１５、１６及びバイポーラトランジスタ
のエミッタ電極１７を同一の多結晶シリコン層で形成す
ることにより製造工程削減を行っている。また、ｐＭＯ
Ｓのソース・ドレイン１９ａとバイポーラトランジスタ
の外部ベース領域１９ｂとを同一工程で形成するととも
に、ｎＭＯＳのソース・ドレイン２０形成とバイポーラ
トランジスタのエミッタ電極１７への不純物導入を同一
工程で行うなどして製造工程の簡略化が図られている。
ＯＳゲート電極１５、１６及びバイポーラトランジスタ
のエミッタ電極１７を同一の多結晶シリコン層で形成す
ることにより製造工程削減を行っている。また、ｐＭＯ
Ｓのソース・ドレイン１９ａとバイポーラトランジスタ
の外部ベース領域１９ｂとを同一工程で形成するととも
に、ｎＭＯＳのソース・ドレイン２０形成とバイポーラ
トランジスタのエミッタ電極１７への不純物導入を同一
工程で行うなどして製造工程の簡略化が図られている。
【０００９】前述のＢｉＣＭＯＳの製造例のうち、バイ
ポーラトランジスタのみの例は、例えば特公平７−４４
１８４号公報に記載されている。
ポーラトランジスタのみの例は、例えば特公平７−４４
１８４号公報に記載されている。
【００１０】
【発明が解決しようとする課題】しかしながら、前述の
従来例の半導体装置及びその製造方法には次のような問
題点があることが明らかになった。
従来例の半導体装置及びその製造方法には次のような問
題点があることが明らかになった。
【００１１】即ち、上層多結晶シリコン層２８にボロン
を注入、拡散して形成されるｐＭＯＳトランジスタのｐ
型電極部では、下層シリコン層２７へ拡散したボロンが
ゲート酸化膜１０を通してシリコン基板１へと拡散（公
知のボロンの突き抜け現象）し、ｐＭＯＳトランジスタ
のしきい値電圧のばらつきの原因となる。また、このボ
ロンの突き抜けは熱処理雰囲気や温度、また、多結晶シ
リコン中にフッ素が存在することによって加速されるた
め、ゲート電極へのボロン導入後の製造条件への制約が
多くなる。
を注入、拡散して形成されるｐＭＯＳトランジスタのｐ
型電極部では、下層シリコン層２７へ拡散したボロンが
ゲート酸化膜１０を通してシリコン基板１へと拡散（公
知のボロンの突き抜け現象）し、ｐＭＯＳトランジスタ
のしきい値電圧のばらつきの原因となる。また、このボ
ロンの突き抜けは熱処理雰囲気や温度、また、多結晶シ
リコン中にフッ素が存在することによって加速されるた
め、ゲート電極へのボロン導入後の製造条件への制約が
多くなる。
【００１２】一方、 ｎＭＯＳゲート電極１５のシリサ
イド化によるシリサイド層の抵抗は、多結晶シリコン層
へのヒ素注入量の影響を強く受け、図５に示す関係があ
る。即ち、ヒ素注入量が１〜３×１０15ｃｍ-2と低い場
合には抵抗の低い良好なシリサイド層を形成できるが、
１〜２×１０16ｃｍ-2程度まで高くなるとシリサイド反
応が抑制されシリサイド膜厚が薄くなるため、シリサイ
ド層の抵抗値は極めて高くなる。従って、ｎＭＯＳ部の
ゲート電極及びソース・ドレイン領域形成にはシリサイ
ド層の抵抗を低減するため１〜３×１０15ｃｍ-2程度の
注入量が最適である。
イド化によるシリサイド層の抵抗は、多結晶シリコン層
へのヒ素注入量の影響を強く受け、図５に示す関係があ
る。即ち、ヒ素注入量が１〜３×１０15ｃｍ-2と低い場
合には抵抗の低い良好なシリサイド層を形成できるが、
１〜２×１０16ｃｍ-2程度まで高くなるとシリサイド反
応が抑制されシリサイド膜厚が薄くなるため、シリサイ
ド層の抵抗値は極めて高くなる。従って、ｎＭＯＳ部の
ゲート電極及びソース・ドレイン領域形成にはシリサイ
ド層の抵抗を低減するため１〜３×１０15ｃｍ-2程度の
注入量が最適である。
【００１３】他方、バイポーラトランジスタのエミッタ
部においては、エミッタ多結晶シリコン層中に導入する
不純物量が、例えば前述のｎＭＯＳゲート電極１５と同
じ１〜３×１０15ｃｍ-2程度まで低濃度化されると、エ
ミッタ不純物量が少なすぎてエミッタコンタクト周辺部
の不純物が低下する、いわゆる、「プラグ効果」が著し
くなり、電流増幅率の低下や、エミッタ抵抗の増大等の
不具合を生じる。このように、ｎＭＯＳとバイポーラト
ランジスタに必要とされる最適不純物量に不一致を生じ
る。
部においては、エミッタ多結晶シリコン層中に導入する
不純物量が、例えば前述のｎＭＯＳゲート電極１５と同
じ１〜３×１０15ｃｍ-2程度まで低濃度化されると、エ
ミッタ不純物量が少なすぎてエミッタコンタクト周辺部
の不純物が低下する、いわゆる、「プラグ効果」が著し
くなり、電流増幅率の低下や、エミッタ抵抗の増大等の
不具合を生じる。このように、ｎＭＯＳとバイポーラト
ランジスタに必要とされる最適不純物量に不一致を生じ
る。
【００１４】またｎＭＯＳのゲート電極、ソース・ドレ
イン領域の不純物導入とバイポーラトランジスタのエミ
ッタ電極への不純物導入とを同時に行わず別々に行い、
それぞれに最適な不純物量を導入する方法も考えられる
が、製造工程数の増加を招き好ましくない。
イン領域の不純物導入とバイポーラトランジスタのエミ
ッタ電極への不純物導入とを同時に行わず別々に行い、
それぞれに最適な不純物量を導入する方法も考えられる
が、製造工程数の増加を招き好ましくない。
【００１５】本発明は上記問題に鑑み、これらの問題点
を解決し、良好な特性を有する半導体装置及びその製造
方法を提供することを目的とするものである。
を解決し、良好な特性を有する半導体装置及びその製造
方法を提供することを目的とするものである。
【００１６】
【課題を解決するための手段】本発明は、ＣＭＯＳ及び
バイポーラトランジスタが同一半導体基板上に形成され
た半導体装置において、ＣＭＯＳのゲート電極及びバイ
ポーラトランジスタのエミッタ電極が同一の多結晶シリ
コン層から形成されており、ｎＭＯＳゲート電極及びバ
イポーラトランジスタのエミッタ電極中に含まれる不純
物濃度が該バイポーラトランジスタの真性ベース領域中
に形成されたエミッタ拡散層の不純物濃度よりも低濃度
であることを特徴としている。
バイポーラトランジスタが同一半導体基板上に形成され
た半導体装置において、ＣＭＯＳのゲート電極及びバイ
ポーラトランジスタのエミッタ電極が同一の多結晶シリ
コン層から形成されており、ｎＭＯＳゲート電極及びバ
イポーラトランジスタのエミッタ電極中に含まれる不純
物濃度が該バイポーラトランジスタの真性ベース領域中
に形成されたエミッタ拡散層の不純物濃度よりも低濃度
であることを特徴としている。
【００１７】更に、本発明の製造方法は、エミッタコン
タクト孔を形成する工程、該エミッタコンタクト孔を通
してイオン注入法により不純物を導入しエミッタ拡散領
域を形成する工程、ＭＯＳのゲート電極及びエミッタ電
極を形成する工程、ｎＭＯＳのソース・ドレイン形成と
バイポーラトランジスタのエミッタ電極への不純物導入
を同時に行う工程、第１の熱処理を行う工程、ｐＭＯＳ
のソース・ドレインとバイポーラトランジスタの外部ベ
ース領域への不純物導入を同時に行う工程、及び第２の
熱処理を行う工程とを含むことを特徴とし、前記第２の
熱処理温度が第１の熱処理温度よりも低いという特徴も
有する。
タクト孔を形成する工程、該エミッタコンタクト孔を通
してイオン注入法により不純物を導入しエミッタ拡散領
域を形成する工程、ＭＯＳのゲート電極及びエミッタ電
極を形成する工程、ｎＭＯＳのソース・ドレイン形成と
バイポーラトランジスタのエミッタ電極への不純物導入
を同時に行う工程、第１の熱処理を行う工程、ｐＭＯＳ
のソース・ドレインとバイポーラトランジスタの外部ベ
ース領域への不純物導入を同時に行う工程、及び第２の
熱処理を行う工程とを含むことを特徴とし、前記第２の
熱処理温度が第１の熱処理温度よりも低いという特徴も
有する。
【００１８】
【発明の実施の形態】本発明は上記に示した構成によっ
て次のように作用する。
て次のように作用する。
【００１９】ｐＭＯＳゲート電極を構成する多結晶シリ
コン層中にボロンを導入した後の熱処理温度はボロンが
ゲート酸化膜を突き抜けてシリコン基板内へ入らない最
適条件に設定でき、しきい値電圧変動等のトランジスタ
特性変動の問題を無くすことができる。一方、ｎＭＯＳ
ゲート電極及びソース・ドレイン領域のｎ型不純物濃度
はシリサイド層の抵抗値が低く抑えられる条件に設定で
き、かつバイポーラトランジスタのエミッタ拡散層にお
いては、ｎ型不純物濃度の低下がなく、電流増幅率を向
上できるとともにエミッタ抵抗を低減することができ
る。
コン層中にボロンを導入した後の熱処理温度はボロンが
ゲート酸化膜を突き抜けてシリコン基板内へ入らない最
適条件に設定でき、しきい値電圧変動等のトランジスタ
特性変動の問題を無くすことができる。一方、ｎＭＯＳ
ゲート電極及びソース・ドレイン領域のｎ型不純物濃度
はシリサイド層の抵抗値が低く抑えられる条件に設定で
き、かつバイポーラトランジスタのエミッタ拡散層にお
いては、ｎ型不純物濃度の低下がなく、電流増幅率を向
上できるとともにエミッタ抵抗を低減することができ
る。
【００２０】
【実施例】以下に実施例を参照して本発明を具体的に説
明するが、本発明はこれらの実施例のみに限定されるも
のではない。
明するが、本発明はこれらの実施例のみに限定されるも
のではない。
【００２１】実施例１ 本発明の第１の実施例について、図面に基づいて説明す
る。図１は本発明の一実施例における半導体装置の各製
造工程断面図を示す。
る。図１は本発明の一実施例における半導体装置の各製
造工程断面図を示す。
【００２２】図１（ａ）に示すように、ｎ型埋め込み層
２、ｐ型埋め込み層３が形成された半導体基板１上にｎ
型エピタキシャル層４を形成した後、公知のＬＯＣＯＳ
法を用いてフィールド酸化膜５を形成する。続いてｎ型
ウエル領域６、ｐ型ウエル領域７及びバイポーラトラン
ジスタのｎ型コレクタ引き出し領域８、真性ベース領域
９を形成する。次にＭＯＳトランジスタのゲート酸化膜
１０を５〜２０ｎｍ形成した直後、多結晶シリコン層１
１を５０〜１００ｎｍ堆積する。次に図１（ｂ）に示す
ように、多結晶シリコン層１１上にフォトレジスト１３
を形成し、パターニングして、該フォトレジスト１３を
マスクとしてバイポーラトランジスタのエミッタ領域の
多結晶シリコン層１１及びゲート酸化膜１０をエッチン
グしてエミッタコンタクト孔１２を形成した後、イオン
注入法を用いてｎ型不純物を該エミッタコンタクト孔１
２を通して前記真性ベース領域９に導入する。イオン注
入条件は、例えばヒ素をｎ型不純物として導入する場
合、加速エネルギー３０ｋｅＶ、注入量５×１０14〜１
×１０16ｃｍ-2に設定する。またｎ型不純物としてはア
ンチモン、リンを用いてもよい。
２、ｐ型埋め込み層３が形成された半導体基板１上にｎ
型エピタキシャル層４を形成した後、公知のＬＯＣＯＳ
法を用いてフィールド酸化膜５を形成する。続いてｎ型
ウエル領域６、ｐ型ウエル領域７及びバイポーラトラン
ジスタのｎ型コレクタ引き出し領域８、真性ベース領域
９を形成する。次にＭＯＳトランジスタのゲート酸化膜
１０を５〜２０ｎｍ形成した直後、多結晶シリコン層１
１を５０〜１００ｎｍ堆積する。次に図１（ｂ）に示す
ように、多結晶シリコン層１１上にフォトレジスト１３
を形成し、パターニングして、該フォトレジスト１３を
マスクとしてバイポーラトランジスタのエミッタ領域の
多結晶シリコン層１１及びゲート酸化膜１０をエッチン
グしてエミッタコンタクト孔１２を形成した後、イオン
注入法を用いてｎ型不純物を該エミッタコンタクト孔１
２を通して前記真性ベース領域９に導入する。イオン注
入条件は、例えばヒ素をｎ型不純物として導入する場
合、加速エネルギー３０ｋｅＶ、注入量５×１０14〜１
×１０16ｃｍ-2に設定する。またｎ型不純物としてはア
ンチモン、リンを用いてもよい。
【００２３】次に図１（ｃ）に示すように、基板表面全
面に多結晶シリコン層１４を１００〜２００ｎｍ堆積す
る。
面に多結晶シリコン層１４を１００〜２００ｎｍ堆積す
る。
【００２４】なお、前記真性ベース領域９に導入するｎ
型不純物の表面濃度が例えば約１×１０20ｃｍ-3を超え
ると、前記多結晶シリコン層１４を成長するためにＣＶ
Ｄ装置内に基板を入れる際に炉口付近の酸素（空気）の
巻き込みにより基板表面に露出したｎ型不純物層表面に
酸化膜が形成され、多結晶シリコン層１４とｎ型不純物
拡散層表面との良好な接触をとることが困難になる場合
がある。この対策としては、一旦、真空度の高い室内に
基板を入れ、次に成長室へ基板を搬送する、いわゆるロ
ードロックタイプの多結晶シリコン成長装置を用いる方
法がある。また成長装置内で多結晶シリコン層１４を成
長する前に水素ガス等による還元反応を利用して表面に
形成された極薄酸化膜を取り除く方法も適用できる。
型不純物の表面濃度が例えば約１×１０20ｃｍ-3を超え
ると、前記多結晶シリコン層１４を成長するためにＣＶ
Ｄ装置内に基板を入れる際に炉口付近の酸素（空気）の
巻き込みにより基板表面に露出したｎ型不純物層表面に
酸化膜が形成され、多結晶シリコン層１４とｎ型不純物
拡散層表面との良好な接触をとることが困難になる場合
がある。この対策としては、一旦、真空度の高い室内に
基板を入れ、次に成長室へ基板を搬送する、いわゆるロ
ードロックタイプの多結晶シリコン成長装置を用いる方
法がある。また成長装置内で多結晶シリコン層１４を成
長する前に水素ガス等による還元反応を利用して表面に
形成された極薄酸化膜を取り除く方法も適用できる。
【００２５】次に図１（ｄ）に示すように、多結晶シリ
コン層１４及び１１をエッチングしてｎＭＯＳトランジ
スタのゲート電極１５、ｐＭＯＳトランジスタのゲート
電極１６、バイポーラトランジスタのエミッタ電極１７
を形成する。その後、酸化膜を１００〜１５０ｎｍ堆積
した後、異方性ドライエッチングを行ってｎＭＯＳ及び
ｐＭＯＳのゲート電極１５、１６及びエミッタ電極１７
の各側壁にサイドウォール１８を形成する。次に、ｎＭ
ＯＳ領域のソース・ドレイン領域２０及びゲート電極１
５とともにバイポーラトランジスタのエミッタ電極１７
には加速エネルギー３０ｋｅＶ、注入量３×１０15ｃｍ
-2でヒ素をイオン注入する。その後、９００℃の窒素雰
囲気中で熱処理を行って、イオン注入した不純物を活性
化する。この時、ｎＭＯＳのゲート電極１５では上層多
結晶シリコン層１４から下層多結晶シリコン層１１へヒ
素が拡散しｎ型ゲート電極が形成される。更にバイポー
ラトランジスタのエミッタ電極１７では上層多結晶シリ
コン層１４から下層多結晶シリコン層１１にヒ素が拡散
し、エミッタ電極１７が形成される。
コン層１４及び１１をエッチングしてｎＭＯＳトランジ
スタのゲート電極１５、ｐＭＯＳトランジスタのゲート
電極１６、バイポーラトランジスタのエミッタ電極１７
を形成する。その後、酸化膜を１００〜１５０ｎｍ堆積
した後、異方性ドライエッチングを行ってｎＭＯＳ及び
ｐＭＯＳのゲート電極１５、１６及びエミッタ電極１７
の各側壁にサイドウォール１８を形成する。次に、ｎＭ
ＯＳ領域のソース・ドレイン領域２０及びゲート電極１
５とともにバイポーラトランジスタのエミッタ電極１７
には加速エネルギー３０ｋｅＶ、注入量３×１０15ｃｍ
-2でヒ素をイオン注入する。その後、９００℃の窒素雰
囲気中で熱処理を行って、イオン注入した不純物を活性
化する。この時、ｎＭＯＳのゲート電極１５では上層多
結晶シリコン層１４から下層多結晶シリコン層１１へヒ
素が拡散しｎ型ゲート電極が形成される。更にバイポー
ラトランジスタのエミッタ電極１７では上層多結晶シリ
コン層１４から下層多結晶シリコン層１１にヒ素が拡散
し、エミッタ電極１７が形成される。
【００２６】次に、ｐＭＯＳのソース・ドレイン領域１
９ａ、ゲート電極１６及びバイポーラトランジスタの外
部ベース領域１９ｂへ加速エネルギー１０ｋｅＶ、注入
量５〜７×１０15ｃｍ-2でボロンをイオン注入する。そ
の後、８００℃の窒素雰囲気中で熱処理を行って、イオ
ン注入した不純物を活性化する。この時、ｐＭＯＳのゲ
ート電極１６では上層の多結晶シリコン層１４から下層
多結晶シリコン層１１へボロンが拡散してｐ型ゲート電
極を形成する。上述の工程で形成した素子上に層間絶縁
膜２２を堆積した後、該層間絶縁膜２２にコンタクトを
開口し、タングステン等でプラグ２３を形成する。最後
に金属配線２４を形成することにより、図２に示す半導
体装置が製造される。
９ａ、ゲート電極１６及びバイポーラトランジスタの外
部ベース領域１９ｂへ加速エネルギー１０ｋｅＶ、注入
量５〜７×１０15ｃｍ-2でボロンをイオン注入する。そ
の後、８００℃の窒素雰囲気中で熱処理を行って、イオ
ン注入した不純物を活性化する。この時、ｐＭＯＳのゲ
ート電極１６では上層の多結晶シリコン層１４から下層
多結晶シリコン層１１へボロンが拡散してｐ型ゲート電
極を形成する。上述の工程で形成した素子上に層間絶縁
膜２２を堆積した後、該層間絶縁膜２２にコンタクトを
開口し、タングステン等でプラグ２３を形成する。最後
に金属配線２４を形成することにより、図２に示す半導
体装置が製造される。
【００２７】この例では、ゲート電極とエミッタ電極を
同一の多結晶シリコン層で形成し、かつｎＭＯＳのソー
ス・ドレイン形成とバイポーラトランジスタのエミッタ
電極への不純物導入を同一工程で行うが、この場合、ｎ
ＭＯＳゲート電極のシリサイド化に最適な低ｎ型不純物
濃度としてもあらかじめエミッタ拡散層が形成されてい
るので、電流増幅率の低下やエミッタ抵抗の増加等の問
題は生じない。一方、ｐＭＯＳのソース・ドレインとバ
イポーラトランジスタの外部ベース領域とを同一工程で
形成するが、ｎＭＯＳ及びバイポーラトランジスタのエ
ミッタに必要な熱処理は既に行ってあるので、ボロン注
入後の熱処理はｐＭＯＳにおけるボロンの突き抜け現象
が生じない低い温度、例えば８００℃以下に設定でき
る。
同一の多結晶シリコン層で形成し、かつｎＭＯＳのソー
ス・ドレイン形成とバイポーラトランジスタのエミッタ
電極への不純物導入を同一工程で行うが、この場合、ｎ
ＭＯＳゲート電極のシリサイド化に最適な低ｎ型不純物
濃度としてもあらかじめエミッタ拡散層が形成されてい
るので、電流増幅率の低下やエミッタ抵抗の増加等の問
題は生じない。一方、ｐＭＯＳのソース・ドレインとバ
イポーラトランジスタの外部ベース領域とを同一工程で
形成するが、ｎＭＯＳ及びバイポーラトランジスタのエ
ミッタに必要な熱処理は既に行ってあるので、ボロン注
入後の熱処理はｐＭＯＳにおけるボロンの突き抜け現象
が生じない低い温度、例えば８００℃以下に設定でき
る。
【００２８】実施例２ 次に本発明の第２の実施例について図３を用いて説明す
る。第１の実施例と異なる点はバイポーラトランジスタ
のエミッタ領域の多結晶シリコン層１１及びゲート酸化
膜１０をエッチングしてエミッタコンタクト孔１２を形
成した後、イオン注入法を用いてｎ型不純物を前記真性
ベース領域９に導入する際、エミッタコンタクト孔１２
の開口に用いたレジストマスクを除去した後、基板全面
にｎ型不純物導入のためのイオン注入を行う。下層多結
晶シリコン層１１に導入されたｎ型不純物がボロン原子
を捕獲する効果を有することにより、ｐＭＯＳゲート電
極においては、ボロンの突き抜け現象を第１の実施例よ
りも更に抑制することができる。一方、ｎＭＯＳにおい
てはソース・ドレイン形成と同時にゲート電極に導入さ
れるｎ型不純物に更に前述のｎ型不純物が加わるのでｎ
ＭＯＳゲート電極における空乏化を抑制する効果もあ
る。下層の多結晶シリコン層１１に導入するｎ型不純物
はヒ素、リン、アンチモン等を選ぶことができるが、多
結晶シリコン粒界への不純物偏析が少なく低濃度でもボ
ロン突き抜け抑制効果を得るにはリンが最適である。
る。第１の実施例と異なる点はバイポーラトランジスタ
のエミッタ領域の多結晶シリコン層１１及びゲート酸化
膜１０をエッチングしてエミッタコンタクト孔１２を形
成した後、イオン注入法を用いてｎ型不純物を前記真性
ベース領域９に導入する際、エミッタコンタクト孔１２
の開口に用いたレジストマスクを除去した後、基板全面
にｎ型不純物導入のためのイオン注入を行う。下層多結
晶シリコン層１１に導入されたｎ型不純物がボロン原子
を捕獲する効果を有することにより、ｐＭＯＳゲート電
極においては、ボロンの突き抜け現象を第１の実施例よ
りも更に抑制することができる。一方、ｎＭＯＳにおい
てはソース・ドレイン形成と同時にゲート電極に導入さ
れるｎ型不純物に更に前述のｎ型不純物が加わるのでｎ
ＭＯＳゲート電極における空乏化を抑制する効果もあ
る。下層の多結晶シリコン層１１に導入するｎ型不純物
はヒ素、リン、アンチモン等を選ぶことができるが、多
結晶シリコン粒界への不純物偏析が少なく低濃度でもボ
ロン突き抜け抑制効果を得るにはリンが最適である。
【００２９】次に本発明の第２の実施例の製造方法につ
いて図を用いて説明する。図３（ａ）に示すように、ｎ
型埋め込み層２、ｐ型埋め込み層３が形成された半導体
基板１上にｎ型エピタキシャル層４を形成した後、公知
のＬＯＣＯＳ法を用いてフィールド酸化膜５を形成す
る。次にｎ型ウエル領域６、ｐ型ウエル領域７及びバイ
ポーラトランジスタのｎ型コレクタ引き出し領域８、真
性ベース領域９を形成する。次にＭＯＳトランジスタの
ゲート酸化膜１０を５〜２０ｎｍ形成した直後、多結晶
シリコン層１１を５０〜１００ｎｍ堆積する。次に図３
（ｂ）に示すように、バイポーラトランジスタのエミッ
タ領域の多結晶シリコン層１１及びゲート酸化膜１０を
エッチングしてエミッタコンタクト孔１２を形成した
後、該エミッタコンタクト孔形成用のレジストマスクを
除去し、基板全面にイオン注入法を用いてｎ型不純物を
前記真性ベース領域９に導入する。イオン注入条件は例
えばリンを、加速エネルギー５ｋｅＶ、注入量１×１０
15〜１×１０16ｃｍ-2に設定する。またｎ型不純物の種
類はアンチモン、ヒ素を用いてもよい。
いて図を用いて説明する。図３（ａ）に示すように、ｎ
型埋め込み層２、ｐ型埋め込み層３が形成された半導体
基板１上にｎ型エピタキシャル層４を形成した後、公知
のＬＯＣＯＳ法を用いてフィールド酸化膜５を形成す
る。次にｎ型ウエル領域６、ｐ型ウエル領域７及びバイ
ポーラトランジスタのｎ型コレクタ引き出し領域８、真
性ベース領域９を形成する。次にＭＯＳトランジスタの
ゲート酸化膜１０を５〜２０ｎｍ形成した直後、多結晶
シリコン層１１を５０〜１００ｎｍ堆積する。次に図３
（ｂ）に示すように、バイポーラトランジスタのエミッ
タ領域の多結晶シリコン層１１及びゲート酸化膜１０を
エッチングしてエミッタコンタクト孔１２を形成した
後、該エミッタコンタクト孔形成用のレジストマスクを
除去し、基板全面にイオン注入法を用いてｎ型不純物を
前記真性ベース領域９に導入する。イオン注入条件は例
えばリンを、加速エネルギー５ｋｅＶ、注入量１×１０
15〜１×１０16ｃｍ-2に設定する。またｎ型不純物の種
類はアンチモン、ヒ素を用いてもよい。
【００３０】次に図３（ｃ）に示すように、基板表面全
面に多結晶シリコン層１４を１００〜２００ｎｍ堆積す
る。次に図３（ｄ）に示すように、多結晶シリコン層１
４及び１１をエッチングしてｎＭＯＳトランジスタのゲ
ート電極１５、ｐＭＯＳトランジスタのゲート電極１
６、バイポーラトランジスタのエミッタ電極１７を形成
する。その後、酸化膜を１００〜１５０ｎｍ堆積した
後、異方性ドライエッチングを行ってｎＭＯＳ及びｐＭ
ＯＳのゲート電極１５、１６及びエミッタ電極１７の各
側壁にサイドウォール１８を形成する。次に、ｎＭＯＳ
領域のソース・ドレイン領域２０及びゲート電極１５と
バイポーラトランジスタのエミッタ電極１７には加速エ
ネルギー３０ｋｅＶ、注入量３×１０15ｃｍ-2でヒ素を
イオン注入する。その後、９００℃の窒素雰囲気中で熱
処理を行って、イオン注入した不純物を活性化する。こ
の時、ｎＭＯＳのゲート電極１５では上層多結晶シリコ
ン層１４から下層多結晶シリコン層１１へヒ素が拡散
し、ｎ型ゲート電極が形成される。更にバイポーラトラ
ンジスタのエミッタ電極１７では上層多結晶シリコン層
１４から下層多結晶シリコン層１１にヒ素が拡散し、エ
ミッタ電極１７が形成される。
面に多結晶シリコン層１４を１００〜２００ｎｍ堆積す
る。次に図３（ｄ）に示すように、多結晶シリコン層１
４及び１１をエッチングしてｎＭＯＳトランジスタのゲ
ート電極１５、ｐＭＯＳトランジスタのゲート電極１
６、バイポーラトランジスタのエミッタ電極１７を形成
する。その後、酸化膜を１００〜１５０ｎｍ堆積した
後、異方性ドライエッチングを行ってｎＭＯＳ及びｐＭ
ＯＳのゲート電極１５、１６及びエミッタ電極１７の各
側壁にサイドウォール１８を形成する。次に、ｎＭＯＳ
領域のソース・ドレイン領域２０及びゲート電極１５と
バイポーラトランジスタのエミッタ電極１７には加速エ
ネルギー３０ｋｅＶ、注入量３×１０15ｃｍ-2でヒ素を
イオン注入する。その後、９００℃の窒素雰囲気中で熱
処理を行って、イオン注入した不純物を活性化する。こ
の時、ｎＭＯＳのゲート電極１５では上層多結晶シリコ
ン層１４から下層多結晶シリコン層１１へヒ素が拡散
し、ｎ型ゲート電極が形成される。更にバイポーラトラ
ンジスタのエミッタ電極１７では上層多結晶シリコン層
１４から下層多結晶シリコン層１１にヒ素が拡散し、エ
ミッタ電極１７が形成される。
【００３１】次に、ｐＭＯＳのソース・ドレイン領域１
９ａ、ゲート電極１６及びバイポーラトランジスタの外
部ベース領域１９ｂへ加速エネルギー１０ｋｅＶ、注入
量５〜７×１０15ｃｍ-2でボロンをイオン注入する。そ
の後、８００℃の窒素雰囲気中で熱処理を行って、イオ
ン注入した不純物を活性化する。この時、ｐＭＯＳのゲ
ート電極１６では上層の多結晶シリコン層１４から下層
多結晶シリコン層１１へボロンが拡散してｐ型ゲート電
極を形成する。以下、実施例１と同様の工程で、形成し
た素子上に層間絶縁膜２２、プラグ２３、金属配線２４
を形成して、図２に示す半導体装置を得る。
９ａ、ゲート電極１６及びバイポーラトランジスタの外
部ベース領域１９ｂへ加速エネルギー１０ｋｅＶ、注入
量５〜７×１０15ｃｍ-2でボロンをイオン注入する。そ
の後、８００℃の窒素雰囲気中で熱処理を行って、イオ
ン注入した不純物を活性化する。この時、ｐＭＯＳのゲ
ート電極１６では上層の多結晶シリコン層１４から下層
多結晶シリコン層１１へボロンが拡散してｐ型ゲート電
極を形成する。以下、実施例１と同様の工程で、形成し
た素子上に層間絶縁膜２２、プラグ２３、金属配線２４
を形成して、図２に示す半導体装置を得る。
【００３２】なお、第１及び第２の実施例について、半
導体基板中に設けたエミッタ拡散層２１が２種類以上の
不純物から構成されていてもよい。例えば、イオン注入
法を用いて導入するｎ型不純物をアンチモンとしてエミ
ッタ電極１７の多結晶シリコン層に導入するｎ型不純物
をリンとすれば、前述した後工程での９００〜８００℃
の熱処理を行うことで、リンを多結晶シリコン中から基
板中に拡散させ、更にアンチモンの接合を覆うように拡
散させることができる。これはシリコン中のアンチモン
の拡散定数はリンのそれよりも約２桁小さいことに起因
している。このように、不純物拡散定数が小さく急峻な
不純物分布を有するアンチモンの接合を、比較的不純物
拡散定数が大きく、なだらかな不純物分布を有するリン
で覆うことにより、ベース・エミッタ間の電界緩和がで
き、アンチモンのみのベース・エミッタ間耐圧よりも２
〜３Ｖ接合耐圧を向上させることができる。
導体基板中に設けたエミッタ拡散層２１が２種類以上の
不純物から構成されていてもよい。例えば、イオン注入
法を用いて導入するｎ型不純物をアンチモンとしてエミ
ッタ電極１７の多結晶シリコン層に導入するｎ型不純物
をリンとすれば、前述した後工程での９００〜８００℃
の熱処理を行うことで、リンを多結晶シリコン中から基
板中に拡散させ、更にアンチモンの接合を覆うように拡
散させることができる。これはシリコン中のアンチモン
の拡散定数はリンのそれよりも約２桁小さいことに起因
している。このように、不純物拡散定数が小さく急峻な
不純物分布を有するアンチモンの接合を、比較的不純物
拡散定数が大きく、なだらかな不純物分布を有するリン
で覆うことにより、ベース・エミッタ間の電界緩和がで
き、アンチモンのみのベース・エミッタ間耐圧よりも２
〜３Ｖ接合耐圧を向上させることができる。
【００３３】
【発明の効果】本発明では、ｐＭＯＳゲート電極を構成
する多結晶シリコン層中にボロンなどのｐ型不純物を導
入した後の熱処理温度を、該ｐ型不純物がゲート酸化膜
を突き抜けてシリコン基板内へ入らない最適に低温条
件、例えば、ボロンでは８００℃以下に設定でき、しき
い値電圧変動等のトランジスタ特性変動の問題を解消す
ることができる。一方、ｎＭＯＳゲート電極及びソース
・ドレイン領域のｎ型不純物濃度はシリサイド層の抵抗
値が低く抑えられる条件に設定でき、かつバイポーラト
ランジスタのエミッタ拡散層においては、ｎ型不純物濃
度の低下がなく、電流増幅率を向上できると共にエミッ
タ抵抗を低減することができる。
する多結晶シリコン層中にボロンなどのｐ型不純物を導
入した後の熱処理温度を、該ｐ型不純物がゲート酸化膜
を突き抜けてシリコン基板内へ入らない最適に低温条
件、例えば、ボロンでは８００℃以下に設定でき、しき
い値電圧変動等のトランジスタ特性変動の問題を解消す
ることができる。一方、ｎＭＯＳゲート電極及びソース
・ドレイン領域のｎ型不純物濃度はシリサイド層の抵抗
値が低く抑えられる条件に設定でき、かつバイポーラト
ランジスタのエミッタ拡散層においては、ｎ型不純物濃
度の低下がなく、電流増幅率を向上できると共にエミッ
タ抵抗を低減することができる。
【図１】（ａ）〜（ｄ）は、本発明の第１の実施例の製
造工程を説明するための模式的断面図である。
造工程を説明するための模式的断面図である。
【図２】本発明の実施例により製造されるＢｉＣＭＯＳ
の模式的断面図である。
の模式的断面図である。
【図３】（ａ）〜（ｄ）は、本発明の第２の実施例の製
造工程を説明するための模式的断面図である。
造工程を説明するための模式的断面図である。
【図４】（ａ）〜（ｄ）は、従来例の製造方法を説明す
るための断面工程図である。
るための断面工程図である。
【図５】従来法における不具合を説明するための図であ
り、ヒ素注入ドーズ量によるシリサイド層抵抗の変化を
示すグラフである。
り、ヒ素注入ドーズ量によるシリサイド層抵抗の変化を
示すグラフである。
１ ｐ型シリコン基板 ２ ｎ型埋め込み層 ３ ｐ型埋め込み層 ４ ｎ型エピタキシャル層 ５ フィールド酸化膜 ６ ｐウエル ７、８ ｎウエル ９ 真性ベース領域 １０ ゲート酸化膜 １１ 多結晶シリコン層 １２ エミッタコンタクト孔 １３ フォトレジスト １４ ドープされた多結晶シリコン層 １５ ｎＭＯＳトランジスタのゲート電極 １６ ｐＭＯＳトランジスタのゲート電極 １７ バイポーラトランジスタのエミッタ電極 １８ サイドウォール １９ａ ｐＭＯＳのソース・ドレイン領域 １９ｂ バイポーラトランジスタの外部ベース領域 ２０ ｎＭＯＳのソース・ドレイン領域 ２１ バイポーラトランジスタのエミッタ領域 ２２ 層間絶縁膜 ２３ タングステンプラグ ２４ 金属配線
Claims (5)
- 【請求項１】 ＣＭＯＳ及びバイポーラトランジスタが
同一半導体基板上に形成された半導体装置において、Ｃ
ＭＯＳのゲート電極及びバイポーラトランジスタのエミ
ッタ電極が同一の多結晶シリコン層から形成されてお
り、ｎＭＯＳゲート電極及びバイポーラトランジスタの
エミッタ電極中に含まれる不純物濃度が該バイポーラト
ランジスタの真性ベース領域中に形成されたエミッタ拡
散層の不純物濃度よりも低濃度であることを特徴とする
半導体装置。 - 【請求項２】 請求項１の半導体装置において、エミッ
タ拡散層に２種類の不純物が導入されていることを特徴
とする半導体装置。 - 【請求項３】 エミッタコンタクト孔を形成する工程、
該エミッタコンタクト孔を通してイオン注入法により不
純物を導入しエミッタ拡散領域を形成する工程、ＭＯＳ
のゲート電極及びエミッタ電極を形成する工程、ｎＭＯ
Ｓのソース・ドレイン形成とバイポーラトランジスタの
エミッタ電極への不純物導入を同時に行う工程、第１の
熱処理を行う工程、ｐＭＯＳのソース・ドレインとバイ
ポーラトランジスタの外部ベース領域への不純物導入を
同時に行う工程、及び第２の熱処理を行う工程とを含む
ことを特徴とする半導体装置の製造方法。 - 【請求項４】 請求項３の製造方法において、第２の熱
処理温度が第１の熱処理温度よりも低いことを特徴とす
る半導体装置の製造方法。 - 【請求項５】 請求項３の製造方法のゲート電極及びエ
ミッタ電極を同一多結晶シリコン層で形成する工程にお
いて、該電極用多結晶シリコン層成長直前に成長装置内
で前記エミッタコンタク孔を通して露出した基板表面の
酸化膜を除去する工程を含む、半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9060753A JP2985824B2 (ja) | 1997-03-14 | 1997-03-14 | 半導体装置及びその製造方法 |
| US09/041,657 US6459129B1 (en) | 1997-03-14 | 1998-03-13 | BiCMOS device having a CMOS gate electrode and a bipolar emitter each containing two impurities of the same conductivity type |
| US09/041,657 US20020145167A1 (en) | 1997-03-14 | 1998-03-13 | A bicmos device having a cmos gate electrode and a bipolar emitter each containing two imurities of the same conductivity type |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9060753A JP2985824B2 (ja) | 1997-03-14 | 1997-03-14 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10256407A true JPH10256407A (ja) | 1998-09-25 |
| JP2985824B2 JP2985824B2 (ja) | 1999-12-06 |
Family
ID=13151357
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9060753A Expired - Fee Related JP2985824B2 (ja) | 1997-03-14 | 1997-03-14 | 半導体装置及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US6459129B1 (ja) |
| JP (1) | JP2985824B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006196550A (ja) * | 2005-01-11 | 2006-07-27 | Denso Corp | 半導体装置の製造方法 |
| KR100759255B1 (ko) * | 2001-06-30 | 2007-09-17 | 매그나칩 반도체 유한회사 | Ｍｍｌ 반도체 소자의 제조 방법 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6682992B2 (en) * | 2002-05-15 | 2004-01-27 | International Business Machines Corporation | Method of controlling grain size in a polysilicon layer and in semiconductor devices having polysilicon structures |
| DE102007034801B4 (de) * | 2007-03-26 | 2010-10-28 | X-Fab Semiconductor Foundries Ag | BiMOS-Halbleiterbauelement mit Herstellverfahren mit Bipolarintegration ohne zusätzliche Maskenschritte |
| KR20100079159A (ko) * | 2008-12-30 | 2010-07-08 | 주식회사 동부하이텍 | 반도체 플래시 메모리 제조 방법, 이를 구현하기 위한 플래시 메모리 셀 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4803175A (en) | 1987-09-14 | 1989-02-07 | Motorola Inc. | Method of fabricating a bipolar semiconductor device with silicide contacts |
| JPH0226061A (ja) | 1988-07-14 | 1990-01-29 | Matsushita Electron Corp | 半導体集積回路の製造方法 |
| JPH02241057A (ja) | 1989-03-15 | 1990-09-25 | Matsushita Electron Corp | 半導体集積回路の製造方法 |
| JP2881833B2 (ja) | 1989-08-18 | 1999-04-12 | 日本電気株式会社 | 半導体装置の製造方法 |
| JPH0793384B2 (ja) | 1990-07-27 | 1995-10-09 | 株式会社日立製作所 | 半導体装置の製造方法 |
| JP2730450B2 (ja) * | 1992-06-24 | 1998-03-25 | 日本電気株式会社 | 半導体装置 |
| US5696006A (en) * | 1992-06-24 | 1997-12-09 | Matsushita Electric Industrial Co., Ltd. | Method of manufacturing Bi-MOS device |
| JPH0744184A (ja) | 1993-07-30 | 1995-02-14 | Kanaasu Data Kk | 音程矯正装置 |
| JP3307489B2 (ja) * | 1993-12-09 | 2002-07-24 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
| JP3058067B2 (ja) * | 1995-11-06 | 2000-07-04 | 日本電気株式会社 | 半導体装置の製造方法 |
-
1997
- 1997-03-14 JP JP9060753A patent/JP2985824B2/ja not_active Expired - Fee Related
-
1998
- 1998-03-13 US US09/041,657 patent/US6459129B1/en not_active Expired - Fee Related
- 1998-03-13 US US09/041,657 patent/US20020145167A1/en active Granted
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| KR100759255B1 (ko) * | 2001-06-30 | 2007-09-17 | 매그나칩 반도체 유한회사 | Ｍｍｌ 반도체 소자의 제조 방법 |
| JP2006196550A (ja) * | 2005-01-11 | 2006-07-27 | Denso Corp | 半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2985824B2 (ja) | 1999-12-06 |
| US6459129B1 (en) | 2002-10-01 |
| US20020145167A1 (en) | 2002-10-10 |
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