JPH0793384B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0793384B2 JPH0793384B2 JP2197967A JP19796790A JPH0793384B2 JP H0793384 B2 JPH0793384 B2 JP H0793384B2 JP 2197967 A JP2197967 A JP 2197967A JP 19796790 A JP19796790 A JP 19796790A JP H0793384 B2 JPH0793384 B2 JP H0793384B2
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- oxide film
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Description
【発明の詳細な説明】 〔発明の利用分野〕 本発明は半導体装置の製造方法に係り、特に半導体基板
の主表面にバイポーラ素子とMIS（Metal Insulator Sem
iconductor）トランジスタとが形成される半導体装置の
製造方法に関する。
の主表面にバイポーラ素子とMIS（Metal Insulator Sem
iconductor）トランジスタとが形成される半導体装置の
製造方法に関する。
従来、半導体基板の主表面にバイポーラ素子とMISトラ
ンジスタとが形成される半導体装置としては、バイポー
ラトランジスタとMOS（Metal Oxide Semiconductor）ト
ランジスタとが形成されるものや、バイポーラトランジ
スタとCMOS（Complementary Metal Oxide Semiconducto
r）トランジスタとが形成されるもの等が知られている
（特開54−46489号公報，特開55−91857号公報，特開55
−99763号公報，特開55−157257号公報，特開57−75453
号公報参照）。
ンジスタとが形成される半導体装置としては、バイポー
ラトランジスタとMOS（Metal Oxide Semiconductor）ト
ランジスタとが形成されるものや、バイポーラトランジ
スタとCMOS（Complementary Metal Oxide Semiconducto
r）トランジスタとが形成されるもの等が知られている
（特開54−46489号公報，特開55−91857号公報，特開55
−99763号公報，特開55−157257号公報，特開57−75453
号公報参照）。
これ等を第１図を用いて説明する。第１図（１）〜（1
4）はNPNバイポーラトランジスタとCMOSトランジスタと
が形成される半導体装置の主要な製造工程を示すもの
で、第１図（ａ）〜（ｅ）は主たる工程での概略断面図
を示すものである。
4）はNPNバイポーラトランジスタとCMOSトランジスタと
が形成される半導体装置の主要な製造工程を示すもの
で、第１図（ａ）〜（ｅ）は主たる工程での概略断面図
を示すものである。
（第１図（ａ）） Ｐ型半導体基体１にＮ型の高不純物濃度埋込み層２を形
成し、Ｎ型エピタキシヤル層３を成長させ半導体基板を
形成する。次に、素子間分離のためのＰ＋層４、NMOSト
ランジスタを形成するためのＰ型のウエル領域５を形成
する。さらに選択酸化法によつて酸化膜層6,NMOSトラン
ジスタ,PMOSトランジスタのゲート酸化膜７を形成した
後、バイポーラトランジスタのベース領域10を形成する
ためにホトレジスト膜８をマスクにしてほう素イオン９
を打込む。
成し、Ｎ型エピタキシヤル層３を成長させ半導体基板を
形成する。次に、素子間分離のためのＰ＋層４、NMOSト
ランジスタを形成するためのＰ型のウエル領域５を形成
する。さらに選択酸化法によつて酸化膜層6,NMOSトラン
ジスタ,PMOSトランジスタのゲート酸化膜７を形成した
後、バイポーラトランジスタのベース領域10を形成する
ためにホトレジスト膜８をマスクにしてほう素イオン９
を打込む。
（第１図（ｂ）） ホトレジスト膜８を除去した後、再びホトレジスト膜
（図示せず）を設けて、公知のホトエツチングによつ
て、ゲート酸化膜７にエミツタ窓12を開けた後、ゲート
電極およびエミツタ電極に用いる多結晶シリコン層11を
積層させ、多結晶シリコン層11全面にバイポーラトラン
ジスタのエミツタ領域となるＮ型不純物（例えばヒ素）
をイオン打込み法により打込む。
（図示せず）を設けて、公知のホトエツチングによつ
て、ゲート酸化膜７にエミツタ窓12を開けた後、ゲート
電極およびエミツタ電極に用いる多結晶シリコン層11を
積層させ、多結晶シリコン層11全面にバイポーラトラン
ジスタのエミツタ領域となるＮ型不純物（例えばヒ素）
をイオン打込み法により打込む。
（第１図（ｃ）） 多結晶シリコン層11にホトエツチングを施し、PMOSトラ
ンジスタ,NMOSトランジスタのゲート電極11′,11″およ
びNPNバイポーラトランジスタのエミツタ電極11を形
成し、続いて酸化膜13を成長させた後、NMOSトランジス
タ,PMOSトランジスタのソース，ドレイン形成のマスク
となるSiO2膜14を公知のCVD（Chemical Vapour Dcposit
ion）法により形成する。
ンジスタ,NMOSトランジスタのゲート電極11′,11″およ
びNPNバイポーラトランジスタのエミツタ電極11を形
成し、続いて酸化膜13を成長させた後、NMOSトランジス
タ,PMOSトランジスタのソース，ドレイン形成のマスク
となるSiO2膜14を公知のCVD（Chemical Vapour Dcposit
ion）法により形成する。
（第１図（ｄ）） NMOSトランジスタ部に窓あけをし、Ｎ型不純物の導入に
よりＮ型のソース領域，ドレイン領域16を形成する。
よりＮ型のソース領域，ドレイン領域16を形成する。
（第１図（ｅ）） 再び、マスクとなるSiO2膜17をCVD法で形成し、PMOSト
ランジスタ部およびバイポーラトランジスタの外部ベー
ス部の窓開けを行ない、Ｐ型不純物の導入によりＰ型の
ソース領域，ドレイン領域18,外部ベース領域18′を形
成する。
ランジスタ部およびバイポーラトランジスタの外部ベー
ス部の窓開けを行ない、Ｐ型不純物の導入によりＰ型の
ソース領域，ドレイン領域18,外部ベース領域18′を形
成する。
以上、NMOSトランジスタ及びPMOSトランジスタのゲート
電極用の多結晶シリコンとバイポーラトランジスタのエ
ミツタ電極用の多結晶シリコンを同一工程で作る従来技
術の方法と構造を述べたが、この様な従来の半導体装置
に於いては下記の様な問題が有り、また、従来の半導
体装置の製造方法にはさらに下記，の様な問題が有
る。
電極用の多結晶シリコンとバイポーラトランジスタのエ
ミツタ電極用の多結晶シリコンを同一工程で作る従来技
術の方法と構造を述べたが、この様な従来の半導体装置
に於いては下記の様な問題が有り、また、従来の半導
体装置の製造方法にはさらに下記，の様な問題が有
る。
まず、NMOSトランジスタ及びPMOSトランジスタのゲ
ート電極としては、抵抗層が低いもの（電極の厚さとし
ては厚いもの）が良い。また、バイポーラトランジスタ
のエミツタ領域は多結晶シリコン層11のエミツタ電極に
Ｎ型不純物をイオン打込みする必要があるので、エミツ
タ電極としては、厚さが薄いものが良い。
ート電極としては、抵抗層が低いもの（電極の厚さとし
ては厚いもの）が良い。また、バイポーラトランジスタ
のエミツタ領域は多結晶シリコン層11のエミツタ電極に
Ｎ型不純物をイオン打込みする必要があるので、エミツ
タ電極としては、厚さが薄いものが良い。
第１図に示す従来の半導体装置ではこれ等を何時に満足
することはできない。
することはできない。
例えば、エミツタ電極が多結晶シリコンによつて形成さ
れる場合、バイポーラトランジスタ高周波特性を向上さ
せる点からエミツタ領域の不純物としてはヒ素が用いら
れ、また、電流増幅率の制御の容易性の点からイオン打
込み法を用いることが好ましい。しかし、多結晶シリコ
ンへのイオン打込みにより同一深さのエミツタ領域を形
成する場合、多結晶シリコンの厚さに比例してイオン打
込み量を増加させる必要が生じる。これは、多結晶シリ
コン中のヒ素の拡散係数は、単結晶中に比べて、２桁以
上大きいため、イオン打込み後の熱処理の初期の段階
で、多結晶シリコン中のヒ素濃度は、イオン打込み量を
多結晶シリコン層の厚さで割つた値となることに起因す
る。
れる場合、バイポーラトランジスタ高周波特性を向上さ
せる点からエミツタ領域の不純物としてはヒ素が用いら
れ、また、電流増幅率の制御の容易性の点からイオン打
込み法を用いることが好ましい。しかし、多結晶シリコ
ンへのイオン打込みにより同一深さのエミツタ領域を形
成する場合、多結晶シリコンの厚さに比例してイオン打
込み量を増加させる必要が生じる。これは、多結晶シリ
コン中のヒ素の拡散係数は、単結晶中に比べて、２桁以
上大きいため、イオン打込み後の熱処理の初期の段階
で、多結晶シリコン中のヒ素濃度は、イオン打込み量を
多結晶シリコン層の厚さで割つた値となることに起因す
る。
MOSトランジスタのゲート電極として多結晶シリコンを
用いた場合、厚さを3000Å程度に厚くし、さらに通常り
んを拡散して、充分抵抗を下げる（通常20Ω/sq）。と
ころが3000Å程度の厚さの多結晶シリコンによつて形成
されるエミツタ電極にひ素イオン打込みしてエミツタ領
域を形成しようとする場合、必要な打込み量は２×1016
/cm2である。
用いた場合、厚さを3000Å程度に厚くし、さらに通常り
んを拡散して、充分抵抗を下げる（通常20Ω/sq）。と
ころが3000Å程度の厚さの多結晶シリコンによつて形成
されるエミツタ電極にひ素イオン打込みしてエミツタ領
域を形成しようとする場合、必要な打込み量は２×1016
/cm2である。
高濃度のイオン打込みには長い時間が必要（例えば２×
1016/cm2のイオンを打込むには20分必要）であるので、
多結晶シリコ層の厚さを約半分（約1500Å）にすれば、
その時間は短くなるが、CMOSトランジスタのゲート電極
の抵抗値が大きくなるという問題が生じる。
1016/cm2のイオンを打込むには20分必要）であるので、
多結晶シリコ層の厚さを約半分（約1500Å）にすれば、
その時間は短くなるが、CMOSトランジスタのゲート電極
の抵抗値が大きくなるという問題が生じる。
ゲート酸化膜７の汚染，膜厚変化の問題。すなわ
ち、ゲート酸化膜７形成後にホトエツチング工程が２段
（第１図の（２）と（４）の工程）有り、ゲート膜７が
汚染されたり、膜厚が変化することによるMOSトランジ
スタの閾値電圧変動の原因となる。MOSトランジスタの
高速，高集積下のためにゲート酸化膜７が薄くなるほ
ど、この問題が厳しくなる。
ち、ゲート酸化膜７形成後にホトエツチング工程が２段
（第１図の（２）と（４）の工程）有り、ゲート膜７が
汚染されたり、膜厚が変化することによるMOSトランジ
スタの閾値電圧変動の原因となる。MOSトランジスタの
高速，高集積下のためにゲート酸化膜７が薄くなるほ
ど、この問題が厳しくなる。
MOSトランジスタの金属ゲート材料との両立ができ
ない。MOSトランジスタのゲート電極材料は、回路の高
速化のため、金属シリサイド（例えばモリブデンシリサ
イド等）や高融点金属（例えばタングステン等）が用い
られる傾向にあるが、これらは、不純物拡散工程を兼ね
た多結晶シリコンエミツタ電極とは両立できない。
ない。MOSトランジスタのゲート電極材料は、回路の高
速化のため、金属シリサイド（例えばモリブデンシリサ
イド等）や高融点金属（例えばタングステン等）が用い
られる傾向にあるが、これらは、不純物拡散工程を兼ね
た多結晶シリコンエミツタ電極とは両立できない。
また、上記〜の他にNPNバイポーラトランジスタとN
MOSトラジスタを形成する場合バイポーラトランジスタ
の電流増幅率（hFE）の制御が困難となる。バイポーラ
トランジスタのエミツタ領域形成（第１図工程（６））
の後にNMOSトランジスタのソース領域及びドレイン領域
形成工程（第１図（11））を行なわざるを得ないが、エ
ミツタ領域と同一Ｎ型不純物であるヒ素を用いると、エ
ミツタ領域と同程度の熱処理を必要とし、バイポーラト
ランジスタの電流増幅率が変動しやすくなる。
MOSトラジスタを形成する場合バイポーラトランジスタ
の電流増幅率（hFE）の制御が困難となる。バイポーラ
トランジスタのエミツタ領域形成（第１図工程（６））
の後にNMOSトランジスタのソース領域及びドレイン領域
形成工程（第１図（11））を行なわざるを得ないが、エ
ミツタ領域と同一Ｎ型不純物であるヒ素を用いると、エ
ミツタ領域と同程度の熱処理を必要とし、バイポーラト
ランジスタの電流増幅率が変動しやすくなる。
この様な問題はCMOSトランジスタに限らず、PMOSトラン
ジスタだけ、NMOトランジスタだけの場合等の一般的なM
ISトランジスタと、NPNバイポーラトランジスタに限ら
ずPNPバイポーラトランジスタ,PNPNサイリスタ等の一般
のバイポーラ素子とが同一半導体装置に形成される半導
体装置に於いて同様に生じる。
ジスタだけ、NMOトランジスタだけの場合等の一般的なM
ISトランジスタと、NPNバイポーラトランジスタに限ら
ずPNPバイポーラトランジスタ,PNPNサイリスタ等の一般
のバイポーラ素子とが同一半導体装置に形成される半導
体装置に於いて同様に生じる。
しや断周波数が高く高性能なバポーラを実現するために
は、ベース幅の狭い構造とする必要がある。ところが、
ベース層の中にはエミツタ層が形成されるためベース幅
はエミツタ層を形成するプロセスに左右されてしまう。
通常の高速バイポーラではベース層の表面に多結晶シリ
コン（ポリSi）をつんで、この多結晶シリコンからｎ型
の不純物元素をベース層中にしみこませてエミツタ層を
形成する。このとき、ｎ型の不純物元素としてはリンと
ヒ素が考えられるが、リンを用いた場合、リンの拡散に
応じてベース層中のＰ型不純物であるボロンが増速拡散
をおこし、エミツタ層直下のベース層が深いものになつ
て狭いベース幅を形成することができず、しや断周波数
の低いバイポーラになつてしまうという問題がある。こ
のため、従来のバイポーラではエミツタ層を形成する場
合、ヒ素が用いられてきた。一方、MOSデバイスでは少
なくとも多結晶シリコンがゲート電極として用いられる
構造になつている。この場合、製作する各工程に於て、
ゲート酸化膜へさまざま不純物が混入しその結果MOSの
しきい電圧を変動させるとか、ゲート耐圧不良を起こ
す。ゲート電極である多結晶シリコン中にリンがドープ
されている場合には、上記の製作工程中で入る不純物を
リンがゲツタリングしゲート酸化膜を良質なものにする
効果がある。しかし、この効果はヒ素元素には少なく、
ゲート電極としての多結晶シリコン中にはリン元素をド
ーピングしなければならなかつた。
は、ベース幅の狭い構造とする必要がある。ところが、
ベース層の中にはエミツタ層が形成されるためベース幅
はエミツタ層を形成するプロセスに左右されてしまう。
通常の高速バイポーラではベース層の表面に多結晶シリ
コン（ポリSi）をつんで、この多結晶シリコンからｎ型
の不純物元素をベース層中にしみこませてエミツタ層を
形成する。このとき、ｎ型の不純物元素としてはリンと
ヒ素が考えられるが、リンを用いた場合、リンの拡散に
応じてベース層中のＰ型不純物であるボロンが増速拡散
をおこし、エミツタ層直下のベース層が深いものになつ
て狭いベース幅を形成することができず、しや断周波数
の低いバイポーラになつてしまうという問題がある。こ
のため、従来のバイポーラではエミツタ層を形成する場
合、ヒ素が用いられてきた。一方、MOSデバイスでは少
なくとも多結晶シリコンがゲート電極として用いられる
構造になつている。この場合、製作する各工程に於て、
ゲート酸化膜へさまざま不純物が混入しその結果MOSの
しきい電圧を変動させるとか、ゲート耐圧不良を起こ
す。ゲート電極である多結晶シリコン中にリンがドープ
されている場合には、上記の製作工程中で入る不純物を
リンがゲツタリングしゲート酸化膜を良質なものにする
効果がある。しかし、この効果はヒ素元素には少なく、
ゲート電極としての多結晶シリコン中にはリン元素をド
ーピングしなければならなかつた。
以上のべたように、バイパーラの高性能化を実現するに
はヒ素が、MOSの高信頼化を達成するにはリン元素が用
いられなければならない。本発明の目的は、上記の問題
点を解決し、高性能なバイポーラと高信頼なMOSトラン
ジスタを同時に実現することにある。
はヒ素が、MOSの高信頼化を達成するにはリン元素が用
いられなければならない。本発明の目的は、上記の問題
点を解決し、高性能なバイポーラと高信頼なMOSトラン
ジスタを同時に実現することにある。
上記目的を達成する本発明の特徴とするところは、半導
体基板の主表面に、少なくともMISトランジスタと、多
結晶シリコンよりなる少なくとも一の電極を有するバイ
ポーラトランジスタとが形成される半導体装置の製造方
法において、少なくとも （１）上記半導体基板の主表面にゲート酸化膜を形成す
る工程、 （２）少なくとも上記ゲート酸化膜上にリンを含む多結
晶シリコンを有するゲート電極となる層を形成する工
程、 （３）上記ゲート電極となる層を選択的に除去して、上
記MISトランジスタのゲート電極を形成する工程、 （４）少なくとも上記ゲート電極の表面に酸化膜を形成
する工程、 （５）上記半導体基板に形成されたベース層の主表面上
に多結晶シリコン層を上記ゲート電極よりも薄く形成
し、ヒ素イオンをその多結晶シリコン層及びその多結晶
シリコン層を通してベース層内に導入する工程、 （６）上記ベース層上に形成された多結晶シリコン層を
選択的に除去して、上記バイポーラトランジスタのエミ
ツタ電極を形成する工程、 を具備することを特徴とする半導体装置の製造方法にあ
る。
体基板の主表面に、少なくともMISトランジスタと、多
結晶シリコンよりなる少なくとも一の電極を有するバイ
ポーラトランジスタとが形成される半導体装置の製造方
法において、少なくとも （１）上記半導体基板の主表面にゲート酸化膜を形成す
る工程、 （２）少なくとも上記ゲート酸化膜上にリンを含む多結
晶シリコンを有するゲート電極となる層を形成する工
程、 （３）上記ゲート電極となる層を選択的に除去して、上
記MISトランジスタのゲート電極を形成する工程、 （４）少なくとも上記ゲート電極の表面に酸化膜を形成
する工程、 （５）上記半導体基板に形成されたベース層の主表面上
に多結晶シリコン層を上記ゲート電極よりも薄く形成
し、ヒ素イオンをその多結晶シリコン層及びその多結晶
シリコン層を通してベース層内に導入する工程、 （６）上記ベース層上に形成された多結晶シリコン層を
選択的に除去して、上記バイポーラトランジスタのエミ
ツタ電極を形成する工程、 を具備することを特徴とする半導体装置の製造方法にあ
る。
以下本発明を実施例に基づき詳細に説明する。
第２図（１）〜（14）は本発明の一実施例となるNPNバ
イポーラトランジスタとCMOSトランジスタとが形成され
る半導体装置の主要な製造工程を示すもので、第２図
（ａ）〜（ｆ）は主たる工程での概略断面図を示すもの
である。
イポーラトランジスタとCMOSトランジスタとが形成され
る半導体装置の主要な製造工程を示すもので、第２図
（ａ）〜（ｆ）は主たる工程での概略断面図を示すもの
である。
（第２図（ａ）） 比抵抗10Ω・cmのＰ型シリコン基体１に、選択的にアン
チモン等の不純物を熱拡散して高不純物濃度埋込み層２
を形成した後に、Ｎ型のエピタキシヤル層３（比抵抗１
Ω・cm,厚さ６μｍ）を成長させ半導体基板を形成す
る。続いて、Ｐ型の素子間分離層４（深さ８μｍ）、NM
OSトランジスタ形成のためのＰ型ウエル領域５（表面不
純物濃度×1016/cm3,深さ４μｍ）を形成し、さらに、
シリコン窒化膜を用いた通常の選択酸化法により、厚い
酸化膜６（厚さ１μｍ），ゲート酸化膜７（厚さ300
Å）を形成する。ここまでは、第１図に示す従来技術と
同様である。
チモン等の不純物を熱拡散して高不純物濃度埋込み層２
を形成した後に、Ｎ型のエピタキシヤル層３（比抵抗１
Ω・cm,厚さ６μｍ）を成長させ半導体基板を形成す
る。続いて、Ｐ型の素子間分離層４（深さ８μｍ）、NM
OSトランジスタ形成のためのＰ型ウエル領域５（表面不
純物濃度×1016/cm3,深さ４μｍ）を形成し、さらに、
シリコン窒化膜を用いた通常の選択酸化法により、厚い
酸化膜６（厚さ１μｍ），ゲート酸化膜７（厚さ300
Å）を形成する。ここまでは、第１図に示す従来技術と
同様である。
次にPMOSトランジスタ及びNMOSトランジスタのゲート電
極となる厚さ約3500Åの多結晶シリコン層11を公知技術
によつて積層する。次に多結晶シリコン層11へりん等の
Ｎ型不純物を拡散して、抵抗値を小さく（約20Ω/sq）
する。
極となる厚さ約3500Åの多結晶シリコン層11を公知技術
によつて積層する。次に多結晶シリコン層11へりん等の
Ｎ型不純物を拡散して、抵抗値を小さく（約20Ω/sq）
する。
本実施例に於いて、多結晶シリコン層11を形成し、ゲー
ト酸化膜７が多結晶シリコン層11によつて覆われるた
め、従来技術で述べた様な、ゲート酸化膜７の汚染や膜
厚変化を生じることはない。なお、MOSトランジスタの
ゲート電極としては、多結晶シリコン11の代りに、金属
シリサイド（例えばモリブデンシリサイド）や高融点金
属（例えばタングステン）を用いることも可能である。
従来技術の様に、エミツタ電極と共用する方法では、こ
れら金属系電極を用いることはできない。
ト酸化膜７が多結晶シリコン層11によつて覆われるた
め、従来技術で述べた様な、ゲート酸化膜７の汚染や膜
厚変化を生じることはない。なお、MOSトランジスタの
ゲート電極としては、多結晶シリコン11の代りに、金属
シリサイド（例えばモリブデンシリサイド）や高融点金
属（例えばタングステン）を用いることも可能である。
従来技術の様に、エミツタ電極と共用する方法では、こ
れら金属系電極を用いることはできない。
（第２図（ｂ）） 多結晶シリコン層11を公知のホトエツチング方法によつ
てエツチングして、PMOSトランジスタのゲート電極11′
及びNMOSトランジスタのゲート電極11″を形成する。次
に、公知の酸化工程を施し、MOSトランジスタのゲート
電極11′,11″の多結晶シリコン表面に酸化膜13（厚さ5
00Å）,NPNバイポーラトランジスタ形成部に酸化膜13′
（厚さ500Å）を形成する。尚、ゲート電極11′,11″が
金属系電極の場合、酸化工程の代りにCVD法による酸化
膜を被着させてもよい。
てエツチングして、PMOSトランジスタのゲート電極11′
及びNMOSトランジスタのゲート電極11″を形成する。次
に、公知の酸化工程を施し、MOSトランジスタのゲート
電極11′,11″の多結晶シリコン表面に酸化膜13（厚さ5
00Å）,NPNバイポーラトランジスタ形成部に酸化膜13′
（厚さ500Å）を形成する。尚、ゲート電極11′,11″が
金属系電極の場合、酸化工程の代りにCVD法による酸化
膜を被着させてもよい。
（第２図（ｃ）） ホトレジスト膜８をマスクにして、NPNバイポーラトラ
ンジスタのベース領域10形成のためにほう素９のイオン
打込みを行なう（エネルギー80keV,打込量２×1014/c
m2）。
ンジスタのベース領域10形成のためにほう素９のイオン
打込みを行なう（エネルギー80keV,打込量２×1014/c
m2）。
（第２図（ｄ）） ホトレジスト膜８を除去した後、再びホトレジスト膜
（図示せず）を設けて、公知のホトエツチングによつて
ゲート酸化膜13′にNPNバイポーラトランジスタのエミ
ツタ領域を形成するための窓12を開けた後、NPNバイポ
ーラトランジスタのエミツタ電極となる厚さ約1500Åの
多結晶シリコン層19を公知の方法で積層する。この多結
晶シリコン層19の抵抗は80Ω・sqであり、厚さが多結晶
シリコン層11より薄いので、多結晶シリコン層11より抵
抗は大きくなる。
（図示せず）を設けて、公知のホトエツチングによつて
ゲート酸化膜13′にNPNバイポーラトランジスタのエミ
ツタ領域を形成するための窓12を開けた後、NPNバイポ
ーラトランジスタのエミツタ電極となる厚さ約1500Åの
多結晶シリコン層19を公知の方法で積層する。この多結
晶シリコン層19の抵抗は80Ω・sqであり、厚さが多結晶
シリコン層11より薄いので、多結晶シリコン層11より抵
抗は大きくなる。
（第２図（ｅ）） 公知のエツチングによつて、NMOSトランジスタ形成領域
の多結晶シリコン層19及び酸化膜13を除去する。次い
で、ひ素イオン打込み（エネルギー10keV,打込量１×10
16/cm2）を行ない、NMOSトランジスタのソース，ドレイ
ン領域とエミツタ窓上の多結晶シリコン層19″とにひ素
イオンが打込まれる。この後、熱処理（1000℃,30分）
を施し、NMOSトランジスタのソース，ドレイン領域16の
形成と同時にエミツタ領域12′を形成する。
の多結晶シリコン層19及び酸化膜13を除去する。次い
で、ひ素イオン打込み（エネルギー10keV,打込量１×10
16/cm2）を行ない、NMOSトランジスタのソース，ドレイ
ン領域とエミツタ窓上の多結晶シリコン層19″とにひ素
イオンが打込まれる。この後、熱処理（1000℃,30分）
を施し、NMOSトランジスタのソース，ドレイン領域16の
形成と同時にエミツタ領域12′を形成する。
（第２図（ｆ）） （ｆ）は、公知のCVD法により酸化膜17（厚さ2000Å）
を形成し、ホトエツチング工程を施し、NMOSトランジス
タ部をマスクし、PMOSトランジスタ部の酸化膜、多結晶
シリコン19を除去すると同時にNPNバイポーラトランジ
スタ部のエミツタ領域12′上の多結晶電極11を、CVD
法によつて形成された酸化膜17″をマスクにして形成す
る。なお、CVD法によつて形成された酸化膜17の代り
に、ホトレジスト膜（図示せず）のみで多結晶シリコン
の加工を行なつても良い。続いて、ほう素のイオン打込
みを行ない（エネルギー100keV,打込量１×1015/c
m2）、熱処理（950℃,20分）を施して、PMOSトランジス
タのソース領域及びドレイン領域18,NPNバイポーラトラ
ンジスタの外部のベース領域18″を形成する。この外部
ベース領域18″は、エミツタ電極11に対して自己整合
方式で形成され、外部ベース抵抗の低減効果が大きい。
を形成し、ホトエツチング工程を施し、NMOSトランジス
タ部をマスクし、PMOSトランジスタ部の酸化膜、多結晶
シリコン19を除去すると同時にNPNバイポーラトランジ
スタ部のエミツタ領域12′上の多結晶電極11を、CVD
法によつて形成された酸化膜17″をマスクにして形成す
る。なお、CVD法によつて形成された酸化膜17の代り
に、ホトレジスト膜（図示せず）のみで多結晶シリコン
の加工を行なつても良い。続いて、ほう素のイオン打込
みを行ない（エネルギー100keV,打込量１×1015/c
m2）、熱処理（950℃,20分）を施して、PMOSトランジス
タのソース領域及びドレイン領域18,NPNバイポーラトラ
ンジスタの外部のベース領域18″を形成する。この外部
ベース領域18″は、エミツタ電極11に対して自己整合
方式で形成され、外部ベース抵抗の低減効果が大きい。
以上、本発明の一実施例を述べたが、本発明の実施例効
果をまとめると次の様になる。
果をまとめると次の様になる。
イ NPNバイポーラトランジスタのエミツタ電極の厚さ
は、CMOSトランジスタのゲート電極の厚さに比べて薄く
なるので、CMOSトランジスタのゲート電極11′,11″の
抵抗は、NPNバイポーラトランジスタのエミツタ電極11
の抵抗より小さくなる。
は、CMOSトランジスタのゲート電極の厚さに比べて薄く
なるので、CMOSトランジスタのゲート電極11′,11″の
抵抗は、NPNバイポーラトランジスタのエミツタ電極11
の抵抗より小さくなる。
また、多結晶シリコンよりなるエミツタ電極11の厚さ
（約1500Å）多結晶シリコンよりなるゲート電極11′,1
1″の厚さ（約3500Å）より薄いので、前述した様にひ
素等のイオン打込み量を従来に比べて少なくでき、イオ
ン打込み時間を短縮できる。
（約1500Å）多結晶シリコンよりなるゲート電極11′,1
1″の厚さ（約3500Å）より薄いので、前述した様にひ
素等のイオン打込み量を従来に比べて少なくでき、イオ
ン打込み時間を短縮できる。
ゲート電極11′,11″形成後に別途エミツタ電極11を
形成することにより次の利点が生じる。
形成することにより次の利点が生じる。
ロ ゲート酸化膜７が多結晶シリコン層11によつて覆わ
れるため、ゲート酸化膜７の汚染や膜厚変化を生じるこ
とはない。（第２図（ａ））。
れるため、ゲート酸化膜７の汚染や膜厚変化を生じるこ
とはない。（第２図（ａ））。
ハ MOSトランジスタのゲート電極11′,11″として前述
した様な金属系金属をも用いることができる。
した様な金属系金属をも用いることができる。
本実施例から得られる他の効果を次に列記する。
ニ NPNバイポーラトランジスタの電流増幅率（hrs）の
制御が容易となる。これは、エミツタ領域12′形成の熱
処理（1000℃,30分）後の主な熱処理は、PMOSトランジ
スタのソース領域18及びドレイン領域18形成の熱処理の
みであることによる。ほう素の拡散係数は、エミツタ領
域12′の形成に用いているひ素の拡散係数に比べ1000℃
で約２倍大きく、例えば、0.4μｍの接合深さを得るの
に、950℃,20分程度で十分であり、先に1000℃,30分で
形成したひ素の不純物分布に殆んど影響を与えない。
制御が容易となる。これは、エミツタ領域12′形成の熱
処理（1000℃,30分）後の主な熱処理は、PMOSトランジ
スタのソース領域18及びドレイン領域18形成の熱処理の
みであることによる。ほう素の拡散係数は、エミツタ領
域12′の形成に用いているひ素の拡散係数に比べ1000℃
で約２倍大きく、例えば、0.4μｍの接合深さを得るの
に、950℃,20分程度で十分であり、先に1000℃,30分で
形成したひ素の不純物分布に殆んど影響を与えない。
ホ NPNバイポーラトランジスタのエミツタ領域12′を
形成する際の不純物打込みとNMOSトランジスタのソース
領域16及びトレイン領域16を形成する際の不純物打込み
とを共用でき、工程を簡略化できる（第２図（11））。
形成する際の不純物打込みとNMOSトランジスタのソース
領域16及びトレイン領域16を形成する際の不純物打込み
とを共用でき、工程を簡略化できる（第２図（11））。
ヘ PMOSトランジスタのソース領域18及びドレイン領域
18形成のホトエツチングと、NPNバイポーラトランジス
タのエミツタ電極11形成のホトエツチングを同一工程
で行なえ、工程を簡略化できる（第２図（13））。
18形成のホトエツチングと、NPNバイポーラトランジス
タのエミツタ電極11形成のホトエツチングを同一工程
で行なえ、工程を簡略化できる（第２図（13））。
ト PMOSトランジスタのソース領域18及びドレイン領域
18形成と、NPNバイポーラトランジスタの外部ベース領
域18″形成を同一の不純物導入工程で行なえ、工程を簡
略化できる（第２図（14））。
18形成と、NPNバイポーラトランジスタの外部ベース領
域18″形成を同一の不純物導入工程で行なえ、工程を簡
略化できる（第２図（14））。
以上本発明の実施例に於いては、CMOSトランジスタとNP
Nバイポーラトランジスタとが同一半導体基板に形成さ
れる半導体装置を例にとつて説明したが、本発明はこれ
に限定されることはなく、PMOSトランジスタ,NMOSトラ
ンジスタ等の一般的なMISトランジスタと、PNPバイポー
ラトランジスタ,PNPNサイリスタ等の一般的なバイポー
ラ素子とが同一半導体基板に形成される半導体装置に於
いても適用できることは容易に理解できるであろう。
Nバイポーラトランジスタとが同一半導体基板に形成さ
れる半導体装置を例にとつて説明したが、本発明はこれ
に限定されることはなく、PMOSトランジスタ,NMOSトラ
ンジスタ等の一般的なMISトランジスタと、PNPバイポー
ラトランジスタ,PNPNサイリスタ等の一般的なバイポー
ラ素子とが同一半導体基板に形成される半導体装置に於
いても適用できることは容易に理解できるであろう。
本発明は、これ等実施例で限定されることなく本発明の
思想の範囲内で種々の変形が可能である。
思想の範囲内で種々の変形が可能である。
以上述べた様に本発明によれば、高性能なバイポーラ
と、高信頼なMOSトランジスタを同時に実現できる。
と、高信頼なMOSトランジスタを同時に実現できる。
第１図は従来技術であるNPNバイポーラトランジスタとC
MOSトランジスタとが形成される半導体装置の主要な工
程を示す図及び概略断面図、第２図は本発明の一実施例
となるNPNバイポーラトランジスタとCMOSトランジスタ
とが形成される半導体装置の主要な工程を示す図及び概
略断面図である。 １……半導体基体、７……ゲート酸化膜、11,19,19′,1
9″……多結晶シリコン、11′……PMOSトランジスタの
ゲート電極、11″……NMOSトランジスタのゲート電極、
11……NPNバイポーラトランジスタのエミツタ電極。
MOSトランジスタとが形成される半導体装置の主要な工
程を示す図及び概略断面図、第２図は本発明の一実施例
となるNPNバイポーラトランジスタとCMOSトランジスタ
とが形成される半導体装置の主要な工程を示す図及び概
略断面図である。 １……半導体基体、７……ゲート酸化膜、11,19,19′,1
9″……多結晶シリコン、11′……PMOSトランジスタの
ゲート電極、11″……NMOSトランジスタのゲート電極、
11……NPNバイポーラトランジスタのエミツタ電極。
フロントページの続き (72)発明者 佃 清 茨城県日立市幸町３丁目１番１号 株式会 社日立製作所日立研究所内 (72)発明者 亀井 達弥 茨城県日立市幸町３丁目１番１号 株式会 社日立製作所日立研究所内 (56)参考文献 特開 昭58−225663（ＪＰ，Ａ)
Claims (1)
- 【請求項１】半導体基板の主表面に、少なくともMISト
ランジスタと、多結晶シリコンよりなる少なくとも一の
電極を有するバイポーラトランジスタとが形成される半
導体装置の製造方法において、少なくとも （１）上記半導体基板の主表面にゲート酸化膜を形成す
る工程、 （２）少なくとも上記ゲート酸化膜上にリンを含む多結
晶シリコンを有するゲート電極となる層を形成する工
程、 （３）上記ゲート電極となる層を選択的に除去して、上
記MISトランジスタのゲート電極を形成する工程、 （４）少なくとも上記ゲート電極の表面に酸化膜を形成
する工程、 （５）上記半導体基板に形成されたベース層の主表面上
に多結晶シリコン層を上記ゲート電極よりも薄く形成
し、ヒ素イオンをその多結晶シリコン層及びその多結晶
シリコン層を通してベース層内に導入する工程、 （６）上記ベース層上に形成された多結晶シリコン層を
選択的に除去して、上記バイポーラトランジスタのエミ
ツタ電極を形成する工程、 を具備することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2197967A JPH0793384B2 (ja) | 1990-07-27 | 1990-07-27 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2197967A JPH0793384B2 (ja) | 1990-07-27 | 1990-07-27 | 半導体装置の製造方法 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58011281A Division JPS59138363A (ja) | 1983-01-28 | 1983-01-28 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03204968A JPH03204968A (ja) | 1991-09-06 |
| JPH0793384B2 true JPH0793384B2 (ja) | 1995-10-09 |
Family
ID=16383305
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2197967A Expired - Lifetime JPH0793384B2 (ja) | 1990-07-27 | 1990-07-27 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0793384B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2985824B2 (ja) | 1997-03-14 | 1999-12-06 | 日本電気株式会社 | 半導体装置及びその製造方法 |
| JP6560541B2 (ja) * | 2015-06-08 | 2019-08-14 | ローム株式会社 | 半導体装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58225663A (ja) * | 1982-06-23 | 1983-12-27 | Toshiba Corp | 半導体装置の製造方法 |
-
1990
- 1990-07-27 JP JP2197967A patent/JPH0793384B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03204968A (ja) | 1991-09-06 |
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