JPH01286366A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH01286366A JPH01286366A JP11554988A JP11554988A JPH01286366A JP H01286366 A JPH01286366 A JP H01286366A JP 11554988 A JP11554988 A JP 11554988A JP 11554988 A JP11554988 A JP 11554988A JP H01286366 A JPH01286366 A JP H01286366A
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は半導体装置の製造方法に関し、特に絶縁層上
に薄い結晶を用いてＭＯＳトランジスタ等を形成する方
法に関するものである。
に薄い結晶を用いてＭＯＳトランジスタ等を形成する方
法に関するものである。
通常のＭＯ３）ランジスタの構造を第３図に示す０図中
１はシリコン基板で、ここではＰ型としている。２はチ
ャネルとなる部分の近傍、３はゲート電極用多結晶シリ
コン、４はゲート酸化膜、５はソース又はドレイン部で
ある。
１はシリコン基板で、ここではＰ型としている。２はチ
ャネルとなる部分の近傍、３はゲート電極用多結晶シリ
コン、４はゲート酸化膜、５はソース又はドレイン部で
ある。
このような基板に形成されたＭＯＳトランジスタでは、
Ｐ型とｎ型の素子を混在させる場合、分離に要する領域
が広く必要であり、微細化に不都合であった。そこで１
．第４図のように絶縁膜６上に単結晶シリコンｌｉ２を
設け、これにＭＯ５Ｉ−ランジスタを形成するＳＯＩ構
造（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎ５ｕｌａｔｏｒ） Ｍ
ＯＳ ）ランジスタが提案されている。
Ｐ型とｎ型の素子を混在させる場合、分離に要する領域
が広く必要であり、微細化に不都合であった。そこで１
．第４図のように絶縁膜６上に単結晶シリコンｌｉ２を
設け、これにＭＯ５Ｉ−ランジスタを形成するＳＯＩ構
造（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎ５ｕｌａｔｏｒ） Ｍ
ＯＳ ）ランジスタが提案されている。
これは、下層にＳ ｉ Ｏを層６を有するため基板１と
の完全分離が実現される理想的なＭＯ３）うンジスタ構
造と言える。このＭＯＳ）ランジスタのしきい値電圧は
ＮチャネルＭＯＳの場合、基板シリコンのトランジスタ
と同様、 と表される。
の完全分離が実現される理想的なＭＯ３）うンジスタ構
造と言える。このＭＯＳ）ランジスタのしきい値電圧は
ＮチャネルＭＯＳの場合、基板シリコンのトランジスタ
と同様、 と表される。
ここでφ□はゲート電極とシリコン層表面の仕事関数差
、Ｃｏはゲート酸化膜容量、Ｑｓｓはゲート酸化膜とシ
リコン層界面の固定電荷量、φｆはシリコン層２におけ
るフェルミポテンシャル、ＱＢはシリコン層２中に伸び
た空乏層中の固定電荷量である。
、Ｃｏはゲート酸化膜容量、Ｑｓｓはゲート酸化膜とシ
リコン層界面の固定電荷量、φｆはシリコン層２におけ
るフェルミポテンシャル、ＱＢはシリコン層２中に伸び
た空乏層中の固定電荷量である。
しきい値電圧の制御はＱＢの増減をたとえばイオン注入
によるドーピング量制御で行うことによって達成できる
。
によるドーピング量制御で行うことによって達成できる
。
さてこのようなＳＯＩ／ＭＯＳトランジスタはチャネル
長が長い間は理想的分離のなされたトランジスタとして
その特徴を良く発揮できるが、Ｌが短（なってくると、
シリコンＮ２の厚みがＬと比して変わらないような場合
、例えばＬｏ、８μｍ、シリコンＮ２厚みｔ＝０．５μ
ｍ等の場合にはドレインからソースへ向かう電界がシリ
コン層２の下部を通って終端するようになり、いわゆる
パンチスルー現象が生じやすくなり、基板シリコンＭＯ
Ｓトランジスタと同様の短チヤネル効果に悩まされるよ
うになる。
長が長い間は理想的分離のなされたトランジスタとして
その特徴を良く発揮できるが、Ｌが短（なってくると、
シリコンＮ２の厚みがＬと比して変わらないような場合
、例えばＬｏ、８μｍ、シリコンＮ２厚みｔ＝０．５μ
ｍ等の場合にはドレインからソースへ向かう電界がシリ
コン層２の下部を通って終端するようになり、いわゆる
パンチスルー現象が生じやすくなり、基板シリコンＭＯ
Ｓトランジスタと同様の短チヤネル効果に悩まされるよ
うになる。
そこで、その状況を打破するために第５図のように非常
に薄いシリコンＮ２を絶縁層６上に設け、これにＭＯ３
Ｉ−ランジスタを形成することが提案された。この時、
ソース、ドレイン５は膜内でほぼ均一なドーピングにな
り、下層の５ｉＯｚ６に達している。このため、接合面
積は極端に減少し、リーク電流が減少する。また空乏層
領域が５ｉＯ２６でとって代わっているので効果的に空
乏層の縮小が達成されており、短チヤネル効果が抑制さ
れる。さらにゲート酸化膜からシリコンＮ２へ向かう電
気力線は固定電荷が薄膜内で限定されてしまうため、反
転電荷を生じて終端されることになり、ドレイン電流が
有効に増大することが期待できる。
に薄いシリコンＮ２を絶縁層６上に設け、これにＭＯ３
Ｉ−ランジスタを形成することが提案された。この時、
ソース、ドレイン５は膜内でほぼ均一なドーピングにな
り、下層の５ｉＯｚ６に達している。このため、接合面
積は極端に減少し、リーク電流が減少する。また空乏層
領域が５ｉＯ２６でとって代わっているので効果的に空
乏層の縮小が達成されており、短チヤネル効果が抑制さ
れる。さらにゲート酸化膜からシリコンＮ２へ向かう電
気力線は固定電荷が薄膜内で限定されてしまうため、反
転電荷を生じて終端されることになり、ドレイン電流が
有効に増大することが期待できる。
しかるに、本装置の問題点としてはそのしきい値電圧は
次式 ここでＱｓ’ｓは膜内の（空乏層内の）固定電荷と下側
の界面の固定電荷の総和である。
次式 ここでＱｓ’ｓは膜内の（空乏層内の）固定電荷と下側
の界面の固定電荷の総和である。
るため該しきい値電圧は著しく低下し、このしきい値電
圧はシリコン層２へのイオン注入などのドーピングでは
制御できないことが挙げられた。
圧はシリコン層２へのイオン注入などのドーピングでは
制御できないことが挙げられた。
この発明はこのような問題点を解決するためになされた
もので、しきい値電圧を制御することのできる半導体装
置の製造方法を提供することを目的としている。
もので、しきい値電圧を制御することのできる半導体装
置の製造方法を提供することを目的としている。
この発明は薄膜Ｓｏ Ｉ／ＭＯ３）ランジスタの製造方
法において、ゲート電極の多結晶シリコン中への不純物
のドーピング量を制御することによって仕事関数差を変
化させ、しきい値電圧を制御するようにしたものである
。
法において、ゲート電極の多結晶シリコン中への不純物
のドーピング量を制御することによって仕事関数差を変
化させ、しきい値電圧を制御するようにしたものである
。
この発明においては、しきい値電圧がＯＶ近辺まで低下
した薄膜ＳＯＴ／ＭＯ３Ｉ−ランジスタにおいて、特に
ｎチャネルＭＯＳトランジスタのしきい値電圧が上述の
ようにゲート電極の多結晶シリコン中への不純物のドー
ピング量を制御することによって所望の０．５〜０．７
Ｖレベルに制御され、良好な動作が得られる。
した薄膜ＳＯＴ／ＭＯ３Ｉ−ランジスタにおいて、特に
ｎチャネルＭＯＳトランジスタのしきい値電圧が上述の
ようにゲート電極の多結晶シリコン中への不純物のドー
ピング量を制御することによって所望の０．５〜０．７
Ｖレベルに制御され、良好な動作が得られる。
以下、この発明の一実施例を図について説明する。
第１図は本発明の一実施例による半導体装置の製造方法
を示し、以下本製造方法を図について説明する。
を示し、以下本製造方法を図について説明する。
第１図（ａ）において、１はシリコン基板、６はＳｉＯ
□層であり、厚みは１μｍである。２は厚さ５００人〜
１ｓｏｏ人に制御された単結晶シリコン層である。単結
晶シリコン層２は例えば多結晶シリコン層をレーザや電
子ビームで溶融再結晶化させ、その後エツチングにより
、あるいは酸化を行なった後、酸化膜を除去する方法に
より薄膜化して得るようにしてもよいし、また５ｉＯｚ
層６上にシリコン基板をはりつけた後これを薄くなるま
で研磨して得るようにしてもよい。またＳｉＯ□層６の
厚みが０．５μｍ程度の場合には酸素を高濃度にイオン
注入してアニールを行うＳＩＭＯＸ（Ｓｅｐａｒａｔｉ
ｏｎ ｂｙ Ｉｍｐｌａｎｔｅｄ Ｏｘｙｇｅｎ）法を
使用することもできる。そしてシリコン旧２にはボロン
をＩ Ｘ Ｉ Ｏ”／ｃｌドーピングしてＰ型としてお
く。
□層であり、厚みは１μｍである。２は厚さ５００人〜
１ｓｏｏ人に制御された単結晶シリコン層である。単結
晶シリコン層２は例えば多結晶シリコン層をレーザや電
子ビームで溶融再結晶化させ、その後エツチングにより
、あるいは酸化を行なった後、酸化膜を除去する方法に
より薄膜化して得るようにしてもよいし、また５ｉＯｚ
層６上にシリコン基板をはりつけた後これを薄くなるま
で研磨して得るようにしてもよい。またＳｉＯ□層６の
厚みが０．５μｍ程度の場合には酸素を高濃度にイオン
注入してアニールを行うＳＩＭＯＸ（Ｓｅｐａｒａｔｉ
ｏｎ ｂｙ Ｉｍｐｌａｎｔｅｄ Ｏｘｙｇｅｎ）法を
使用することもできる。そしてシリコン旧２にはボロン
をＩ Ｘ Ｉ Ｏ”／ｃｌドーピングしてＰ型としてお
く。
次に第１図（ｂ）に示すように、この表面にＣＶＤ法で
厚さｔｏｘ＝１２０人のゲート酸化膜４を形成し、さら
に多結晶シリコン層３を形成する。この厚みは３５００
人である。
厚さｔｏｘ＝１２０人のゲート酸化膜４を形成し、さら
に多結晶シリコン層３を形成する。この厚みは３５００
人である。
次に第１図（Ｃ）に示すように、Ｐ型を与える不純物で
あるボロンを３０ＫｅＶでイオン注入し、９５０℃、３
０分のアニールを行って不純物を多結晶シリコン層３内
で拡散させ、−様にドーピングされた多結晶シリコン層
３を得る。さらにゲート電極の形成のためにパターニン
グを行い、ソース、ドレインの形成にｎ型を与える不純
物である砒素のイオン注入を行う。
あるボロンを３０ＫｅＶでイオン注入し、９５０℃、３
０分のアニールを行って不純物を多結晶シリコン層３内
で拡散させ、−様にドーピングされた多結晶シリコン層
３を得る。さらにゲート電極の形成のためにパターニン
グを行い、ソース、ドレインの形成にｎ型を与える不純
物である砒素のイオン注入を行う。
次いで、第１図（ｄ）に示すようにゲート電極壁面にＣ
ＶＤ−３ｉＯ□によるスペーサ４を設けてＳｉ層上に’
ｌ’ｉ３ｉ （チタンシリサイド）層７を形成し、シ
リサイド化する。次いで第１図（ｅ）に示すように、層
間絶縁膜９の形成、コンタクトの形成、配線８の形成を
経て、Ｓｏ Ｉ／ＭＯ３）ランジスタを完成する。
ＶＤ−３ｉＯ□によるスペーサ４を設けてＳｉ層上に’
ｌ’ｉ３ｉ （チタンシリサイド）層７を形成し、シ
リサイド化する。次いで第１図（ｅ）に示すように、層
間絶縁膜９の形成、コンタクトの形成、配線８の形成を
経て、Ｓｏ Ｉ／ＭＯ３）ランジスタを完成する。
本実施例のトランジスタのしきい値電圧とボロン注入に
よるキャリア濃度との関係を第２図に示す。この第２図
を見れば、ゲート電極へのドーピング量の制御によって
しきい値電圧の制御を行うことができ、しかも所望の０
．５〜０．７Ｖにすることができることがわかる。なお
このしきい値電圧の変化は、ゲート酸化膜とシリコン層
表面の仕事関数差の変化によるものである。また以上の
説明では多結晶シリコン層３内にＰ型を与える不純物で
あるボロンを注入するものとしたが、非常に低いしきい
値を得る場合にはｎ型を与える不純物を注入する場合も
ある。
よるキャリア濃度との関係を第２図に示す。この第２図
を見れば、ゲート電極へのドーピング量の制御によって
しきい値電圧の制御を行うことができ、しかも所望の０
．５〜０．７Ｖにすることができることがわかる。なお
このしきい値電圧の変化は、ゲート酸化膜とシリコン層
表面の仕事関数差の変化によるものである。また以上の
説明では多結晶シリコン層３内にＰ型を与える不純物で
あるボロンを注入するものとしたが、非常に低いしきい
値を得る場合にはｎ型を与える不純物を注入する場合も
ある。
なお上記実施例ではｎチャネルＭＯ３）ランジスタの場
合についてのみ示したが、本発明はＰチャンネルＭＯ３
）ランジスタについても同様に適用できることは言うま
でもなく、この場合多結晶シリコンに導入する不純物は
ｎ型を与えるリン又は砒素とすればよい。またこの場合
、多結晶シリコンへの不純物ドーピング量が少なくなり
、抵抗の増大が生ずることが心配されるが、これはゲー
ト電極の上面をシリサイド化することなどにより対処す
れば、問題のない低抵抗が得られるものである。
合についてのみ示したが、本発明はＰチャンネルＭＯ３
）ランジスタについても同様に適用できることは言うま
でもなく、この場合多結晶シリコンに導入する不純物は
ｎ型を与えるリン又は砒素とすればよい。またこの場合
、多結晶シリコンへの不純物ドーピング量が少なくなり
、抵抗の増大が生ずることが心配されるが、これはゲー
ト電極の上面をシリサイド化することなどにより対処す
れば、問題のない低抵抗が得られるものである。
また、上記実施例では、単結晶シリコン膜２をＰ型にす
る工程は該膜上にシリコン酸化膜４を形成する前に行っ
たが、これはゲート酸化膜形成後に行ってもよく、ソー
ス、ドレインの形成後に行うことも可能である。
る工程は該膜上にシリコン酸化膜４を形成する前に行っ
たが、これはゲート酸化膜形成後に行ってもよく、ソー
ス、ドレインの形成後に行うことも可能である。
以上のように、この発明によれば、薄膜Ｓｏｌ／ＭＯ３
）ランジスタ等の半導体装置の製造方法において、ゲー
ト電極の多結晶シリコン中への不純物のドーピング量を
制御することによって仕事関数差を変化させ、しきい値
電圧を制御するようにしたので、所望のしきい値電圧を
有するＳＯＩ／ＭＯ５）ランジスタを得ることができる
効果がある。
）ランジスタ等の半導体装置の製造方法において、ゲー
ト電極の多結晶シリコン中への不純物のドーピング量を
制御することによって仕事関数差を変化させ、しきい値
電圧を制御するようにしたので、所望のしきい値電圧を
有するＳＯＩ／ＭＯ５）ランジスタを得ることができる
効果がある。
第１図は本発明の一実施例による半導体装置の製造方法
を示す図、第２図は上記実施例のしきい値電圧の変化量
の計算結果を示す図、第３図は従来の基板シリコンのＭ
ＯＳトランジスタを示す断面図、第４図は従来のＳＯ１
／ＭＯＳトランジスタを示す断面図、第５図はこの発明
を適用しようとする従来の薄膜ＳＯＩ／ＭＯ３）ランジ
スタを示す断面図である。 ６は絶縁層、２は単結晶シリコン膜、４はゲート酸化膜
、３は多結晶シリコン膜、５はソース、ドレイン、７は
シリサイド層、８はアルミ層、９は眉間絶縁層である。 なお図中同一符号は同−又は相当部分を示す。 第１図 ／２ 第１図 １：８ 〉 −ノ 第３図 ６騰、＃ （Ｓｉ０２ ）
を示す図、第２図は上記実施例のしきい値電圧の変化量
の計算結果を示す図、第３図は従来の基板シリコンのＭ
ＯＳトランジスタを示す断面図、第４図は従来のＳＯ１
／ＭＯＳトランジスタを示す断面図、第５図はこの発明
を適用しようとする従来の薄膜ＳＯＩ／ＭＯ３）ランジ
スタを示す断面図である。 ６は絶縁層、２は単結晶シリコン膜、４はゲート酸化膜
、３は多結晶シリコン膜、５はソース、ドレイン、７は
シリサイド層、８はアルミ層、９は眉間絶縁層である。 なお図中同一符号は同−又は相当部分を示す。 第１図 ／２ 第１図 １：８ 〉 −ノ 第３図 ６騰、＃ （Ｓｉ０２ ）
Claims (1)
- （１）絶縁層上に形成した薄いシリコン単結晶膜に第１
導電型を与える不純物を導入して第１の導電型にする工
程と、 上記シリコン単結晶膜上に薄いゲート酸化膜を形成する
工程と、 このゲート酸化膜上に多結晶シリコン層を形成する工程
と、 この多結晶シリコン層に第１または第２の導電型を与え
る不純物を導入し、その量によってしきい値電圧を決定
せしめる工程と、 上記多結晶シリコン層をパターニングしてゲート電極を
得る工程と、 上記シリコン単結晶膜に第２または第１の導電型を与え
る不純物を導入してソース、ドレインを形成する工程と
を含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63115549A JPH0824189B2 (ja) | 1988-05-12 | 1988-05-12 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63115549A JPH0824189B2 (ja) | 1988-05-12 | 1988-05-12 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01286366A true JPH01286366A (ja) | 1989-11-17 |
| JPH0824189B2 JPH0824189B2 (ja) | 1996-03-06 |
Family
ID=14665290
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63115549A Expired - Lifetime JPH0824189B2 (ja) | 1988-05-12 | 1988-05-12 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0824189B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0664566A1 (en) * | 1994-01-19 | 1995-07-26 | Sony Corporation | MOS transistor and method for making the same |
| EP0766293A2 (fr) * | 1995-09-28 | 1997-04-02 | STMicroelectronics S.A. | Procédé de modification du dopage d'une couche de silicium |
| KR100224664B1 (ko) * | 1996-11-20 | 1999-10-15 | 윤종용 | 실리콘-온-인슐레이터 트랜지스터 및 그 제조방법 |
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Citations (4)
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1988
- 1988-05-12 JP JP63115549A patent/JPH0824189B2/ja not_active Expired - Lifetime
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| JPH0824189B2 (ja) | 1996-03-06 |
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