JP3218511B2 - Ｓｏｉ構造半導体装置の製造方法 - Google Patents
Ｓｏｉ構造半導体装置の製造方法Info
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- JP3218511B2 JP3218511B2 JP03784491A JP3784491A JP3218511B2 JP 3218511 B2 JP3218511 B2 JP 3218511B2 JP 03784491 A JP03784491 A JP 03784491A JP 3784491 A JP3784491 A JP 3784491A JP 3218511 B2 JP3218511 B2 JP 3218511B2
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Description
【０００１】
【産業上の利用分野】本発明は、ＳＯＩ（ｓｉｌｉｃｏ
ｎ ｏｎ ｉｎｓｕｌａｔｏｒ）構造基板の薄いシリコ
ン（Ｓｉ）層にＭＯＳＦＥＴ（ｍｅｔａｌ ｏｘｉｄｅ
ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｆｉｅｌｄ ｅｆｆｅ
ｃｔ ｔｒａｎｓｉｓｔｏｒ）を作り込んだＳＯＩ構造
半導体装置の製造方法に関する。
ｎ ｏｎ ｉｎｓｕｌａｔｏｒ）構造基板の薄いシリコ
ン（Ｓｉ）層にＭＯＳＦＥＴ（ｍｅｔａｌ ｏｘｉｄｅ
ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｆｉｅｌｄ ｅｆｆｅ
ｃｔ ｔｒａｎｓｉｓｔｏｒ）を作り込んだＳＯＩ構造
半導体装置の製造方法に関する。
【０００２】一般に、ＳＯＩ構造基板を用いた半導体素
子は、動作速度、集積度、耐放射線性に於いて、通常の
バルク基板を用いた半導体素子よりも優れている為、そ
の実用化に向けて多くの努力が注がれているのである
が、例えば、バック・チャネルの問題など、解決すべき
問題が残されている。
子は、動作速度、集積度、耐放射線性に於いて、通常の
バルク基板を用いた半導体素子よりも優れている為、そ
の実用化に向けて多くの努力が注がれているのである
が、例えば、バック・チャネルの問題など、解決すべき
問題が残されている。
【０００３】
【従来の技術】通常、ＳＯＩ構造基板を用いた場合、半
導体素子の動作速度が向上することができるのは、支持
側Ｓｉ基板と二酸化シリコン（ＳｉＯ2 ）からなる絶縁
膜を介して貼り合わせられて半導体素子を作り込むべき
Ｓｉ層が薄膜化されていることが大きな理由となってい
る。ところが、そのＳｉ層を薄膜化すると、表面側に現
れるフロント・チャネルと呼ばれる正規のチャネルの他
に背面側の絶縁膜との界面にもチャネルが現れ、所謂、
バック・チャネルとして影響を及ぼすようになってしま
う。このバック・チャネルは、ＭＯＳＦＥＴのしきい値
電圧を変化させることから、そのバック・チャネルのし
きい値を制御して、ＭＯＳＦＥＴの動作に悪影響を及ぼ
さないようにすることが必要である。
導体素子の動作速度が向上することができるのは、支持
側Ｓｉ基板と二酸化シリコン（ＳｉＯ2 ）からなる絶縁
膜を介して貼り合わせられて半導体素子を作り込むべき
Ｓｉ層が薄膜化されていることが大きな理由となってい
る。ところが、そのＳｉ層を薄膜化すると、表面側に現
れるフロント・チャネルと呼ばれる正規のチャネルの他
に背面側の絶縁膜との界面にもチャネルが現れ、所謂、
バック・チャネルとして影響を及ぼすようになってしま
う。このバック・チャネルは、ＭＯＳＦＥＴのしきい値
電圧を変化させることから、そのバック・チャネルのし
きい値を制御して、ＭＯＳＦＥＴの動作に悪影響を及ぼ
さないようにすることが必要である。
【０００４】従来のＳＯＩ構造基板を用いたＭＯＳＦＥ
Ｔでは、支持側Ｓｉ基板にバック・バイアス電圧を印加
し、Ｓｉ層に作り込んだＭＯＳＦＥＴのバック・チャネ
ルを制御するようにしている。
Ｔでは、支持側Ｓｉ基板にバック・バイアス電圧を印加
し、Ｓｉ層に作り込んだＭＯＳＦＥＴのバック・チャネ
ルを制御するようにしている。
【０００５】
【発明が解決しようとする課題】前記したように、支持
側Ｓｉ基板にバック・バイアス電圧を印加してバック・
チャネルの影響を低減させる場合、ｎチャネル・トラン
ジスタには負のバック・バイアス電圧を、また、ｐチャ
ネル・トランジスタには正のバック・バイアス電圧をそ
れぞれ印加することが必要である。従って、例えば、Ｃ
ＭＯＳ（ｃｏｍｐｌｅｍｅｎｔａｒｙ ｍｅｔａｌ ｏ
ｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタ
では、ｐチャネル・トランジスタ並びにｎチャネル・ト
ランジスタにそれぞれ異なる電圧を印加することが必要
となるのであるが、ＳＯＩ構造基板を用いたＣＭＯＳト
ランジスタでは、支持側Ｓｉ基板が共通であるから、バ
ック・バイアス電圧を印加することでｐチャネル・トラ
ンジスタとｎチャネル・トランジスタのしきい値を制御
することは困難である。
側Ｓｉ基板にバック・バイアス電圧を印加してバック・
チャネルの影響を低減させる場合、ｎチャネル・トラン
ジスタには負のバック・バイアス電圧を、また、ｐチャ
ネル・トランジスタには正のバック・バイアス電圧をそ
れぞれ印加することが必要である。従って、例えば、Ｃ
ＭＯＳ（ｃｏｍｐｌｅｍｅｎｔａｒｙ ｍｅｔａｌ ｏ
ｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタ
では、ｐチャネル・トランジスタ並びにｎチャネル・ト
ランジスタにそれぞれ異なる電圧を印加することが必要
となるのであるが、ＳＯＩ構造基板を用いたＣＭＯＳト
ランジスタでは、支持側Ｓｉ基板が共通であるから、バ
ック・バイアス電圧を印加することでｐチャネル・トラ
ンジスタとｎチャネル・トランジスタのしきい値を制御
することは困難である。
【０００６】本発明は、バック・チャネルのしきい値を
選択的に且つ容易に制御できるようにし、例えば、ＣＭ
ＯＳトランジスタに於けるｐチャネル・トランジスタ或
いはｎチャネル・トランジスタのそれぞれに好適なバッ
ク・チャネル制御を施すことを可能にしようとする。
選択的に且つ容易に制御できるようにし、例えば、ＣＭ
ＯＳトランジスタに於けるｐチャネル・トランジスタ或
いはｎチャネル・トランジスタのそれぞれに好適なバッ
ク・チャネル制御を施すことを可能にしようとする。
【０００７】
【課題を解決するための手段】図１は本発明の原理を説
明する為のＳＯＩ構造基板を用いたＭＯＳＦＥＴの要部
切断側面図を表している。図に於いて、１は支持側Ｓｉ
基板、２は薄膜化されたＳｉ層、３は二酸化シリコン
（ＳｉＯ2 ）からなる絶縁膜、４はＳｉＯ2 からなるゲ
ート絶縁膜、５はチャネル領域、６は不純物導入領域、
７はソース領域、８はドレイン領域、９は多結晶Ｓｉか
らなるゲート電極、１０はＳｉＯ2 からなる素子間分離
領域をそれぞれ示している。
明する為のＳＯＩ構造基板を用いたＭＯＳＦＥＴの要部
切断側面図を表している。図に於いて、１は支持側Ｓｉ
基板、２は薄膜化されたＳｉ層、３は二酸化シリコン
（ＳｉＯ2 ）からなる絶縁膜、４はＳｉＯ2 からなるゲ
ート絶縁膜、５はチャネル領域、６は不純物導入領域、
７はソース領域、８はドレイン領域、９は多結晶Ｓｉか
らなるゲート電極、１０はＳｉＯ2 からなる素子間分離
領域をそれぞれ示している。
【０００８】このＭＯＳＦＥＴでは、不純物導入領域６
がｎ型であれば、バック・チャネルもｎ型化する傾向と
なり、また、不純物導入領域６がｐ型であれば、バック
・チャネルもｐ型化する傾向となる。従って、この現象
を利用すれば、フロント・チャネルのしきい値に比較し
てバック・チャネルのそれは大きくすることができ、Ｍ
ＯＳＦＥＴとしてのしきい値はフロント・チャネルのし
きい値で支配されるようになる。
がｎ型であれば、バック・チャネルもｎ型化する傾向と
なり、また、不純物導入領域６がｐ型であれば、バック
・チャネルもｐ型化する傾向となる。従って、この現象
を利用すれば、フロント・チャネルのしきい値に比較し
てバック・チャネルのそれは大きくすることができ、Ｍ
ＯＳＦＥＴとしてのしきい値はフロント・チャネルのし
きい値で支配されるようになる。
【０００９】このようなことから、本発明に依るＳＯＩ
構造半導体装置の製造方法に於いては、 （１）支持側シリコン基板（例えば支持側Ｓｉ基板１）
の表面に絶縁膜（例えばＳｉＯ2 からなる絶縁膜３）及
びＭＯＳＦＥＴを作り込む為の活性層であるシリコン層
（例えば薄膜化されたＳｉ層２）が積層形成されたＳＯ
Ｉ構造基板を形成する工程と、前記シリコン層及び前記
絶縁膜を貫通して第一導電型の不純物イオンを注入して
前記支持側シリコン基板と前記絶縁膜との界面にバック
・チャネルを制御する為の前記第一導電型の不純物導入
領域（例えば不純物導入領域６）を形成する工程と、前
記不純物導入領域に前記絶縁膜を介して対向する前記シ
リコン層に前記第一導電型のチャネル領域をもつＭＯＳ
ＦＥＴを形成する工程とが含まれてなるか、又は、 （２）前記（１）に於いて、前記不純物導入領域を形成
する前記不純物イオンの注入は前記不純物導入領域と前
記絶縁膜を介して対向する前記シリコン層に対するチャ
ネル・ドーズを兼ねて実施されることを特徴とするか、
又は、 （３）前記（１）或いは（２）に於いて、前記不純物導
入領域を形成する前記不純物イオンの注入は導電型が異
なる不純物イオンを用いて前記ＳＯＩ構造基板の所定領
域に対し選択的に実施され前記支持側シリコン基板と前
記絶縁膜との界面に導電型が異なる不純物導入領域が選
択的に形成されることを特徴とするか、又は、 （４）前記（１）或いは（２）に於いて、前記不純物導
入領域を形成する前記不純物イオンの注入はドーズ量が
異なる不純物イオンを用いて前記ＳＯＩ構造基板の所定
領域に対し選択的に実施され前記支持側シリコン基板と
前記絶縁膜との界面に不純物濃度が異なる不純物導入領
域が選択的に形成されることを特徴とすることを特徴と
する。
構造半導体装置の製造方法に於いては、 （１）支持側シリコン基板（例えば支持側Ｓｉ基板１）
の表面に絶縁膜（例えばＳｉＯ2 からなる絶縁膜３）及
びＭＯＳＦＥＴを作り込む為の活性層であるシリコン層
（例えば薄膜化されたＳｉ層２）が積層形成されたＳＯ
Ｉ構造基板を形成する工程と、前記シリコン層及び前記
絶縁膜を貫通して第一導電型の不純物イオンを注入して
前記支持側シリコン基板と前記絶縁膜との界面にバック
・チャネルを制御する為の前記第一導電型の不純物導入
領域（例えば不純物導入領域６）を形成する工程と、前
記不純物導入領域に前記絶縁膜を介して対向する前記シ
リコン層に前記第一導電型のチャネル領域をもつＭＯＳ
ＦＥＴを形成する工程とが含まれてなるか、又は、 （２）前記（１）に於いて、前記不純物導入領域を形成
する前記不純物イオンの注入は前記不純物導入領域と前
記絶縁膜を介して対向する前記シリコン層に対するチャ
ネル・ドーズを兼ねて実施されることを特徴とするか、
又は、 （３）前記（１）或いは（２）に於いて、前記不純物導
入領域を形成する前記不純物イオンの注入は導電型が異
なる不純物イオンを用いて前記ＳＯＩ構造基板の所定領
域に対し選択的に実施され前記支持側シリコン基板と前
記絶縁膜との界面に導電型が異なる不純物導入領域が選
択的に形成されることを特徴とするか、又は、 （４）前記（１）或いは（２）に於いて、前記不純物導
入領域を形成する前記不純物イオンの注入はドーズ量が
異なる不純物イオンを用いて前記ＳＯＩ構造基板の所定
領域に対し選択的に実施され前記支持側シリコン基板と
前記絶縁膜との界面に不純物濃度が異なる不純物導入領
域が選択的に形成されることを特徴とすることを特徴と
する。
【００１０】
【作用】本発明では、前記したように、活性層であるＳ
ｉ層２、及び、その下地である絶縁膜３を貫通して支持
側Ｓｉ基板１の表面にも不純物イオンを注入し、不純物
導入領域６を形成するようにしている。通常、ゲート電
極９を構成している多結晶Ｓｉにはチャネル領域５と異
なる導電型の不純物が導入される為、ゲート絶縁膜４の
膜厚と下地である絶縁膜３の膜厚とが等しく、且つ、チ
ャネル領域５に於ける不純物濃度が均一であれば、バッ
ク・チャネルのしきい値はフロント・チャネルのそれに
比較して大きくなる。この為、ＭＯＳＦＥＴとしてのし
きい値はフロント・チャネルのしきい値が支配的となっ
て、バック・チャネルの影響を抑制することができるの
であり、そして、このような作用は、不純物導入領域６
の導電型さえ適切に選択すれば、ｐチャネル・トランジ
スタに於いてもｎチャネル・トランジスタに於いても同
等であることから、ＳＯＩ構造基板にＣＭＯＳトランジ
スタを組み込むには、特に、有効であり、また、ＣＭＯ
Ｓトランジスタに限らず、半導体素子に応じて印加電圧
を変える必要がある半導体装置を製造する際に適用して
好結果が得られる。
ｉ層２、及び、その下地である絶縁膜３を貫通して支持
側Ｓｉ基板１の表面にも不純物イオンを注入し、不純物
導入領域６を形成するようにしている。通常、ゲート電
極９を構成している多結晶Ｓｉにはチャネル領域５と異
なる導電型の不純物が導入される為、ゲート絶縁膜４の
膜厚と下地である絶縁膜３の膜厚とが等しく、且つ、チ
ャネル領域５に於ける不純物濃度が均一であれば、バッ
ク・チャネルのしきい値はフロント・チャネルのそれに
比較して大きくなる。この為、ＭＯＳＦＥＴとしてのし
きい値はフロント・チャネルのしきい値が支配的となっ
て、バック・チャネルの影響を抑制することができるの
であり、そして、このような作用は、不純物導入領域６
の導電型さえ適切に選択すれば、ｐチャネル・トランジ
スタに於いてもｎチャネル・トランジスタに於いても同
等であることから、ＳＯＩ構造基板にＣＭＯＳトランジ
スタを組み込むには、特に、有効であり、また、ＣＭＯ
Ｓトランジスタに限らず、半導体素子に応じて印加電圧
を変える必要がある半導体装置を製造する際に適用して
好結果が得られる。
【００１１】
【実施例】図２及び図３は本発明一実施例を解説する為
の工程要所に於けるＭＯＳＦＥＴの要部切断側面図であ
り、以下、これ等の図を参照しつつ説明する。尚、図１
に於いて用いた記号と同記号は同部分を表すか或いは同
じ意味を持つものとする。
の工程要所に於けるＭＯＳＦＥＴの要部切断側面図であ
り、以下、これ等の図を参照しつつ説明する。尚、図１
に於いて用いた記号と同記号は同部分を表すか或いは同
じ意味を持つものとする。
【００１２】図２参照 ２−（１）通常の技法を適用して作成されたＳＯＩ構造
のウエハを用意する。その主要なデータを例示すると次
の通りである。 活性層であるＳｉ層２の厚さ：１００〔ｎｍ〕 下地である絶縁膜３の厚さ：１５〔ｎｍ〕 ２−（２）イオン注入法を適用することに依ってＳｉ層
２にチャネル・ドーズを行うのであるが、この工程は、
本発明に於いて特徴的なところである。即ち、例えば、
ｎチャネルＭＯＳＦＥＴの場合には、硼素（Ｂ）イオン
を注入するのであるが、その際、ドーズ量は１０12〔cm
-2〕程度、加速電圧は５０〔ｋｅＶ〕程度とし、チャネ
ル領域５及び下地の絶縁膜３を貫通させて支持側Ｓｉ基
板１の表面にも硼素の注入を行うものである。この工程
を経ることに依って、支持側Ｓｉ基板１の表面には１０
16〔cm-3〕〜１０17〔cm-3〕の硼素が注入されて不純物
導入領域６が形成され、バック・チャネルのしきい値は
フロント・チャネルのしきい値に比較して大きくするこ
とができる。尚、本工程は後に説明する工程３−（１）
で形成する耐酸化性マスクを除去した段階で実施するこ
とができ、また、不純物活性化の熱処理は他の不純物領
域の活性化と兼ねて行えば良い。
のウエハを用意する。その主要なデータを例示すると次
の通りである。 活性層であるＳｉ層２の厚さ：１００〔ｎｍ〕 下地である絶縁膜３の厚さ：１５〔ｎｍ〕 ２−（２）イオン注入法を適用することに依ってＳｉ層
２にチャネル・ドーズを行うのであるが、この工程は、
本発明に於いて特徴的なところである。即ち、例えば、
ｎチャネルＭＯＳＦＥＴの場合には、硼素（Ｂ）イオン
を注入するのであるが、その際、ドーズ量は１０12〔cm
-2〕程度、加速電圧は５０〔ｋｅＶ〕程度とし、チャネ
ル領域５及び下地の絶縁膜３を貫通させて支持側Ｓｉ基
板１の表面にも硼素の注入を行うものである。この工程
を経ることに依って、支持側Ｓｉ基板１の表面には１０
16〔cm-3〕〜１０17〔cm-3〕の硼素が注入されて不純物
導入領域６が形成され、バック・チャネルのしきい値は
フロント・チャネルのしきい値に比較して大きくするこ
とができる。尚、本工程は後に説明する工程３−（１）
で形成する耐酸化性マスクを除去した段階で実施するこ
とができ、また、不純物活性化の熱処理は他の不純物領
域の活性化と兼ねて行えば良い。
【００１３】図３参照 ３−（１）例えば、窒化シリコン（Ｓｉ3 Ｎ4 ）からな
る耐酸化性マスクを用いる選択的熱酸化（例えばｌｏｃ
ａｌ ｏｘｉｄａｔｉｏｎｏｆ ｓｉｌｉｃｏｎ：ＬＯ
ＣＯＳ）法を適用することに依り、ＳｉＯ2 からなる素
子間分離領域１０を形成する。 ３−（２）前記耐酸化性マスクを除去してから、熱酸化
法を適用することに依り、厚さ例えば１５〔ｎｍ〕のＳ
ｉＯ2 からなるゲート絶縁膜４を形成する。 ３−（３）化学気相堆積（ｃｈｅｍｉｃａｌ ｖａｐｏ
ｒ ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）法を適用すること
に依り、厚さ例えば３００〔ｎｍ〕の多結晶Ｓｉ膜を形
成する。 ３−（４）通常のフォト・リソグラフィ技術を適用する
ことに依り、前記多結晶Ｓｉ膜のパターニングを行って
ゲート電極９を形成する。 ３−（５）イオン注入法を適用することに依り、ゲート
電極９及び素子間分離領域１０をマスクとして砒素イオ
ンの打ち込みを行ってソース領域７及びドレイン領域８
を形成する。 ３−（６）この後、通常の技法を適用し、絶縁膜の形
成、電極コンタクト窓の形成、ソース電極及びドレイン
電極やその他の配線などを形成して完成する。
る耐酸化性マスクを用いる選択的熱酸化（例えばｌｏｃ
ａｌ ｏｘｉｄａｔｉｏｎｏｆ ｓｉｌｉｃｏｎ：ＬＯ
ＣＯＳ）法を適用することに依り、ＳｉＯ2 からなる素
子間分離領域１０を形成する。 ３−（２）前記耐酸化性マスクを除去してから、熱酸化
法を適用することに依り、厚さ例えば１５〔ｎｍ〕のＳ
ｉＯ2 からなるゲート絶縁膜４を形成する。 ３−（３）化学気相堆積（ｃｈｅｍｉｃａｌ ｖａｐｏ
ｒ ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）法を適用すること
に依り、厚さ例えば３００〔ｎｍ〕の多結晶Ｓｉ膜を形
成する。 ３−（４）通常のフォト・リソグラフィ技術を適用する
ことに依り、前記多結晶Ｓｉ膜のパターニングを行って
ゲート電極９を形成する。 ３−（５）イオン注入法を適用することに依り、ゲート
電極９及び素子間分離領域１０をマスクとして砒素イオ
ンの打ち込みを行ってソース領域７及びドレイン領域８
を形成する。 ３−（６）この後、通常の技法を適用し、絶縁膜の形
成、電極コンタクト窓の形成、ソース電極及びドレイン
電極やその他の配線などを形成して完成する。
【００１４】図４は前記工程２−（２）に於いて説明し
たように不純物イオンの注入を行った場合の不純物濃度
プロファイルを表す線図であり、横軸には距離〔μｍ〕
を、縦軸には不純物濃度〔cm-3〕をそれぞれ採ってあ
る。尚、縦軸はｌｏｇ目盛りであり、また、図１に於い
て用いた記号と同記号は同部分を表すか或いは同じ意味
を持つものとする。図から明らかなように、支持側Ｓｉ
基板１の表面には、約１×１０16〔cm-3〕〜１×１０17
〔cm-3〕程度の硼素が導入されていることが看取され
る。
たように不純物イオンの注入を行った場合の不純物濃度
プロファイルを表す線図であり、横軸には距離〔μｍ〕
を、縦軸には不純物濃度〔cm-3〕をそれぞれ採ってあ
る。尚、縦軸はｌｏｇ目盛りであり、また、図１に於い
て用いた記号と同記号は同部分を表すか或いは同じ意味
を持つものとする。図から明らかなように、支持側Ｓｉ
基板１の表面には、約１×１０16〔cm-3〕〜１×１０17
〔cm-3〕程度の硼素が導入されていることが看取され
る。
【００１５】前記実施例は、ｎチャネルＭＯＳＦＥＴを
製造する場合について説明したが、ｐチャネルＭＯＳＦ
ＥＴを製造するのであれば、前記工程２−（２）に於い
て、硼素イオンの注入に替えて砒素イオン或いは燐イオ
ンの注入を行い、且つ、前記工程３−（５）に於いて、
砒素イオンの注入に替えて硼素イオンの注入を行えば良
く、また、ＣＭＯＳトランジスタを製造するのであれ
ば、ｎチャネル・トランジスタ及びｐチャネル・トラン
ジスタの形成予定部分にそれぞれ必要とされる導電型の
不純物導入領域６を形成し、且つ、反対導電型のソース
領域及びドレイン領域を形成することで得られる。
製造する場合について説明したが、ｐチャネルＭＯＳＦ
ＥＴを製造するのであれば、前記工程２−（２）に於い
て、硼素イオンの注入に替えて砒素イオン或いは燐イオ
ンの注入を行い、且つ、前記工程３−（５）に於いて、
砒素イオンの注入に替えて硼素イオンの注入を行えば良
く、また、ＣＭＯＳトランジスタを製造するのであれ
ば、ｎチャネル・トランジスタ及びｐチャネル・トラン
ジスタの形成予定部分にそれぞれ必要とされる導電型の
不純物導入領域６を形成し、且つ、反対導電型のソース
領域及びドレイン領域を形成することで得られる。
【００１６】また、この他の改変としては、不純物導入
領域６として導電型は全て同じで不純物濃度が選択的に
異なるものにすることも可能である。
領域６として導電型は全て同じで不純物濃度が選択的に
異なるものにすることも可能である。
【００１７】
【発明の効果】本発明に依るＳＯＩ構造半導体装置の製
造方法に於いては、薄膜化されたシリコン層とその背面
に在る絶縁膜とを貫通して支持側シリコン基板の表面に
バック・チャネルを制御する為の不純物導入領域を形成
する工程と、前記薄膜化されたシリコン層にＭＯＳＦＥ
Ｔを形成する工程とが含まれている。
造方法に於いては、薄膜化されたシリコン層とその背面
に在る絶縁膜とを貫通して支持側シリコン基板の表面に
バック・チャネルを制御する為の不純物導入領域を形成
する工程と、前記薄膜化されたシリコン層にＭＯＳＦＥ
Ｔを形成する工程とが含まれている。
【００１８】前記構成を採ることに依って、ゲート絶縁
膜の膜厚と貼り合わせ界面に於ける絶縁膜の膜厚とが等
しく、且つ、チャネル領域に於ける不純物濃度が均一で
あれば、バック・チャネルのしきい値はフロント・チャ
ネルのそれに比較して大きくなり、この為、ＭＯＳＦＥ
Ｔとしてのしきい値はフロント・チャネルのしきい値が
支配的となって、バック・チャネルの影響を抑制するこ
とができる。
膜の膜厚と貼り合わせ界面に於ける絶縁膜の膜厚とが等
しく、且つ、チャネル領域に於ける不純物濃度が均一で
あれば、バック・チャネルのしきい値はフロント・チャ
ネルのそれに比較して大きくなり、この為、ＭＯＳＦＥ
Ｔとしてのしきい値はフロント・チャネルのしきい値が
支配的となって、バック・チャネルの影響を抑制するこ
とができる。
【００１９】また、このような作用は、不純物導入領域
の導電型さえ適切に選択すれば、ｐチャネル・トランジ
スタに於いてもｎチャネル・トランジスタに於いても同
等であることから、ＳＯＩ構造基板にＣＭＯＳトランジ
スタを組み込む場合は特に有効である。
の導電型さえ適切に選択すれば、ｐチャネル・トランジ
スタに於いてもｎチャネル・トランジスタに於いても同
等であることから、ＳＯＩ構造基板にＣＭＯＳトランジ
スタを組み込む場合は特に有効である。
【００２０】更にまた、ＣＭＯＳトランジスタに限ら
ず、半導体素子に応じて印加電圧を変える必要がある半
導体装置を製造する際に適用して好結果が得られる。
ず、半導体素子に応じて印加電圧を変える必要がある半
導体装置を製造する際に適用して好結果が得られる。
【図１】本発明の原理を説明する為のＳＯＩ構造基板を
用いたＭＯＳＦＥＴの要部切断側面図である。
用いたＭＯＳＦＥＴの要部切断側面図である。
【図２】本発明一実施例を解説する為の工程要所に於け
るＭＯＳＦＥＴの要部切断側面図である。
るＭＯＳＦＥＴの要部切断側面図である。
【図３】本発明一実施例を解説する為の工程要所に於け
るＭＯＳＦＥＴの要部切断側面図である。
るＭＯＳＦＥＴの要部切断側面図である。
【図４】工程２−（２）に於いて説明したように不純物
イオンの注入を行った場合の不純物濃度プロファイルを
表す線図である。
イオンの注入を行った場合の不純物濃度プロファイルを
表す線図である。
１ 支持側Ｓｉ基板、２ 薄膜化されたＳｉ層 ３ 二酸化シリコン（ＳｉＯ2 ）からなる絶縁膜 ４ ＳｉＯ2 からなるゲート絶縁膜 ５ チャネル領域 ６ 不純物導入領域 ７ ソース領域 ８ ドレイン領域 ９ 多結晶Ｓｉからなるゲート電極 １０ ＳｉＯ2 からなる素子間分離領域
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/786 H01L 21/336
Claims (4)
- 【請求項１】支持側シリコン基板の表面に絶縁膜及びＭ
ＯＳＦＥＴを作り込む為の活性層であるシリコン層が積
層形成されたＳＯＩ構造基板を形成する工程と、 前記シリコン層及び前記絶縁膜を貫通して第一導電型の
不純物イオンを注入して前記支持側シリコン基板と前記
絶縁膜との界面にバック・チャネルを制御する為の前記
第一導電型の不純物導入領域を形成する工程と、 前記不純物導入領域に前記絶縁膜を介して対向する前記
シリコン層に前記第一導電型のチャネル領域をもつＭＯ
ＳＦＥＴを形成する工程とが含まれてなることを特徴と
するＳＯＩ構造半導体装置の製造方法。 - 【請求項２】前記不純物導入領域を形成する前記不純物
イオンの注入は前記不純物導入領域と前記絶縁膜を介し
て対向する前記シリコン層に対するチャネル・ドーズを
兼ねて実施されることを特徴とする請求項１記載のＳＯ
Ｉ構造半導体装置の製造方法。 - 【請求項３】前記不純物導入領域を形成する前記不純物
イオンの注入は導電型が異なる不純物イオンを用いて前
記ＳＯＩ構造基板の所定領域に対し選択的に実施され前
記支持側シリコン基板と前記絶縁膜との界面に導電型が
異なる不純物導入領域が選択的に形成されることを特徴
とする請求項１或いは請求項２記載のＳＯＩ構造半導体
装置の製造方法。 - 【請求項４】前記不純物導入領域を形成する前記不純物
イオンの注入はドーズ量が異なる不純物イオンを用いて
前記ＳＯＩ構造基板の所定領域に対し選択的に実施され
前記支持側シリコン基板と前記絶縁膜との界面に不純物
濃度が異なる不純物導入領域が選択的に形成されること
を特徴とする請求項１或いは請求項２記載のＳＯＩ構造
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03784491A JP3218511B2 (ja) | 1991-02-08 | 1991-02-08 | Ｓｏｉ構造半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03784491A JP3218511B2 (ja) | 1991-02-08 | 1991-02-08 | Ｓｏｉ構造半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04257267A JPH04257267A (ja) | 1992-09-11 |
| JP3218511B2 true JP3218511B2 (ja) | 2001-10-15 |
Family
ID=12508845
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03784491A Expired - Fee Related JP3218511B2 (ja) | 1991-02-08 | 1991-02-08 | Ｓｏｉ構造半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3218511B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3114654B2 (ja) * | 1997-06-05 | 2000-12-04 | 日本電気株式会社 | 半導体装置の製造方法 |
| JP3080035B2 (ja) * | 1997-06-06 | 2000-08-21 | 日本電気株式会社 | 半導体集積回路装置及びその製造方法 |
| US6414357B1 (en) | 1998-06-05 | 2002-07-02 | Nec Corporation | Master-slice type semiconductor IC device with different kinds of basic cells |
-
1991
- 1991-02-08 JP JP03784491A patent/JP3218511B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04257267A (ja) | 1992-09-11 |
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