JP2002314091A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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Abstract
(57)【要約】
【課題】 完全空乏型ＳＯＩトランジスタにおいて、Ｓ
ＯＩ膜の薄膜化に依存せず閾値Ｒｏｌｌ−ｏｆｆを抑制
すること。 【解決手段】 本発明の半導体装置１は、完全空乏型の
ＳＯＩ（Silicon on Insulator）トランジスタにおい
て、チャネル形成部１０における不純物濃度が、ゲート
２の長さ方向に沿って不均一に注入されているものであ
る。すなわち、チャネル形成部１０のソース４、ドレイ
ン５側の端部に、中央部と比べて不純物濃度の高い高濃
度領域１１が設けられている。
ＯＩ膜の薄膜化に依存せず閾値Ｒｏｌｌ−ｏｆｆを抑制
すること。 【解決手段】 本発明の半導体装置１は、完全空乏型の
ＳＯＩ（Silicon on Insulator）トランジスタにおい
て、チャネル形成部１０における不純物濃度が、ゲート
２の長さ方向に沿って不均一に注入されているものであ
る。すなわち、チャネル形成部１０のソース４、ドレイ
ン５側の端部に、中央部と比べて不純物濃度の高い高濃
度領域１１が設けられている。
Description
【０００１】
【発明の属する技術分野】本発明は、完全空乏型のＳＯ
Ｉトランジスタから成る半導体装置およびその製造方法
に関する。
Ｉトランジスタから成る半導体装置およびその製造方法
に関する。
【０００２】
【従来の技術】近年、低消費電力、高速駆動等の観点か
ら、ＳＯＩ（Silicon on Insulator）構造のトランジス
タ（ＳＯＩトランジスタ）の開発が盛んに行われてい
る。ＳＯＩトランジスタは、ＳＯＩ構造によって素子間
同士の完全分離が容易となり、またソフトエラーやＣＭ
ＯＳトランジスタに特有なラッチアップの抑制が可能に
なることが知られている。このため、比較的早くから５
００ｎｍ程度のＳｉ活性層を備えたＳＯＩ構造によって
ＣＭＯＳトランジスタＬＳＩの高速・高信頼性化の検討
が行われてきている。
ら、ＳＯＩ（Silicon on Insulator）構造のトランジス
タ（ＳＯＩトランジスタ）の開発が盛んに行われてい
る。ＳＯＩトランジスタは、ＳＯＩ構造によって素子間
同士の完全分離が容易となり、またソフトエラーやＣＭ
ＯＳトランジスタに特有なラッチアップの抑制が可能に
なることが知られている。このため、比較的早くから５
００ｎｍ程度のＳｉ活性層を備えたＳＯＩ構造によって
ＣＭＯＳトランジスタＬＳＩの高速・高信頼性化の検討
が行われてきている。
【０００３】最近では、ＳＯＩの表面Ｓｉ層をさらに１
００ｎｍ程度以下にまで薄く、またチャネルの不純物濃
度も比較的低い状態に制御して、ほぼＳｉ活性層全体が
空乏化するような条件（完全空乏型ＳＯＩトランジス
タ）にすると、拡散層容量の低減のみならず、Subthres
hold領域での急峻なドレイン電流の立ち上がり等のさら
に優れた特性を有することから、今後の携帯機器等で必
要とされている低消費電力ＬＳＩへの応用が期待され始
めている。
００ｎｍ程度以下にまで薄く、またチャネルの不純物濃
度も比較的低い状態に制御して、ほぼＳｉ活性層全体が
空乏化するような条件（完全空乏型ＳＯＩトランジス
タ）にすると、拡散層容量の低減のみならず、Subthres
hold領域での急峻なドレイン電流の立ち上がり等のさら
に優れた特性を有することから、今後の携帯機器等で必
要とされている低消費電力ＬＳＩへの応用が期待され始
めている。
【０００４】
【発明が解決しようとする課題】ところが、完全空乏型
ＳＯＩトランジスタには、デザイン・ルールの縮小に伴
い、より薄いＳＯＩ膜が必要とされるようになってきて
おり（single Gateタイプでは、一般にできあがりゲー
ト長の１／１０以下のチャネルＳＯＩ膜厚）、このため
に以下に示す課題が顕在化している。
ＳＯＩトランジスタには、デザイン・ルールの縮小に伴
い、より薄いＳＯＩ膜が必要とされるようになってきて
おり（single Gateタイプでは、一般にできあがりゲー
ト長の１／１０以下のチャネルＳＯＩ膜厚）、このため
に以下に示す課題が顕在化している。
【０００５】すなわち、次世代の微細ＬＳＩに要求され
るＳＯＩ膜厚は、完全空乏型ＳＯＩトランジスタの場
合、短チャネル効果をＳＯＩ膜厚の薄膜化のみによって
抑制しようとした場合、ゲート長の縮小に伴いますます
薄いＳＯＩ層が要求されることになる。
るＳＯＩ膜厚は、完全空乏型ＳＯＩトランジスタの場
合、短チャネル効果をＳＯＩ膜厚の薄膜化のみによって
抑制しようとした場合、ゲート長の縮小に伴いますます
薄いＳＯＩ層が要求されることになる。
【０００６】例えば、1998IEEE,IEDM98,p.407-p.410に
おいてHon-Sum Philip Wong等は、デバイスシミュレー
タを用いた計算結果を報告しているが、０．１μｍ世代
のトランジスタの場合、ＳＯＩ膜厚が１０ｎｍ以下でな
いとＶｔｈのＲｏｌｌ−ｏｆｆを十分に抑制することは
できない。ところが、これはシミュレーションの結果で
あって、実際にこのような薄いＳＯＩ膜厚でデバイスを
作製しようとした場合、次のようなプロセス上の問題が
生じる。
おいてHon-Sum Philip Wong等は、デバイスシミュレー
タを用いた計算結果を報告しているが、０．１μｍ世代
のトランジスタの場合、ＳＯＩ膜厚が１０ｎｍ以下でな
いとＶｔｈのＲｏｌｌ−ｏｆｆを十分に抑制することは
できない。ところが、これはシミュレーションの結果で
あって、実際にこのような薄いＳＯＩ膜厚でデバイスを
作製しようとした場合、次のようなプロセス上の問題が
生じる。
【０００７】（１）寄生抵抗の増大 （２）閾値（Ｖｔｈ）の制御性の悪化 （３）拡散層へのコンタクト形成の問題 （４）キャリアの移動度低下の問題（量子効果） （５）結晶性の悪化（Ｓｉの凝集の発生）
【０００８】つまり、ＳＯＩ層が極端に薄膜化した場
合、シリサイドを形成するにしてもＳｉ層が有限の膜厚
であるために金属の膜厚を厚くしてもそれほど寄生抵抗
を下げることはできない。しかも、拡散層のＳＯＩもし
くはシリサイド膜厚が極端に薄くなると、ファーストコ
ンタクト形成時の層間絶縁膜の加工時に拡散層でエッチ
ングを止めることが非常に困難となる。
合、シリサイドを形成するにしてもＳｉ層が有限の膜厚
であるために金属の膜厚を厚くしてもそれほど寄生抵抗
を下げることはできない。しかも、拡散層のＳＯＩもし
くはシリサイド膜厚が極端に薄くなると、ファーストコ
ンタクト形成時の層間絶縁膜の加工時に拡散層でエッチ
ングを止めることが非常に困難となる。
【０００９】また、短チャネル効果をＳＯＩ層の薄膜化
のみによって抑制しようとした場合、それに伴って、例
えば選択エピタキシャル成長、ゲート電極仕事関数制御
等の付加が必要となる。その一方で量子効果によるキャ
リアの移動度低下やＳｉの凝集等の問題は、材料が持つ
本質的な問題であり、その解決は非常に困難である。
のみによって抑制しようとした場合、それに伴って、例
えば選択エピタキシャル成長、ゲート電極仕事関数制御
等の付加が必要となる。その一方で量子効果によるキャ
リアの移動度低下やＳｉの凝集等の問題は、材料が持つ
本質的な問題であり、その解決は非常に困難である。
【００１０】また、完全空乏型ＳＯＩトランジスタの閾
値を、チャネルへ導入する不純物濃度によって制御しよ
うとした場合、閾値は導入された不純物の総量によって
決定される。このため、ＳＯＩ膜厚に依存して不純物総
量が変わることからＳＯＩ膜厚の変動による閾値のばら
つきが大きくなってしまう。
値を、チャネルへ導入する不純物濃度によって制御しよ
うとした場合、閾値は導入された不純物の総量によって
決定される。このため、ＳＯＩ膜厚に依存して不純物総
量が変わることからＳＯＩ膜厚の変動による閾値のばら
つきが大きくなってしまう。
【００１１】
【課題を解決するための手段】本発明は、このような課
題を解決するために成されたものである。すなわち、本
発明の半導体装置は、完全空乏型のＳＯＩ（Silicon on
Insulator）トランジスタにおいて、チャネル形成部に
おける不純物濃度が、ゲート長方向に沿って不均一に注
入されているものである。
題を解決するために成されたものである。すなわち、本
発明の半導体装置は、完全空乏型のＳＯＩ（Silicon on
Insulator）トランジスタにおいて、チャネル形成部に
おける不純物濃度が、ゲート長方向に沿って不均一に注
入されているものである。
【００１２】また、本発明に係る半導体装置の製造方法
は、ＳＯＩ層の素子形成領域にゲート酸化膜を形成し、
そのゲート酸化膜を介してゲートを形成する工程と、素
子形成領域のゲートと対応するチャネル形成部の端部
に、そのチャネル形成部の中央部より不純物濃度が高い
高濃度領域を形成する工程と、素子形成領域のチャネル
形成部以外の部分に不純物注入を行ってソース、ドレイ
ンを形成し、完全空乏型のＳＯＩトランジスタ構造を構
成するする工程とを備えている。
は、ＳＯＩ層の素子形成領域にゲート酸化膜を形成し、
そのゲート酸化膜を介してゲートを形成する工程と、素
子形成領域のゲートと対応するチャネル形成部の端部
に、そのチャネル形成部の中央部より不純物濃度が高い
高濃度領域を形成する工程と、素子形成領域のチャネル
形成部以外の部分に不純物注入を行ってソース、ドレイ
ンを形成し、完全空乏型のＳＯＩトランジスタ構造を構
成するする工程とを備えている。
【００１３】このような本発明では、完全空乏型のＳＯ
Ｉトランジスタにおいて、チャネル形成部における不純
物濃度が、ゲート長方向に沿って不均一に注入されてい
ることから、長チャネルのトランジスタでは閾値がチャ
ネル形成部の大半を占める低い不純物濃度で決まり、短
チャネルのトランジスタではチャネル形成部の高濃度領
域の不純物濃度で決まるようになる。
Ｉトランジスタにおいて、チャネル形成部における不純
物濃度が、ゲート長方向に沿って不均一に注入されてい
ることから、長チャネルのトランジスタでは閾値がチャ
ネル形成部の大半を占める低い不純物濃度で決まり、短
チャネルのトランジスタではチャネル形成部の高濃度領
域の不純物濃度で決まるようになる。
【００１４】特に、この相対的に高い不純物濃度の領域
がトランジスタのチャネル長に依存せず、一定の領域幅
で形成されるようにすることで、チャネル長の変動に伴
って閾値が変動する（短チャネルほど、閾値が小さくな
る）ことを抑制できるようになる。
がトランジスタのチャネル長に依存せず、一定の領域幅
で形成されるようにすることで、チャネル長の変動に伴
って閾値が変動する（短チャネルほど、閾値が小さくな
る）ことを抑制できるようになる。
【００１５】
【発明の実施の形態】以下、本発明の実施の形態を図に
基づいて説明する。図１は、第１実施形態に係る半導体
装置を説明する模式断面図である。この半導体装置１
は、ＳＩＭＯＸ基板２０（Low Dose SIMOX）上に形成さ
れたＳＯＩ層２３に形成された完全空乏型ＳＯＩトラン
ジスタから成るものである。
基づいて説明する。図１は、第１実施形態に係る半導体
装置を説明する模式断面図である。この半導体装置１
は、ＳＩＭＯＸ基板２０（Low Dose SIMOX）上に形成さ
れたＳＯＩ層２３に形成された完全空乏型ＳＯＩトラン
ジスタから成るものである。
【００１６】ＳＯＩ膜２３には、中央部分にチャネル形
成部１０、両端部分にソース４、ドレイン５が形成され
ている。また、チャネル形成部１０上には絶縁膜２ａを
介してゲート２が形成されている。
成部１０、両端部分にソース４、ドレイン５が形成され
ている。また、チャネル形成部１０上には絶縁膜２ａを
介してゲート２が形成されている。
【００１７】ゲート２の両側にはサイドウォール３が形
成され、そのサイドウォール３の下方にあるＳＯＩ膜に
はエクステンション領域１２が形成されている。
成され、そのサイドウォール３の下方にあるＳＯＩ膜に
はエクステンション領域１２が形成されている。
【００１８】このような完全空乏型ＳＯＩトランジスタ
において、本実施形態では、チャネル形成部１０におけ
る不純物濃度が、ゲート２の長さ方向（ソース４−ドレ
イン５方向）に沿って不均一に注入されている点に特徴
がある。
において、本実施形態では、チャネル形成部１０におけ
る不純物濃度が、ゲート２の長さ方向（ソース４−ドレ
イン５方向）に沿って不均一に注入されている点に特徴
がある。
【００１９】具体的には、チャネル形成部１０における
エクステンション領域１２の近傍に、チャネル形成部１
０の中央部よりも不純物濃度が高い高濃度領域１１を備
えている。なお、エクステンション領域１２が形成され
ていないトランジスタの場合には、チャネル形成部１０
のソース４およびドレイン５の近傍に高濃度領域１１が
設けられる。
エクステンション領域１２の近傍に、チャネル形成部１
０の中央部よりも不純物濃度が高い高濃度領域１１を備
えている。なお、エクステンション領域１２が形成され
ていないトランジスタの場合には、チャネル形成部１０
のソース４およびドレイン５の近傍に高濃度領域１１が
設けられる。
【００２０】ここで、半導体装置１がＮ−ＭＯＳトラン
ジスタの場合には、例えばｐ型〜２０Ω・ｃｍから成る
抵抗率の支持基板２１、埋め込み酸化膜２２の厚さ例え
ば１００ｎｍのＳＩＭＯＸ基板２０に形成される。
ジスタの場合には、例えばｐ型〜２０Ω・ｃｍから成る
抵抗率の支持基板２１、埋め込み酸化膜２２の厚さ例え
ば１００ｎｍのＳＩＭＯＸ基板２０に形成される。
【００２１】ゲート２の直下となるＳＯＩ膜２３（チャ
ネル形成部１０）は、例えば２６ｎｍ厚となっていて、
拡散層であるソース４、ドレイン５およびゲート２に
は、例えば堆積膜厚５ｎｍのＣｏによって自己整合的に
シリサイド３０（ＣｏＳｉ2の膜厚は、〜１８ｎｍ）が
形成されている。
ネル形成部１０）は、例えば２６ｎｍ厚となっていて、
拡散層であるソース４、ドレイン５およびゲート２に
は、例えば堆積膜厚５ｎｍのＣｏによって自己整合的に
シリサイド３０（ＣｏＳｉ2の膜厚は、〜１８ｎｍ）が
形成されている。
【００２２】ゲート２とチャネル形成部１０との間の絶
縁膜２ａは、約３．５ｎｍ厚であり、ゲート２はＰｈｏ
ｓが十分にドープされたｎ+ＰｏｌｙＳｉ（２００ｎｍ
厚）から構成される。
縁膜２ａは、約３．５ｎｍ厚であり、ゲート２はＰｈｏ
ｓが十分にドープされたｎ+ＰｏｌｙＳｉ（２００ｎｍ
厚）から構成される。
【００２３】ソース４、ドレイン５およびエクステンシ
ョン領域１２は、ともにＡｓが高濃度にドープされてい
て、エクステンション領域１２を含めたＳＯＩ膜２３は
十分に低抵抗化されている。ゲート２の側壁に形成され
たサイドウォール３はＳｉＯ 2によって形成されてお
り、その幅は約〜１００ｎｍとなっている。
ョン領域１２は、ともにＡｓが高濃度にドープされてい
て、エクステンション領域１２を含めたＳＯＩ膜２３は
十分に低抵抗化されている。ゲート２の側壁に形成され
たサイドウォール３はＳｉＯ 2によって形成されてお
り、その幅は約〜１００ｎｍとなっている。
【００２４】チャネル形成部１０の中央付近の不純物濃
度は〜２×１０18ｃｍ-3（ドーズでＢが６×１０12ｃｍ
-2）となっているが、チャネル形成部１０の高濃度領域
１１の不純物濃度は、ピーク濃度で〜３×１０19ｃｍ-3
（ドーズでＢが〜１×１０14ｃｍ-2）となっている。こ
のチャネル形成部１０の高濃度領域１１は、ゲート２の
長さが異なっても一律に例えば横方向（ゲート長方向）
に〜５０ｎｍとしている。
度は〜２×１０18ｃｍ-3（ドーズでＢが６×１０12ｃｍ
-2）となっているが、チャネル形成部１０の高濃度領域
１１の不純物濃度は、ピーク濃度で〜３×１０19ｃｍ-3
（ドーズでＢが〜１×１０14ｃｍ-2）となっている。こ
のチャネル形成部１０の高濃度領域１１は、ゲート２の
長さが異なっても一律に例えば横方向（ゲート長方向）
に〜５０ｎｍとしている。
【００２５】このような構造にすることで、Ｎ−ＭＯＳ
トランジスタの閾値Ｖｔｈは、ゲート長〜６．０μｍの
長チャネルトランジスタでＶｔｈ〜０．４Ｖとなるが、
ゲート長〜０．１４μｍの短チャネルトランジスタでも
Ｖｔｈ〜０．３Ｖ程度までしか低下せず、Ｒｏｌｌ−ｏ
ｆｆを〜０．１Ｖ程度に抑制することが可能となる。
トランジスタの閾値Ｖｔｈは、ゲート長〜６．０μｍの
長チャネルトランジスタでＶｔｈ〜０．４Ｖとなるが、
ゲート長〜０．１４μｍの短チャネルトランジスタでも
Ｖｔｈ〜０．３Ｖ程度までしか低下せず、Ｒｏｌｌ−ｏ
ｆｆを〜０．１Ｖ程度に抑制することが可能となる。
【００２６】図２は、チャネル長の異なる半導体装置の
構成を説明する模式断面図である。本実施形態では、図
２（ａ）に示すようなゲート長Ｌｇ１から成るチャネル
形成部１０の長いトランジスタ（長チャネルトランジス
タ）と、図２（ｂ）に示すようなゲート長Ｌｇ２から成
るチャネル形成部１０の短いトランジスタ（短チャネル
トランジスタ）とで、チャネル形成部１０に設ける高濃
度領域１１の幅ｄをゲート長に依存せず一定にしてい
る。
構成を説明する模式断面図である。本実施形態では、図
２（ａ）に示すようなゲート長Ｌｇ１から成るチャネル
形成部１０の長いトランジスタ（長チャネルトランジス
タ）と、図２（ｂ）に示すようなゲート長Ｌｇ２から成
るチャネル形成部１０の短いトランジスタ（短チャネル
トランジスタ）とで、チャネル形成部１０に設ける高濃
度領域１１の幅ｄをゲート長に依存せず一定にしてい
る。
【００２７】これにより、チャネル長の変動に伴ってト
ランジスタの閾値が変動する（短チャネルほど、閾値が
小さくなる）ことを抑制できるようになる。これは、短
チャネルトランジスタほど、高い不純物濃度の寄与が相
対的に高まるため、実効的なチャネル形成部１０の不純
物濃度が高くなるためである。
ランジスタの閾値が変動する（短チャネルほど、閾値が
小さくなる）ことを抑制できるようになる。これは、短
チャネルトランジスタほど、高い不純物濃度の寄与が相
対的に高まるため、実効的なチャネル形成部１０の不純
物濃度が高くなるためである。
【００２８】図３は、ゲート長（チャネル長）に対する
閾値電圧の変化を説明する図である。この図では、チャ
ネル形成部に高濃度領域を持たない従来技術のＮ−ＭＯ
Ｓトランジスタの閾値電圧変化と、チャネル形成部に高
濃度領域を持つ本発明のＮ−ＭＯＳトランジスタの閾値
電圧変化とを示している。
閾値電圧の変化を説明する図である。この図では、チャ
ネル形成部に高濃度領域を持たない従来技術のＮ−ＭＯ
Ｓトランジスタの閾値電圧変化と、チャネル形成部に高
濃度領域を持つ本発明のＮ−ＭＯＳトランジスタの閾値
電圧変化とを示している。
【００２９】長チャネル側では本発明と従来技術とはほ
ぼ同じ閾値Ｖｔｈとなっているが、短チャネル側では従
来技術の方が大きくＲｏｌｌ−ｏｆｆし、本発明では小
さなＲｏｌｌ−ｏｆｆになっている。
ぼ同じ閾値Ｖｔｈとなっているが、短チャネル側では従
来技術の方が大きくＲｏｌｌ−ｏｆｆし、本発明では小
さなＲｏｌｌ−ｏｆｆになっている。
【００３０】このことから、本実施形態では、ゲート長
（チャネル長）を短くする場合であっても、チャネル形
成部（ＳＯＩ膜）の厚さを薄くすることなく閾値電圧の
低下を抑制できるようになる。特に、本実施形態の半導
体装置１では、ＳＯＩ膜の厚さをゲート長の１／１０よ
り厚く１／２以下にすることが可能となる。
（チャネル長）を短くする場合であっても、チャネル形
成部（ＳＯＩ膜）の厚さを薄くすることなく閾値電圧の
低下を抑制できるようになる。特に、本実施形態の半導
体装置１では、ＳＯＩ膜の厚さをゲート長の１／１０よ
り厚く１／２以下にすることが可能となる。
【００３１】次に、本実施形態に係る半導体装置の製造
方法を説明する。図４〜図５は、本実施形態に係る半導
体装置の製造方法を順に説明する模式断面図である。先
ず、図４（ａ）に示すように、例えばｐ型〜２０Ω・ｃ
ｍから成る抵抗率の支持基板２１、埋め込み酸化膜２２
の厚さ例えば１００ｎｍ、ＳＯＩ膜２３の厚さが〜４２
ｎｍのＳＩＭＯＸ基板２０を用意し、公知の手法（例え
ば、Trench法）による素子分離を行う。
方法を説明する。図４〜図５は、本実施形態に係る半導
体装置の製造方法を順に説明する模式断面図である。先
ず、図４（ａ）に示すように、例えばｐ型〜２０Ω・ｃ
ｍから成る抵抗率の支持基板２１、埋め込み酸化膜２２
の厚さ例えば１００ｎｍ、ＳＯＩ膜２３の厚さが〜４２
ｎｍのＳＩＭＯＸ基板２０を用意し、公知の手法（例え
ば、Trench法）による素子分離を行う。
【００３２】次に、図４（ｂ）に示すように、チャネル
形成部１０となるＳＯＩ膜２３に、不純物をイオン注入
する。イオン注入条件は、例えば以下のようになる。 イオン種：ＢＦ2+、加速電圧：１５ｋｅＶ、ドーズ量：
６×１０12ｃｍ-2、注入角度：０°
形成部１０となるＳＯＩ膜２３に、不純物をイオン注入
する。イオン注入条件は、例えば以下のようになる。 イオン種：ＢＦ2+、加速電圧：１５ｋｅＶ、ドーズ量：
６×１０12ｃｍ-2、注入角度：０°
【００３３】このイオン注入によって、チャネル形成部
１０にはゲート長方向に均一に不純物がドープされる状
態となる。その後、ＳＯＩ膜２３上に約３．５ｎｍ厚の
絶縁膜２ａを形成し、図４（ｃ）に示すゲート２となる
ＰｏｌｙＳｉを堆積する。そして、ＰｏｌｙＳｉに不純
物（Ｐｈｏｓ）を導入した後、パターニングしてゲート
２を形成する。
１０にはゲート長方向に均一に不純物がドープされる状
態となる。その後、ＳＯＩ膜２３上に約３．５ｎｍ厚の
絶縁膜２ａを形成し、図４（ｃ）に示すゲート２となる
ＰｏｌｙＳｉを堆積する。そして、ＰｏｌｙＳｉに不純
物（Ｐｈｏｓ）を導入した後、パターニングしてゲート
２を形成する。
【００３４】次に、図５（ａ）に示すように、ゲート２
に対して自己整合的にエクステンション領域１２を形成
するための不純物をＳＯＩ膜２３に注入する。このとき
のイオン注入条件は、例えば以下のようになる。 イオン種：Ａｓ+、加速電圧：２．５ｋｅＶ、ドーズ
量：２．４×１０15ｃｍ- 2、注入角度：０°
に対して自己整合的にエクステンション領域１２を形成
するための不純物をＳＯＩ膜２３に注入する。このとき
のイオン注入条件は、例えば以下のようになる。 イオン種：Ａｓ+、加速電圧：２．５ｋｅＶ、ドーズ
量：２．４×１０15ｃｍ- 2、注入角度：０°
【００３５】次に、図５（ｂ）に示すように、エクステ
ンション領域１２と隣接するチャネル形成部１０の端部
に、チャネル不純物濃度が中央部に対して相対的に高い
高濃度領域１１を形成するため、例えば、以下の条件に
よって斜めイオン注入（HaloもしくはPocketイオン注
入）を行う。 イオン種：Ｂ+、加速電圧：８．０ｋｅＶ、ドーズ量：
１．２８×１０14ｃｍ- 2（１．６×１０13×８の８方向
分割注入）、注入角度：２０°
ンション領域１２と隣接するチャネル形成部１０の端部
に、チャネル不純物濃度が中央部に対して相対的に高い
高濃度領域１１を形成するため、例えば、以下の条件に
よって斜めイオン注入（HaloもしくはPocketイオン注
入）を行う。 イオン種：Ｂ+、加速電圧：８．０ｋｅＶ、ドーズ量：
１．２８×１０14ｃｍ- 2（１．６×１０13×８の８方向
分割注入）、注入角度：２０°
【００３６】このように、ゲート２に対して自己整合的
に斜めイオン注入を行うことにより、エクステンション
領域１２と隣接したチャネル形成部１０の端部に、中央
より相対的に不純物濃度が高い高濃度領域１１をゲート
長に依存せず一定幅で形成できるようになる。
に斜めイオン注入を行うことにより、エクステンション
領域１２と隣接したチャネル形成部１０の端部に、中央
より相対的に不純物濃度が高い高濃度領域１１をゲート
長に依存せず一定幅で形成できるようになる。
【００３７】次いで、図５（ｃ）に示すように、ＳｉＯ
2の全面堆積とエッチバックとにより、ゲート２の側壁
にサイドウォール３を形成する。次に、図６（ａ）に示
すように、ソース４、ドレイン５となるＳＯＩ膜２３に
不純物（例えば、Ａｓ）を高濃度にイオン注入した後、
不純物の活性化のための熱処理を、例えば以下の条件に
よって行う。 ９５０℃、１０秒、Ｎ2雰囲気中、ＲＴＡ処理
2の全面堆積とエッチバックとにより、ゲート２の側壁
にサイドウォール３を形成する。次に、図６（ａ）に示
すように、ソース４、ドレイン５となるＳＯＩ膜２３に
不純物（例えば、Ａｓ）を高濃度にイオン注入した後、
不純物の活性化のための熱処理を、例えば以下の条件に
よって行う。 ９５０℃、１０秒、Ｎ2雰囲気中、ＲＴＡ処理
【００３８】その後、図６（ｂ）に示すように、ゲート
２、ソース４、ドレイン５に自己整合的にシリサイド３
０を形成し、図６（ｃ）に示すような層間絶縁膜４０の
堆積と、コンタクトホールの形成、およびメタライゼー
ションを行う。
２、ソース４、ドレイン５に自己整合的にシリサイド３
０を形成し、図６（ｃ）に示すような層間絶縁膜４０の
堆積と、コンタクトホールの形成、およびメタライゼー
ションを行う。
【００３９】本実施形態の半導体装置１では、短チャネ
ルのトランジスタを構成しても、ＳＯＩ膜２３の薄膜化
に依存しないで閾値変動を抑制できることから、ＳＯＩ
膜２３をゲート長の１／１０〜１／２にすることがで
き、コンタクトホールの形成時に層間絶縁膜４０のエッ
チングをソース４、ドレイン５で止めるのが容易とな
り、製造条件の緩和を図ることが可能となる。これらの
工程により、本実施形態の半導体装置１が完成する。
ルのトランジスタを構成しても、ＳＯＩ膜２３の薄膜化
に依存しないで閾値変動を抑制できることから、ＳＯＩ
膜２３をゲート長の１／１０〜１／２にすることがで
き、コンタクトホールの形成時に層間絶縁膜４０のエッ
チングをソース４、ドレイン５で止めるのが容易とな
り、製造条件の緩和を図ることが可能となる。これらの
工程により、本実施形態の半導体装置１が完成する。
【００４０】なお、上記説明した実施形態では、Ｎ−Ｍ
ＯＳトランジスタを例としているが、Ｐ−ＭＯＳトラン
ジスタであっても適用可能である。また、ＣＭＯＳトラ
ンジスタであってもレジストマスクにてイオン種を打ち
分けることにより製造することか可能である。
ＯＳトランジスタを例としているが、Ｐ−ＭＯＳトラン
ジスタであっても適用可能である。また、ＣＭＯＳトラ
ンジスタであってもレジストマスクにてイオン種を打ち
分けることにより製造することか可能である。
【００４１】さらに、ＳＯＩ基板としてＳＩＭＯＸ基板
を用いたが、これ以外にもＥＬＴＲＡＮ、Ｕｎｉｂｏｎ
ｄ等の張り合わせ法によるＳＯＩ基板であってもよい。
また、トランジスタの各構造、不純物濃度、イオン注入
条件等は上記の例に限定されるものではない。
を用いたが、これ以外にもＥＬＴＲＡＮ、Ｕｎｉｂｏｎ
ｄ等の張り合わせ法によるＳＯＩ基板であってもよい。
また、トランジスタの各構造、不純物濃度、イオン注入
条件等は上記の例に限定されるものではない。
【００４２】次に、第２実施形態について説明する。第
２実施形態に係る半導体装置は、第１実施形態に係る完
全空乏型ＳＯＩトランジスタから成る半導体装置におい
て、チャネル形成部に不純物濃度が相対的に低いノンド
ープ領域を設ける点に特徴がある。
２実施形態に係る半導体装置は、第１実施形態に係る完
全空乏型ＳＯＩトランジスタから成る半導体装置におい
て、チャネル形成部に不純物濃度が相対的に低いノンド
ープ領域を設ける点に特徴がある。
【００４３】ここで、完全空乏型ＳＯＩトランジスタの
閾値を、チャネル形成部の不純物濃度で制御しようとし
た場合、閾値は導入された不純物の総量によって決定さ
れる。その結果、次のような問題が生じる。
閾値を、チャネル形成部の不純物濃度で制御しようとし
た場合、閾値は導入された不純物の総量によって決定さ
れる。その結果、次のような問題が生じる。
【００４４】（１）不純物の総量がＳＯＩ膜厚に依存し
てチャネル形成部へ導入される。 （２）不純物注入直後の不純物濃度はＳＯＩ膜厚に依存
して変化し、その後の熱処理によって、埋め込み酸化膜
中へ拡散もしくは界面に析出する不純物総量がＳＯＩ膜
厚に依存して変わってしまう。
てチャネル形成部へ導入される。 （２）不純物注入直後の不純物濃度はＳＯＩ膜厚に依存
して変化し、その後の熱処理によって、埋め込み酸化膜
中へ拡散もしくは界面に析出する不純物総量がＳＯＩ膜
厚に依存して変わってしまう。
【００４５】上記（１）の結果、不純物注入後の不純物
プロファイルの再分布が全くない場合でもＳＯＩ膜厚が
厚いほど、チャネル形成部に導入される不純物総量が多
くなり、閾値が高く設定されてしまう。
プロファイルの再分布が全くない場合でもＳＯＩ膜厚が
厚いほど、チャネル形成部に導入される不純物総量が多
くなり、閾値が高く設定されてしまう。
【００４６】また、上記（２）の結果、不純物をＳＯＩ
活性層中にほとんど留まるようにするために、飛程Ｒｐ
をＳＯＩ層中に設定するが、この場合、ＳＯＩ／埋め込
み酸化膜界面付近の不純物濃度は、ＳＯＩ膜厚が厚い場
合に低く、ＳＯＩ膜厚が薄い場合に高くなる。
活性層中にほとんど留まるようにするために、飛程Ｒｐ
をＳＯＩ層中に設定するが、この場合、ＳＯＩ／埋め込
み酸化膜界面付近の不純物濃度は、ＳＯＩ膜厚が厚い場
合に低く、ＳＯＩ膜厚が薄い場合に高くなる。
【００４７】このとき、ＳＯＩ層中に導入された不純物
は熱処理によって埋め込み酸化膜中へ拡散もしくは埋め
込み酸化膜界面に析出していくが、この不純物の拡散／
析出は基本的には不純物濃度に比例して生じるので、Ｓ
ＯＩ／埋め込み酸化膜界面付近の不純物濃度が高くなる
薄いＳＯＩ層でより顕著となる。
は熱処理によって埋め込み酸化膜中へ拡散もしくは埋め
込み酸化膜界面に析出していくが、この不純物の拡散／
析出は基本的には不純物濃度に比例して生じるので、Ｓ
ＯＩ／埋め込み酸化膜界面付近の不純物濃度が高くなる
薄いＳＯＩ層でより顕著となる。
【００４８】図７は、ＳＯＩ膜厚による不純物濃度の差
を説明する模式図である。すなわち、図７（ａ）に示す
ように、ＳＯＩ膜厚が薄い場合、不純物の一部がＳＯＩ
層の外へ打ち込まれ、熱処理後では図７（ａ’）に示す
ように、ＳＯＩ層の外側へ多く拡散していく。一方、図
７（ｂ）に示すように、ＳＯＩ膜厚が厚い場合、不純物
のほとんどがＳＯＩ層中に打ち込まれ、熱処理後では図
７（ｂ’）に示すように、ＳＯＩ層の外への拡散は少な
くなる。
を説明する模式図である。すなわち、図７（ａ）に示す
ように、ＳＯＩ膜厚が薄い場合、不純物の一部がＳＯＩ
層の外へ打ち込まれ、熱処理後では図７（ａ’）に示す
ように、ＳＯＩ層の外側へ多く拡散していく。一方、図
７（ｂ）に示すように、ＳＯＩ膜厚が厚い場合、不純物
のほとんどがＳＯＩ層中に打ち込まれ、熱処理後では図
７（ｂ’）に示すように、ＳＯＩ層の外への拡散は少な
くなる。
【００４９】結果的に、熱処理の程度に応じて、薄いＳ
ＯＩ層と厚いＳＯＩ層とでは実効的な不純物の総量の差
がますます増大してしまう。特に、不純物がボロンの場
合、ＳｉＯ2中の拡散係数がＳｉ中のそれよりも大きい
ので、チャネル形成部に導入された不純物は埋め込み酸
化膜界面近傍にて出来上がりの濃度が低下してしまう。
また、不純物がリンの場合でもＳｉ／ＳｉＯ2界面にリ
ンが析出する事が知られており、結果的には不純物濃度
が低下したのと同じになってしまう。最悪の場合、十分
な熱処理後でＳＯＩ層中の不純物濃度はＳＯＩ膜厚に依
存性せずに一定となり、この時、トランジスタの出来上
がりの閾値はチャネル形成部のＳＯＩ膜厚に単純に比例
することになる。
ＯＩ層と厚いＳＯＩ層とでは実効的な不純物の総量の差
がますます増大してしまう。特に、不純物がボロンの場
合、ＳｉＯ2中の拡散係数がＳｉ中のそれよりも大きい
ので、チャネル形成部に導入された不純物は埋め込み酸
化膜界面近傍にて出来上がりの濃度が低下してしまう。
また、不純物がリンの場合でもＳｉ／ＳｉＯ2界面にリ
ンが析出する事が知られており、結果的には不純物濃度
が低下したのと同じになってしまう。最悪の場合、十分
な熱処理後でＳＯＩ層中の不純物濃度はＳＯＩ膜厚に依
存性せずに一定となり、この時、トランジスタの出来上
がりの閾値はチャネル形成部のＳＯＩ膜厚に単純に比例
することになる。
【００５０】現在、薄膜ＳＯＩの膜厚面内分布は、比較
的良好な場合でも±４．０ｎｍ程度であるが、例えば
０．１３μｍ完全空乏型ＳＯＩトランジスタの出来上が
りのチャネル形成部の中心ＳＯＩ膜厚を２６ｎｍ（短チ
ャネル効果から上限のＳＯＩ膜厚が決まる）、中心の閾
値を０．３Ｖ（不純物濃度〜２×１０18ｃｍ-3）に設定
した場合、チャネル不純物濃度が比較的高く、ＳＯＩ膜
厚が薄いために出来上がりのチャネル形成部の不純物濃
度はＳＯＩ膜厚に依存せずにほぼ一定の値となり、ＳＯ
Ｉ膜厚面内分布のみで±４６ｍＶの閾値分布を生じさせ
てしまう。
的良好な場合でも±４．０ｎｍ程度であるが、例えば
０．１３μｍ完全空乏型ＳＯＩトランジスタの出来上が
りのチャネル形成部の中心ＳＯＩ膜厚を２６ｎｍ（短チ
ャネル効果から上限のＳＯＩ膜厚が決まる）、中心の閾
値を０．３Ｖ（不純物濃度〜２×１０18ｃｍ-3）に設定
した場合、チャネル不純物濃度が比較的高く、ＳＯＩ膜
厚が薄いために出来上がりのチャネル形成部の不純物濃
度はＳＯＩ膜厚に依存せずにほぼ一定の値となり、ＳＯ
Ｉ膜厚面内分布のみで±４６ｍＶの閾値分布を生じさせ
てしまう。
【００５１】ＬＳＩの消費電力を下げるには、電源電圧
を下げるのが最も効果的であるが、動作速度を低下させ
ずに電源電圧を下げるには閾値を下げる必要がある。Wo
rstCase Designの場合、閾値のばらつきを小さくしなけ
れば、閾値を低く設定することはできない。よって、低
電力ＬＳＩへの応用を考えた場合、上述のような閾値分
布の増大は、完全に解決しなければならない問題であ
る。
を下げるのが最も効果的であるが、動作速度を低下させ
ずに電源電圧を下げるには閾値を下げる必要がある。Wo
rstCase Designの場合、閾値のばらつきを小さくしなけ
れば、閾値を低く設定することはできない。よって、低
電力ＬＳＩへの応用を考えた場合、上述のような閾値分
布の増大は、完全に解決しなければならない問題であ
る。
【００５２】また、ゲート電極形成後にゲート電極を通
して、チャネル形成部に不純物をイオン注入するような
場合、チャネル不純物導入後の熱プロセスを低減し、狭
チャネル効果を抑制できることが報告（M.Racanelli
等：IEDM Tech.Dig.,'95 pp.885）されているが、この
場合は、ゲート電極形成後にゲート電極を通して、チャ
ネル形成部に不純物をイオン注入することになるので、
比較的厚いゲート電極を通して、薄膜の活性ＳＯＩ層に
不純物を導入することになり、イオンの飛程の分布△Ｒ
ｐが大きくなってしまう。
して、チャネル形成部に不純物をイオン注入するような
場合、チャネル不純物導入後の熱プロセスを低減し、狭
チャネル効果を抑制できることが報告（M.Racanelli
等：IEDM Tech.Dig.,'95 pp.885）されているが、この
場合は、ゲート電極形成後にゲート電極を通して、チャ
ネル形成部に不純物をイオン注入することになるので、
比較的厚いゲート電極を通して、薄膜の活性ＳＯＩ層に
不純物を導入することになり、イオンの飛程の分布△Ｒ
ｐが大きくなってしまう。
【００５３】これによって、活性ＳＯＩ層に導入される
不純物総量はＳＯＩ膜厚に大きく依存して変動すること
（深さ方向の不純物濃度が一様に近づく）になり、結果
的に閾値のＳＯＩ膜厚依存性を大きくしてしまう。
不純物総量はＳＯＩ膜厚に大きく依存して変動すること
（深さ方向の不純物濃度が一様に近づく）になり、結果
的に閾値のＳＯＩ膜厚依存性を大きくしてしまう。
【００５４】以上のような背景から、完全空乏型ＳＯＩ
トランジスタにおいて、その閾値をチャネル形成部へ導
入する不純物濃度で制御しようとした場合にも、閾値の
ＳＯＩ膜厚依存性が抑制された完全空乏型ＳＯＩトラン
ジスタおよびその適切な製造方法が求められている。
トランジスタにおいて、その閾値をチャネル形成部へ導
入する不純物濃度で制御しようとした場合にも、閾値の
ＳＯＩ膜厚依存性が抑制された完全空乏型ＳＯＩトラン
ジスタおよびその適切な製造方法が求められている。
【００５５】本実施形態は、このような観点から、第１
実施形態に係る完全空乏型ＳＯＩトランジスタから成る
半導体装置１（図１参照）において、チャネル形成部１
０の中央部に不純物のノンドープ領域を設けている点に
特徴がある。
実施形態に係る完全空乏型ＳＯＩトランジスタから成る
半導体装置１（図１参照）において、チャネル形成部１
０の中央部に不純物のノンドープ領域を設けている点に
特徴がある。
【００５６】すなわち、少なくともゲート電極堆積前に
はチャネル形成部１０への閾値調整用の不純物注入を行
わず、ゲート電極形成／パターニング後、ゲート電極の
側壁近傍部から斜めイオン注入等を用いてチャネル形成
部１０に閾値調整の為の不純物注入を行う（ゲート電極
パターンに対して自己整合的に斜めからイオン注入：Ｈ
ａｌｏもしくはＰｏｃｋｅｔイオン注入）。
はチャネル形成部１０への閾値調整用の不純物注入を行
わず、ゲート電極形成／パターニング後、ゲート電極の
側壁近傍部から斜めイオン注入等を用いてチャネル形成
部１０に閾値調整の為の不純物注入を行う（ゲート電極
パターンに対して自己整合的に斜めからイオン注入：Ｈ
ａｌｏもしくはＰｏｃｋｅｔイオン注入）。
【００５７】ここで、特に完全空乏型ＳＯＩトランジス
タのチャネル形成部１０の不純物濃度のプロファイルを
拡散層もしくはエクステンションの近傍で相対的に高
く、チャネル形成部１０の中央付近で相対的に低くなる
ように制御することにより、ＳＯＩ膜厚の薄膜化のみに
依存せずに短チャネル効果による閾値の低下を抑制する
ことが可能となる。
タのチャネル形成部１０の不純物濃度のプロファイルを
拡散層もしくはエクステンションの近傍で相対的に高
く、チャネル形成部１０の中央付近で相対的に低くなる
ように制御することにより、ＳＯＩ膜厚の薄膜化のみに
依存せずに短チャネル効果による閾値の低下を抑制する
ことが可能となる。
【００５８】このようにすることによって、図２（ａ）
に示すような長チャネルのトランジスタでは閾値はチャ
ネル形成部１０の大半を占める低い不純物濃度（最初の
ＳＯＩの基板の不純物濃度）で決まる値（ＰｏＩｙ Ｓ
ｉゲートの場合Ｎ−ＭＯＳ、Ｐ−ＭＯＳともに〜０Ｖ）
となるが、図２（ｂ）に示すような短チャネルのトラン
ジスタでは、拡散層もしくはエクステンション領域１２
の近傍の相対的に高い不純物濃度で決まる閾値に決定さ
れる。
に示すような長チャネルのトランジスタでは閾値はチャ
ネル形成部１０の大半を占める低い不純物濃度（最初の
ＳＯＩの基板の不純物濃度）で決まる値（ＰｏＩｙ Ｓ
ｉゲートの場合Ｎ−ＭＯＳ、Ｐ−ＭＯＳともに〜０Ｖ）
となるが、図２（ｂ）に示すような短チャネルのトラン
ジスタでは、拡散層もしくはエクステンション領域１２
の近傍の相対的に高い不純物濃度で決まる閾値に決定さ
れる。
【００５９】この短チャネルのトランジスタの閾値を決
定する高い不純物濃度領域はゲート電極パターン形成後
に行われるので、不純物がＳＯＩ層中に全て注入される
ような条件に設定し、かつその後の熱処理を必要最低限
の短時間とすることにより、高い不純物濃度領域の不純
物の再分布を抑制する事が可能となる。この結果、図８
に示すように、短チャネルのトランジスタにおける閾値
のＳＯＩ膜厚依存性を抑制することが可能となる。
定する高い不純物濃度領域はゲート電極パターン形成後
に行われるので、不純物がＳＯＩ層中に全て注入される
ような条件に設定し、かつその後の熱処理を必要最低限
の短時間とすることにより、高い不純物濃度領域の不純
物の再分布を抑制する事が可能となる。この結果、図８
に示すように、短チャネルのトランジスタにおける閾値
のＳＯＩ膜厚依存性を抑制することが可能となる。
【００６０】長チャネルトランジスタの閾値は、Ｐｏｌ
ｙＳｉゲートの場合、Ｎ−ＭＯＳ、Ｐ−ＭＯＳともに〜
０Ｖに設定され、閾値のＳＯＩ膜厚依存性はほぼ零とな
る。通常のＬＳＩでは、長チャネルトランジスタは使用
されることは少ないが、もし、適切な閾値で長チャネル
トランジスタを使用した場合は、長チャネルトランジス
タと短チャネルトランジスタとを直列に接続して適切な
閾値にする事も可能である。
ｙＳｉゲートの場合、Ｎ−ＭＯＳ、Ｐ−ＭＯＳともに〜
０Ｖに設定され、閾値のＳＯＩ膜厚依存性はほぼ零とな
る。通常のＬＳＩでは、長チャネルトランジスタは使用
されることは少ないが、もし、適切な閾値で長チャネル
トランジスタを使用した場合は、長チャネルトランジス
タと短チャネルトランジスタとを直列に接続して適切な
閾値にする事も可能である。
【００６１】次に、第２実施形態の具体例を説明する。
図９は、第２実施形態の具体例を説明する模式断面図
で、ＳＩＭＯＸ基板上に形成されたＮ−ＭＯＳトランジ
スタの断面図を示すものである。図９では、Ｎ−ＭＯＳ
トランジスタは例えばｐ型〜２０Ω・ｃｍなる抵抗率の
支持基板、埋め込み酸化膜厚１００ｍｎのＳＩＭＯＸ基
板（ＬｏｗＤｏｓｅＳＩＭＯＸ）２０上に形成されてい
る。
図９は、第２実施形態の具体例を説明する模式断面図
で、ＳＩＭＯＸ基板上に形成されたＮ−ＭＯＳトランジ
スタの断面図を示すものである。図９では、Ｎ−ＭＯＳ
トランジスタは例えばｐ型〜２０Ω・ｃｍなる抵抗率の
支持基板、埋め込み酸化膜厚１００ｍｎのＳＩＭＯＸ基
板（ＬｏｗＤｏｓｅＳＩＭＯＸ）２０上に形成されてい
る。
【００６２】ゲート直下のＳＯＩ層２３の厚さは例えば
２６ｎｍとなっていて、ソース４お、ドレイン５の拡散
層およびゲート２は例えば堆積膜厚５ｎｍのＣｏによっ
て自己整合的にシリサイド３０が形成されている（Ｃｏ
Ｓｉ2の膜厚は拡散層、ゲート電極上ともに〜１８ｎ
ｍ）。
２６ｎｍとなっていて、ソース４お、ドレイン５の拡散
層およびゲート２は例えば堆積膜厚５ｎｍのＣｏによっ
て自己整合的にシリサイド３０が形成されている（Ｃｏ
Ｓｉ2の膜厚は拡散層、ゲート電極上ともに〜１８ｎ
ｍ）。
【００６３】ゲート酸化膜となる絶縁膜２ａは３．５ｎ
ｍ厚であり、ゲート２はＰｈｏｓが十分にドープされた
ｎ+ＰｏｌｙＳｉ２００ｎｍ厚からなる。拡散層および
エクステンション領域１２はともにＡｓが高濃度にドー
プされていて、エクステンション領域１２を含めたＳｉ
層は十分に低抵抗化されている。ゲート２の側壁に形成
されたサイドウォール３はＳｉＯ2で形成されていて、
その幅は例えば〜１００ｎｍである。
ｍ厚であり、ゲート２はＰｈｏｓが十分にドープされた
ｎ+ＰｏｌｙＳｉ２００ｎｍ厚からなる。拡散層および
エクステンション領域１２はともにＡｓが高濃度にドー
プされていて、エクステンション領域１２を含めたＳｉ
層は十分に低抵抗化されている。ゲート２の側壁に形成
されたサイドウォール３はＳｉＯ2で形成されていて、
その幅は例えば〜１００ｎｍである。
【００６４】ここで、ゲート２の直下のチャネル形成部
１０における中央付近（ノンドープ領域）の不純物濃度
は、少なくとも例えばゲート長が０．５μｍよりも大き
い長チャネルトランジスタでは、最初のＳＯＩ基板であ
る５×１０17ｃｍ-3以下の不純物濃度となっている。
１０における中央付近（ノンドープ領域）の不純物濃度
は、少なくとも例えばゲート長が０．５μｍよりも大き
い長チャネルトランジスタでは、最初のＳＯＩ基板であ
る５×１０17ｃｍ-3以下の不純物濃度となっている。
【００６５】一方、ゲート長が０．５μｍよりも小さい
短チャネルトランジスタでは、実効的なチャネル不純物
濃度はゲート長の縮小に応じて高濃度になり、例えば
０．１３μｍのゲート長では〜２×１０18ｃｍ-3の不純
物濃度となっている。
短チャネルトランジスタでは、実効的なチャネル不純物
濃度はゲート長の縮小に応じて高濃度になり、例えば
０．１３μｍのゲート長では〜２×１０18ｃｍ-3の不純
物濃度となっている。
【００６６】チャネル形成部１０のエクステンション領
域１２と接する、もしくはその近傍の高濃度領域１１の
不純物濃度はピーク濃度で〜３×１０19ｃｍ-3（ドーズ
でＢが〜１×１０14ｃｍ-2）となっている。このチャネ
ル形成部１０の高濃度領域１１は、ゲート長が異なって
も一律に例えば横方向に〜５０ｎｍ形成されているとす
る。
域１２と接する、もしくはその近傍の高濃度領域１１の
不純物濃度はピーク濃度で〜３×１０19ｃｍ-3（ドーズ
でＢが〜１×１０14ｃｍ-2）となっている。このチャネ
ル形成部１０の高濃度領域１１は、ゲート長が異なって
も一律に例えば横方向に〜５０ｎｍ形成されているとす
る。
【００６７】このような構造とすることによって、Ｎ−
ＭＯＳトランジスタの閾値Ｖｔｈはゲート長Ｌｇが０．
５μｍ以上の長チャネルトランジスタでＶｔｈ〜０．０
Ｖとなり、ＶｔｈのＳＯＩ膜厚依存性はほとんど無くな
る。また、Ｌｇ〜０．１３μｍの短チャネルトランジス
タではＶｔｈ〜０．３Ｖとなり、この場合も不純物をＨ
ａｌｏイオン注入に導入した後で最低限の熱処理が行わ
れるのみなので、不純物の再分布およびこれに伴うＶｔ
ｈのＳＯＩ膜厚依存性も十分に抑制する事が可能とな
る。
ＭＯＳトランジスタの閾値Ｖｔｈはゲート長Ｌｇが０．
５μｍ以上の長チャネルトランジスタでＶｔｈ〜０．０
Ｖとなり、ＶｔｈのＳＯＩ膜厚依存性はほとんど無くな
る。また、Ｌｇ〜０．１３μｍの短チャネルトランジス
タではＶｔｈ〜０．３Ｖとなり、この場合も不純物をＨ
ａｌｏイオン注入に導入した後で最低限の熱処理が行わ
れるのみなので、不純物の再分布およびこれに伴うＶｔ
ｈのＳＯＩ膜厚依存性も十分に抑制する事が可能とな
る。
【００６８】なお、上記説明では、ＮＭＯＳトランジス
タの一例を示したが、本発明はここで用いた各種の条件
等に限定されるものではない。また、ＳＯＩトランジス
タが形成されるＳＯＩ基板はＳＩＭＯＸ以外にもＥＬＴ
ＲＡＮ、Ｕｎｉｂｏｎｄ等の市販の張り合わせ法による
基板でも良い。また、ＳＯＩ膜厚、トランジスタの各構
造、不純物の濃度やそのＰｒｏｆｉｌｅ等は適時設計変
更が可能である。もちろんＰ−ＭＯＳトランジスタに対
しても全く同様にして、本発明を適用する事が可能であ
る。
タの一例を示したが、本発明はここで用いた各種の条件
等に限定されるものではない。また、ＳＯＩトランジス
タが形成されるＳＯＩ基板はＳＩＭＯＸ以外にもＥＬＴ
ＲＡＮ、Ｕｎｉｂｏｎｄ等の市販の張り合わせ法による
基板でも良い。また、ＳＯＩ膜厚、トランジスタの各構
造、不純物の濃度やそのＰｒｏｆｉｌｅ等は適時設計変
更が可能である。もちろんＰ−ＭＯＳトランジスタに対
しても全く同様にして、本発明を適用する事が可能であ
る。
【００６９】次に、第２実施形態に係る半導体装置の製
造方法について説明する。第２実施形態に係る半導体装
置の製造方法は、基本的に図４〜図６に示す第１実施形
態に係る半導体装置の製造方法と同じであるが、図４
（ｂ）に示す、チャネル形成部１０へのイオン注入を行
わない点で相違する。
造方法について説明する。第２実施形態に係る半導体装
置の製造方法は、基本的に図４〜図６に示す第１実施形
態に係る半導体装置の製造方法と同じであるが、図４
（ｂ）に示す、チャネル形成部１０へのイオン注入を行
わない点で相違する。
【００７０】すなわち、ＳＩＭＯＸ（例えばＳＯＩ膜厚
〜４２ｎｍ）等のＳＯＩ基板を用いて、公知の手法によ
りＴｒｅｎｃｈ法による素子分離を行い、次に、図４
（ｂ）に示すチャネル形成部１０へのイオン注入を行わ
ないでチャネル形成部１０の中央部にノンドープ領域を
設けておく。
〜４２ｎｍ）等のＳＯＩ基板を用いて、公知の手法によ
りＴｒｅｎｃｈ法による素子分離を行い、次に、図４
（ｂ）に示すチャネル形成部１０へのイオン注入を行わ
ないでチャネル形成部１０の中央部にノンドープ領域を
設けておく。
【００７１】次に、ゲート酸化膜を形成後、図４（ｃ）
に示すように、ゲート２となるＰｏｌｙＳｉを堆積す
る。そして、ゲート２に不純物（Ｐｈｏｓ）を導入した
後、パターニングしてゲート２を形成する。
に示すように、ゲート２となるＰｏｌｙＳｉを堆積す
る。そして、ゲート２に不純物（Ｐｈｏｓ）を導入した
後、パターニングしてゲート２を形成する。
【００７２】次に、図５（ａ）に示すように、ゲート２
に対して自己整合的にエクステンション領域１２を形成
するための不純物をＳＯＩ膜２３に注入する。このとき
のイオン注入条件は、第１実施形態と同様である。
に対して自己整合的にエクステンション領域１２を形成
するための不純物をＳＯＩ膜２３に注入する。このとき
のイオン注入条件は、第１実施形態と同様である。
【００７３】続いて、図５（ｂ）に示すように、エクス
テンション領域１２と隣接するチャネル形成部１０の端
部に、チャネル不純物濃度が中央部に対して相対的に高
い高濃度領域１１を形成するため、例えば、第１実施形
態と同様な条件によって斜めイオン注入（Haloもしくは
Pocketイオン注入）を行う。
テンション領域１２と隣接するチャネル形成部１０の端
部に、チャネル不純物濃度が中央部に対して相対的に高
い高濃度領域１１を形成するため、例えば、第１実施形
態と同様な条件によって斜めイオン注入（Haloもしくは
Pocketイオン注入）を行う。
【００７４】このように、ゲート２に対して自己整合的
に斜めイオン注入を行うことにより、エクステンション
領域１２と隣接したチャネル形成部１０の端部に、中央
より相対的に不純物濃度が高い高濃度領域１１をゲート
長に依存せず一定幅で形成できるようになる。
に斜めイオン注入を行うことにより、エクステンション
領域１２と隣接したチャネル形成部１０の端部に、中央
より相対的に不純物濃度が高い高濃度領域１１をゲート
長に依存せず一定幅で形成できるようになる。
【００７５】次いで、図５（ｃ）に示すように、ＳｉＯ
2の全面堆積とエッチバックとにより、ゲート２の側壁
にサイドウォール３を形成する。次に、図６（ａ）に示
すように、ソース４、ドレイン５となるＳＯＩ膜２３に
不純物（例えば、Ａｓ）を高濃度にイオン注入した後、
不純物の活性化のための熱処理を、例えば第１実施形態
と同様な条件によって行う。
2の全面堆積とエッチバックとにより、ゲート２の側壁
にサイドウォール３を形成する。次に、図６（ａ）に示
すように、ソース４、ドレイン５となるＳＯＩ膜２３に
不純物（例えば、Ａｓ）を高濃度にイオン注入した後、
不純物の活性化のための熱処理を、例えば第１実施形態
と同様な条件によって行う。
【００７６】その後、図６（ｂ）に示すように、ゲート
２、ソース４、ドレイン５に自己整合的にシリサイド３
０を形成し、図６（ｃ）に示すような層間絶縁膜４０の
堆積と、コンタクトホールの形成、およびメタライゼー
ションを行う。
２、ソース４、ドレイン５に自己整合的にシリサイド３
０を形成し、図６（ｃ）に示すような層間絶縁膜４０の
堆積と、コンタクトホールの形成、およびメタライゼー
ションを行う。
【００７７】このような第２実施形態に係る半導体装置
によれば、完全空乏型のＳＯＩトランジスタにおいて、
閾値をチャネル形成部の不純物濃度にて制御する場合で
も閾値のＳＯＩ膜厚依存性を抑制することが可能とな
る。その結果、閾値のＳＯＩ膜厚依存性が緩和され、閾
値の均一性に優れ、低消費電力化（低電源電圧化）特性
を向上させることが可能となる。
によれば、完全空乏型のＳＯＩトランジスタにおいて、
閾値をチャネル形成部の不純物濃度にて制御する場合で
も閾値のＳＯＩ膜厚依存性を抑制することが可能とな
る。その結果、閾値のＳＯＩ膜厚依存性が緩和され、閾
値の均一性に優れ、低消費電力化（低電源電圧化）特性
を向上させることが可能となる。
【００７８】なお、上記説明した内容はあくまでも本発
明の一例であって、本発明はこれらの各プロセス条件の
値に限定されるものではない。また、使用するＳＯＩ基
板はＳＩＭＯＸ基板以外にも張り合わせ法による市販の
基板、例えばＥＬＴＲＡＮやＵｎｉｂｏｎｄ等を用いて
行う事も可能である。また、ここではＮ−ＭＯＳトラン
ジスタの製造方法について説明しているが、Ｐ−ＭＯＳ
トランジスタの場合についても全く同様に製造する事が
可能である。さらに、Ｃ−ＭＯＳトランジスタについて
もレジストマスクにてイオン種を打ち分ける事により、
製造することが可能である。
明の一例であって、本発明はこれらの各プロセス条件の
値に限定されるものではない。また、使用するＳＯＩ基
板はＳＩＭＯＸ基板以外にも張り合わせ法による市販の
基板、例えばＥＬＴＲＡＮやＵｎｉｂｏｎｄ等を用いて
行う事も可能である。また、ここではＮ−ＭＯＳトラン
ジスタの製造方法について説明しているが、Ｐ−ＭＯＳ
トランジスタの場合についても全く同様に製造する事が
可能である。さらに、Ｃ−ＭＯＳトランジスタについて
もレジストマスクにてイオン種を打ち分ける事により、
製造することが可能である。
【００７９】次に、第３実施形態の説明を行う。図１０
は第３実施形態に係る半導体装置を説明する模式断面図
である。第３実施形態に係る半導体装置は、ダブルゲー
ト型（チャネル形成部１０を間として表面ゲートｇ１と
裏面ゲートｇ２とが設けられた構成）のＳＯＩトランジ
スタであり、チャネル形成部１０の不純物濃度のプロフ
ァイルを拡散層であるソース４およびドレイン５もしく
はエクステンション領域１２の近傍で相対的に高く、チ
ャネル形成部１０の中央部付近で相対的に低くなるよう
に制御したものである（高濃度領域１１参照）。
は第３実施形態に係る半導体装置を説明する模式断面図
である。第３実施形態に係る半導体装置は、ダブルゲー
ト型（チャネル形成部１０を間として表面ゲートｇ１と
裏面ゲートｇ２とが設けられた構成）のＳＯＩトランジ
スタであり、チャネル形成部１０の不純物濃度のプロフ
ァイルを拡散層であるソース４およびドレイン５もしく
はエクステンション領域１２の近傍で相対的に高く、チ
ャネル形成部１０の中央部付近で相対的に低くなるよう
に制御したものである（高濃度領域１１参照）。
【００８０】このようにすることによって、図１０
（ａ）に示すような長チャネルのトランジスタでは閾値
はチャネル形成部１０の大半を占める低い不純物濃度で
決まる値となるが、図１０（ｂ）に示すような短チャネ
ルのトランジスタでは、ソース４やドレイン５の拡散層
もしくはエクステンション領域１２の近傍の相対的に高
い高濃度領域１１の不純物濃度で決まる閾値に決定され
る。
（ａ）に示すような長チャネルのトランジスタでは閾値
はチャネル形成部１０の大半を占める低い不純物濃度で
決まる値となるが、図１０（ｂ）に示すような短チャネ
ルのトランジスタでは、ソース４やドレイン５の拡散層
もしくはエクステンション領域１２の近傍の相対的に高
い高濃度領域１１の不純物濃度で決まる閾値に決定され
る。
【００８１】特に、この高濃度領域１１がトランジスタ
のチャネル長に依存せずに、一定の領域幅で形成される
ようにすることによって、チャネル長の変動に伴って閾
値が変動（短チャネル程、閾値が小さくなる）するのを
抑制する事が可能となる。これは、短チャネルのトラン
ジスタほど、高い不純物濃度の寄与が相対的に高まるた
めに、実効的なチャネル形成部１０の不純物濃度が高く
なるためである。
のチャネル長に依存せずに、一定の領域幅で形成される
ようにすることによって、チャネル長の変動に伴って閾
値が変動（短チャネル程、閾値が小さくなる）するのを
抑制する事が可能となる。これは、短チャネルのトラン
ジスタほど、高い不純物濃度の寄与が相対的に高まるた
めに、実効的なチャネル形成部１０の不純物濃度が高く
なるためである。
【００８２】ソース４やドレイン５の拡散層もしくはエ
クステンション領域１２の近傍のチャネル形成部１０に
相対的に高い不純物濃度から成る高濃度領域１１を形成
するには、ダブルゲート型のＳＯＩトランジスタの少な
くとも一方のゲート電極を加工後、このゲート電極パタ
ーンに対して自己整合的にこの部分ヘイオン注入を行え
ば良い。特にこの高濃度領域１１を相対的に広くするた
めには、ゲート電極パターンに対して自己整合的に斜め
からイオン注入（ＨａｌｏもしくはＰｏｃｋｅｔイオン
注入）し、かつ必要に応じて、その後の熱処理で横方向
（チャネルの中央方向）に不純物を拡散させれば良い。
クステンション領域１２の近傍のチャネル形成部１０に
相対的に高い不純物濃度から成る高濃度領域１１を形成
するには、ダブルゲート型のＳＯＩトランジスタの少な
くとも一方のゲート電極を加工後、このゲート電極パタ
ーンに対して自己整合的にこの部分ヘイオン注入を行え
ば良い。特にこの高濃度領域１１を相対的に広くするた
めには、ゲート電極パターンに対して自己整合的に斜め
からイオン注入（ＨａｌｏもしくはＰｏｃｋｅｔイオン
注入）し、かつ必要に応じて、その後の熱処理で横方向
（チャネルの中央方向）に不純物を拡散させれば良い。
【００８３】このようにしてソース４やドレイン５の拡
散層もしくはエクステンション領域１２の近傍の不純物
濃度が相対的に高くなる高濃度領域１１や、その領域の
幅を調整することによって、実効的なチャネル形成部１
０の不純物濃度を、チャネル長の縮小に応じて高くする
ことも可能なので、チャネル長が縮小するにつれて閾値
が上昇するＲｏｌｌ−ｏｆｆ特性を補正することも可能
となる。
散層もしくはエクステンション領域１２の近傍の不純物
濃度が相対的に高くなる高濃度領域１１や、その領域の
幅を調整することによって、実効的なチャネル形成部１
０の不純物濃度を、チャネル長の縮小に応じて高くする
ことも可能なので、チャネル長が縮小するにつれて閾値
が上昇するＲｏｌｌ−ｏｆｆ特性を補正することも可能
となる。
【００８４】次に、第３実施形態に係る半導体装置の具
体例を説明する。図１１は、第３実施形態に係る半導体
装置の具体例を説明する模式断面図である。図１１に示
す半導体装置１は、基板内部に裏面ゲートｇ２を埋め込
んだ張り合わせＳＯＩ基板２０ａ上に形成されたＮ−Ｍ
ＯＳトランジスタである。
体例を説明する。図１１は、第３実施形態に係る半導体
装置の具体例を説明する模式断面図である。図１１に示
す半導体装置１は、基板内部に裏面ゲートｇ２を埋め込
んだ張り合わせＳＯＩ基板２０ａ上に形成されたＮ−Ｍ
ＯＳトランジスタである。
【００８５】図１１では、Ｎ−ＭＯＳトランジスタは、
例えばｐ型〜２０Ω・ｃｍなる抵抗率の支持基板２１、
埋め込み酸化膜の厚さ例えば６００ｎｍの張り合わせＳ
ＯＩ基板２０ａ上に形成されている。裏面ゲートｇ２
は、例えばボロンが十分にドープされたｐ+ＰｏｌｙＳ
ｉで膜厚１５０ｎｍ程度である。また、裏面ゲート酸化
膜である絶縁膜２ｂの厚は３０ｎｍ、表面ゲートｇ１直
下のＳＯＩ膜厚２３は例えば４０ｎｍとなっていて、ソ
ース４やドレイン５の拡散層および表面ゲートｇ１に
は、例えば堆積膜厚８ｎｍのＣｏによって自己整合的に
シリサイド３０が形成されている（ＣｏＳｉ2の膜厚は
拡散層、ゲート電極上ともに〜２９ｎｍ）。
例えばｐ型〜２０Ω・ｃｍなる抵抗率の支持基板２１、
埋め込み酸化膜の厚さ例えば６００ｎｍの張り合わせＳ
ＯＩ基板２０ａ上に形成されている。裏面ゲートｇ２
は、例えばボロンが十分にドープされたｐ+ＰｏｌｙＳ
ｉで膜厚１５０ｎｍ程度である。また、裏面ゲート酸化
膜である絶縁膜２ｂの厚は３０ｎｍ、表面ゲートｇ１直
下のＳＯＩ膜厚２３は例えば４０ｎｍとなっていて、ソ
ース４やドレイン５の拡散層および表面ゲートｇ１に
は、例えば堆積膜厚８ｎｍのＣｏによって自己整合的に
シリサイド３０が形成されている（ＣｏＳｉ2の膜厚は
拡散層、ゲート電極上ともに〜２９ｎｍ）。
【００８６】表面ゲート酸化膜である絶縁膜２ａの厚さ
は１．８ｎｍであり、表面ゲートｇ１はＰｈｏｓが十分
にドープされたｎ+ＰｏｌｙＳｉで１５０ｎｍ厚からな
る。
は１．８ｎｍであり、表面ゲートｇ１はＰｈｏｓが十分
にドープされたｎ+ＰｏｌｙＳｉで１５０ｎｍ厚からな
る。
【００８７】ソース４やドレイン５の拡散層およびエク
ステンション領域１２分はともにＡｓが高濃度にドープ
されていて、エクステンション領域１２を含めたＳｉ層
は十分に低抵抗化されている。
ステンション領域１２分はともにＡｓが高濃度にドープ
されていて、エクステンション領域１２を含めたＳｉ層
は十分に低抵抗化されている。
【００８８】表面ゲートｇ１の側壁に形成されたサイド
ウォール３はＳｉＯ2で形成されていて、その幅は、例
えば〜１００ｎｍである。
ウォール３はＳｉＯ2で形成されていて、その幅は、例
えば〜１００ｎｍである。
【００８９】ここで、表面ゲートｇ１直下のチャネル形
成部１０の中央付近の不純物濃度は〜１．５×１０18ｃ
ｍ-3（ドーズでＢが６×１０12ｃｍ-2）となっている
が、チャネル形成部１０のエクステンション領域１２と
接するもしくはその近傍である高濃度領域１１の不純物
濃度はピーク濃度で〜２．５×１０19ｃｍ-3（ドーズで
Ｂが〜１×１０14ｃｍ-2）となっている。
成部１０の中央付近の不純物濃度は〜１．５×１０18ｃ
ｍ-3（ドーズでＢが６×１０12ｃｍ-2）となっている
が、チャネル形成部１０のエクステンション領域１２と
接するもしくはその近傍である高濃度領域１１の不純物
濃度はピーク濃度で〜２．５×１０19ｃｍ-3（ドーズで
Ｂが〜１×１０14ｃｍ-2）となっている。
【００９０】このチャネル形成部１０の不純物濃度が相
対的に高い高濃度領域１１は、ゲート長が異なっても一
律に例えば横方向に〜５０ｎｍ形成されているとする。
対的に高い高濃度領域１１は、ゲート長が異なっても一
律に例えば横方向に〜５０ｎｍ形成されているとする。
【００９１】なお、本実施形態ではＮ−ＭＯＳトランジ
スタから成る半導体装置１の一例を示したが、本発明は
ここで用いた各種の条件等に限定されるものではない。
また、ＳＯＩ膜厚、トランジスタの各構造、不純物の濃
度やそのプロファイル等は適宜設計変更が可能である。
もちろんＰ−ＭＯＳトランジスタに対しても全く同様に
して、本発明を適用することが可能である。
スタから成る半導体装置１の一例を示したが、本発明は
ここで用いた各種の条件等に限定されるものではない。
また、ＳＯＩ膜厚、トランジスタの各構造、不純物の濃
度やそのプロファイル等は適宜設計変更が可能である。
もちろんＰ−ＭＯＳトランジスタに対しても全く同様に
して、本発明を適用することが可能である。
【００９２】次に、第３実施形態に係る半導体装置の製
造方法を説明する。図１２〜図１４は、本実施形態に係
る半導体装置の製造方法を説明する図である。先ず、例
えば、IEDM'91 pp.683（Tetsu Tanaka等）もしくは特開
平１０−１２５８８１号公報等の公知の手法により、基
板内部に裏面ゲートｇ２を形成しながら、張り合わせＳ
ＯＩ基板２０ａを作製する。これらの手法にてＳＯＩ基
板を加工した場合、Ｓｔｏｐｐｅｒを用いた選択研磨後
はＭＯＳＦＥＴ活性領域がパターンニング（素子分離）
された状態となる（図１２（ａ）参照）。
造方法を説明する。図１２〜図１４は、本実施形態に係
る半導体装置の製造方法を説明する図である。先ず、例
えば、IEDM'91 pp.683（Tetsu Tanaka等）もしくは特開
平１０−１２５８８１号公報等の公知の手法により、基
板内部に裏面ゲートｇ２を形成しながら、張り合わせＳ
ＯＩ基板２０ａを作製する。これらの手法にてＳＯＩ基
板を加工した場合、Ｓｔｏｐｐｅｒを用いた選択研磨後
はＭＯＳＦＥＴ活性領域がパターンニング（素子分離）
された状態となる（図１２（ａ）参照）。
【００９３】ここで、裏面ゲートｇ２は、例えばＢ+を
十分にドープした１５０ｎｍのｐ+ＰｏｌｙＳｉからな
り、裏面ゲート酸化膜である絶縁膜２ｂの厚さは、例え
ば３０ｎｍとする。
十分にドープした１５０ｎｍのｐ+ＰｏｌｙＳｉからな
り、裏面ゲート酸化膜である絶縁膜２ｂの厚さは、例え
ば３０ｎｍとする。
【００９４】次に、図１２（ｂ）に示すように、薄くＳ
ｉＯ2をＳＯＩ膜２３の表面に成長させた後、チャネル
形成部１０となる領域に、例えば以下の条件にて、不純
物をイオン注入する。 イオン種：ＢＦ２＋、加速電圧：１５ｋｅＶ、ドーズ
量：６×１０12ｃｍ-2、注入角：０°
ｉＯ2をＳＯＩ膜２３の表面に成長させた後、チャネル
形成部１０となる領域に、例えば以下の条件にて、不純
物をイオン注入する。 イオン種：ＢＦ２＋、加速電圧：１５ｋｅＶ、ドーズ
量：６×１０12ｃｍ-2、注入角：０°
【００９５】このイオン注入によって、チャネル形成部
１０は、ゲート長方向に均一に不純物がドープされるこ
とになる。
１０は、ゲート長方向に均一に不純物がドープされるこ
とになる。
【００９６】次に、表面ゲート酸化膜となる絶縁膜２ａ
を形成後、図１２（ｃ）に示す表面ゲートｇ１となるＰ
ｏｌｙＳｉを堆積し、表面ゲートｇ１に不純物（Ｐｈｏ
ｓ）を導入した後、パターニングする。
を形成後、図１２（ｃ）に示す表面ゲートｇ１となるＰ
ｏｌｙＳｉを堆積し、表面ゲートｇ１に不純物（Ｐｈｏ
ｓ）を導入した後、パターニングする。
【００９７】次いで、図１３（ａ）に示すように、表面
ゲートｇ１に対して自己整合的にエクステンション領域
１２を形成するための不純物をイオン注入する。このと
きのイオン注入条件は、例えば以下のようになる。 イオン種：Ａｓ+、加速電圧：２．５ｋｅＶ、ドーズ
量：２．４×１０15ｃｍ- 2、注入角：０°
ゲートｇ１に対して自己整合的にエクステンション領域
１２を形成するための不純物をイオン注入する。このと
きのイオン注入条件は、例えば以下のようになる。 イオン種：Ａｓ+、加速電圧：２．５ｋｅＶ、ドーズ
量：２．４×１０15ｃｍ- 2、注入角：０°
【００９８】次に、図１３（ｂ）に示すように、エクス
テンション領域１２と隣接するチャネル形成部１０の端
部に、チャネル不純物濃度中央部に対してが相対的に高
い高濃度領域１１を形成するため、例えば、以下の条件
によって斜めイオン注入（HaloもしくはPocketイオン注
入）を行う。 イオン種：Ｂ+、加速電圧：８．０ｋｅＶ、注入角：２
０°、ドーズ量：１．０×１０14ｃｍ-2（１．２５×１
０13×８の８方向分割注入）。
テンション領域１２と隣接するチャネル形成部１０の端
部に、チャネル不純物濃度中央部に対してが相対的に高
い高濃度領域１１を形成するため、例えば、以下の条件
によって斜めイオン注入（HaloもしくはPocketイオン注
入）を行う。 イオン種：Ｂ+、加速電圧：８．０ｋｅＶ、注入角：２
０°、ドーズ量：１．０×１０14ｃｍ-2（１．２５×１
０13×８の８方向分割注入）。
【００９９】上記のように、表面ゲートｇ１に対して自
己整合的に斜めイオン注入を行うことによって、エクス
テンション領域１２に接して、チャネル形成部１０の相
対的に不純物濃度が高い領域をゲート長に依存せずに一
定幅形成することが可能となる。
己整合的に斜めイオン注入を行うことによって、エクス
テンション領域１２に接して、チャネル形成部１０の相
対的に不純物濃度が高い領域をゲート長に依存せずに一
定幅形成することが可能となる。
【０１００】次に、図１３（ｃ）に示すように、ＳｉＯ
2の全面堆積とエッチバックとにより、表面ゲートｇ１
の側壁にサイドウォール３を形成する。次に、図１４
（ａ）に示すように、ソース４、ドレイン５となる拡散
層に不純物（例えば、Ａｓ）を高濃度にイオン注入した
後、不純物の活性化のための熱処理を、例えば以下の条
件によって行う。 ９５０℃、１０秒、Ｎ2雰囲気中、ＲＴＡ処理
2の全面堆積とエッチバックとにより、表面ゲートｇ１
の側壁にサイドウォール３を形成する。次に、図１４
（ａ）に示すように、ソース４、ドレイン５となる拡散
層に不純物（例えば、Ａｓ）を高濃度にイオン注入した
後、不純物の活性化のための熱処理を、例えば以下の条
件によって行う。 ９５０℃、１０秒、Ｎ2雰囲気中、ＲＴＡ処理
【０１０１】その後、図１４（ｂ）に示すように、表面
ゲートｇ１、ソース４、ドレイン５に自己整合的にシリ
サイド３０を形成し、図１４（ｃ）に示すような層間絶
縁膜４０の堆積と、コンタクトホールの形成、およびメ
タライゼーションを行う。
ゲートｇ１、ソース４、ドレイン５に自己整合的にシリ
サイド３０を形成し、図１４（ｃ）に示すような層間絶
縁膜４０の堆積と、コンタクトホールの形成、およびメ
タライゼーションを行う。
【０１０２】このようなダブルゲート型のＳＯＩトラン
ジスタにより、短チャネル効果による閾値のＲｏｌｌ−
ｏｆｆをＳＯＩ膜の薄膜化のみに依存せず、抑制するこ
とが可能となる。その結果、０．１０μｍ以降の微細デ
バイスでも２０〜５０ｎｍ程度のＳＯＩ膜厚で閾値のＲ
ｏｌｌ−ｏｆｆを抑制することができるようになる。
ジスタにより、短チャネル効果による閾値のＲｏｌｌ−
ｏｆｆをＳＯＩ膜の薄膜化のみに依存せず、抑制するこ
とが可能となる。その結果、０．１０μｍ以降の微細デ
バイスでも２０〜５０ｎｍ程度のＳＯＩ膜厚で閾値のＲ
ｏｌｌ−ｏｆｆを抑制することができるようになる。
【０１０３】以上、第３実施形態に係る半導体装置の製
造方法を説明したが、ここで説明した内容はあくまでも
本発明の一例であって、本発明はこれらの各プロセス条
件の値に限定されるものではない。また、本実施形態で
はＮ−ＭＯＳトランジスタの製造方法について説明して
いるが、Ｐ−ＭＯＳトランジスタの場合についても全く
同様に製造することが可能である。さらに、Ｃ−ＭＯＳ
トランジスタについてもレジストマスクにてイオン種を
打ち分ける事により、製造することが可能である。
造方法を説明したが、ここで説明した内容はあくまでも
本発明の一例であって、本発明はこれらの各プロセス条
件の値に限定されるものではない。また、本実施形態で
はＮ−ＭＯＳトランジスタの製造方法について説明して
いるが、Ｐ−ＭＯＳトランジスタの場合についても全く
同様に製造することが可能である。さらに、Ｃ−ＭＯＳ
トランジスタについてもレジストマスクにてイオン種を
打ち分ける事により、製造することが可能である。
【０１０４】
【発明の効果】以上説明したように、本発明によれば次
のような効果がある。すなわち、完全空乏型ＳＯＩトラ
ンジスタの短チャネル効果による閾値ＶｔｈのＲｏｌｌ
−ｏｆｆを、チャネル形成部（ＳＯＩ膜）の薄膜化に依
存せず抑制することが可能となる。これにより、短チャ
ネルのトランジスタを構成する場合でもＳＯＩ膜を極端
に薄くしなくて済むことから、寄生抵抗の増大の抑制、
キャリア移動度低下の抑制、および拡散層（ソース、ド
レイン）へのコンタクト形成を容易にすることが可能と
なる。また、トランジスタの閾値がＳＯＩ膜厚の変動に
依存せず、信頼性の高い完全空乏型ＳＯＩトランジスタ
を提供することが可能となる。
のような効果がある。すなわち、完全空乏型ＳＯＩトラ
ンジスタの短チャネル効果による閾値ＶｔｈのＲｏｌｌ
−ｏｆｆを、チャネル形成部（ＳＯＩ膜）の薄膜化に依
存せず抑制することが可能となる。これにより、短チャ
ネルのトランジスタを構成する場合でもＳＯＩ膜を極端
に薄くしなくて済むことから、寄生抵抗の増大の抑制、
キャリア移動度低下の抑制、および拡散層（ソース、ド
レイン）へのコンタクト形成を容易にすることが可能と
なる。また、トランジスタの閾値がＳＯＩ膜厚の変動に
依存せず、信頼性の高い完全空乏型ＳＯＩトランジスタ
を提供することが可能となる。
【図１】第１実施形態に係る半導体装置を説明する模式
断面図である。
断面図である。
【図２】チャネル長の異なる半導体装置の構成を説明す
る模式断面図である。
る模式断面図である。
【図３】ゲート長（チャネル長）に対する閾値電圧の変
化を説明する図である。
化を説明する図である。
【図４】半導体装置の製造方法を順に説明する模式断面
図（その１）である。
図（その１）である。
【図５】半導体装置の製造方法を順に説明する模式断面
図（その２）である。
図（その２）である。
【図６】半導体装置の製造方法を順に説明する模式断面
図（その３）である。
図（その３）である。
【図７】ＳＯＩ膜厚による不純物濃度の差を説明する模
式図である。
式図である。
【図８】閾値のゲート長依存性を説明する図である。
【図９】第２実施形態に係る半導体装置を説明する模式
断面図である。
断面図である。
【図１０】第３実施形態に係る半導体装置を説明する模
式断面図である。
式断面図である。
【図１１】第３実施形態に係る半導体装置の具体例を説
明する模式断面図である。
明する模式断面図である。
【図１２】第３実施形態に係る半導体装置の製造方法を
説明する模式断面図（その１）である。
説明する模式断面図（その１）である。
【図１３】第３実施形態に係る半導体装置の製造方法を
説明する模式断面図（その２）である。
説明する模式断面図（その２）である。
【図１４】第３実施形態に係る半導体装置の製造方法を
説明する模式断面図（その３）である。
説明する模式断面図（その３）である。
１…半導体装置、２…ゲート、２ａ…絶縁膜、３…サイ
ドウォール、４…ソース、５…ドレイン、１０…チャネ
ル形成部、１１…高濃度領域、１２…エクステンション
領域、２０…ＳＩＭＯＸ基板、２０ａ…張り合わせ基
板、２１…支持基板、２２…埋め込み酸化膜、２３…Ｓ
ＯＩ膜、ｇ１…表面ゲート、ｇ２…裏面ゲート
ドウォール、４…ソース、５…ドレイン、１０…チャネ
ル形成部、１１…高濃度領域、１２…エクステンション
領域、２０…ＳＩＭＯＸ基板、２０ａ…張り合わせ基
板、２１…支持基板、２２…埋め込み酸化膜、２３…Ｓ
ＯＩ膜、ｇ１…表面ゲート、ｇ２…裏面ゲート
フロントページの続き Ｆターム(参考） 5F048 AB03 AC01 BA09 BB08 BC05 BC06 BE08 BF06 BG07 DA23 5F110 AA03 AA04 AA08 BB04 CC02 DD05 DD13 EE05 EE09 EE14 EE30 EE32 EE42 GG02 GG12 GG25 GG32 GG34 GG37 GG51 GG52 HJ01 HJ04 HJ13 HJ23 HK05 HK40 HM15 NN02 NN62 QQ11
Claims (10)
- 【請求項１】 完全空乏型のＳＯＩ（Silicon on Insul
ator）トランジスタにおいて、 チャネル形成部における不純物濃度が、ゲート長方向に
沿って不均一に注入されていることを特徴とする半導体
装置。 - 【請求項２】 前記チャネル形成部において、そのチャ
ネル形成部に隣接する高濃度拡散層の近傍に、前記チャ
ネル形成部の中央部よりも不純物濃度が高い高濃度領域
を備えていることを特徴とする請求項１記載の半導体装
置。 - 【請求項３】 前記チャネル形成部において、そのチャ
ネル形成部に隣接するエクステンション層の近傍に、前
記チャネル形成部の中央部よりも不純物濃度が高い高濃
度領域を備えていることを特徴とする請求項１記載の半
導体装置。 - 【請求項４】 前記高濃度領域のゲート長方向の大きさ
は、ゲート長に依存しないことを特徴とする請求項２ま
たは請求項３記載の半導体装置。 - 【請求項５】 前記チャネル形成部の厚さは、前記ゲー
ト長の１／１０より厚く１／２以下であることを特徴と
する請求項１記載の半導体装置。 - 【請求項６】 前記チャネル形成部の中央部に不純物の
ノンドープ領域が設けられていることを特徴とする請求
項１記載の半導体装置。 - 【請求項７】 前記ノンドープ領域は、不純物濃度が５
×１０17ｃｍ-3以下であることを特徴とする請求項７記
載の半導体装置。 - 【請求項８】 前記チャネル形成部を間にして第１ゲー
トと第２ゲートとが形成されていることを特徴とする請
求項１記載の半導体装置。 - 【請求項９】 ＳＯＩ層の素子形成領域にゲート酸化膜
を形成し、そのゲート酸化膜を介してゲートを形成する
工程と、 前記素子形成領域の前記ゲートと対応するチャネル形成
部の端部に、そのチャネル形成部の中央部より不純物濃
度が高い高濃度領域を形成する工程と、 前記素子形成領域のチャネル形成部以外の部分に不純物
注入を行ってソース、ドレインを形成し、完全空乏型の
ＳＯＩトランジスタ構造を構成するする工程とを備える
ことを特徴とする半導体装置の製造方法。 - 【請求項１０】 前記ＳＯＩ層を間にして前記ゲートと
反対側となる基板内に、予め別のゲートを形成しておく
ことを特徴とする請求項９記載の半導体装置の製造方
法。
Priority Applications (6)
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|---|---|---|---|
| JP2001257203A JP3982218B2 (ja) | 2001-02-07 | 2001-08-28 | 半導体装置およびその製造方法 |
| TW091101657A TWI295087B (ja) | 2001-02-07 | 2002-01-31 | |
| PCT/JP2002/000977 WO2002063697A1 (fr) | 2001-02-07 | 2002-02-06 | Dispositif semi-conducteur et son procede de fabrication |
| KR1020027013176A KR100863921B1 (ko) | 2001-02-07 | 2002-02-06 | 반도체 장치 및 그 제조 방법 |
| US10/240,472 US7378714B2 (en) | 2001-02-07 | 2002-02-07 | Semiconductor device and its manufacturing method |
| US10/832,562 US7253033B2 (en) | 2001-02-07 | 2004-04-26 | Method of manufacturing a semiconductor device that includes implanting in multiple directions a high concentration region |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001-30441 | 2001-02-07 | ||
| JP2001030441 | 2001-02-07 | ||
| JP2001257203A JP3982218B2 (ja) | 2001-02-07 | 2001-08-28 | 半導体装置およびその製造方法 |
Publications (2)
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|---|---|
| JP2002314091A true JP2002314091A (ja) | 2002-10-25 |
| JP3982218B2 JP3982218B2 (ja) | 2007-09-26 |
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ID=26609031
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|---|---|---|---|
| JP2001257203A Expired - Fee Related JP3982218B2 (ja) | 2001-02-07 | 2001-08-28 | 半導体装置およびその製造方法 |
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| KR (1) | KR100863921B1 (ja) |
| TW (1) | TWI295087B (ja) |
| WO (1) | WO2002063697A1 (ja) |
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| JP4044446B2 (ja) * | 2002-02-19 | 2008-02-06 | セイコーインスツル株式会社 | 半導体装置およびその製造方法 |
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| FR2957193B1 (fr) | 2010-03-03 | 2012-04-20 | Soitec Silicon On Insulator | Cellule a chemin de donnees sur substrat seoi avec grille de controle arriere enterree sous la couche isolante |
| FR2953643B1 (fr) * | 2009-12-08 | 2012-07-27 | Soitec Silicon On Insulator | Cellule memoire flash sur seoi disposant d'une seconde grille de controle enterree sous la couche isolante |
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| FR2955204B1 (fr) * | 2010-01-14 | 2012-07-20 | Soitec Silicon On Insulator | Cellule memoire dram disposant d'un injecteur bipolaire vertical |
| FR2955203B1 (fr) * | 2010-01-14 | 2012-03-23 | Soitec Silicon On Insulator | Cellule memoire dont le canal traverse une couche dielectrique enterree |
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