TWI295087B - - Google Patents

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Description

1295087 A7 B7 五、發明説明（1 )
【發明所屬之技術領域】 本發明係關於一種由完全空乏型之SOI電晶體組成之半 導體裝置及其製造方法。 【習知技術】 近年來，盛行從低消耗電力、高速驅動等觀點進行 SOI(Silicon on Insulator)構造之電晶體（SOI電晶體）的開發。 SOI電晶體藉由SOI構造使元件之間容易完全分離，又，已 知在款體錯誤或CMOS電晶體上可進行特有之閂鎖的控制。 因此’依據具備有較早的500nm左右之Si活性層之s〇I構造 ’進行CMOS電晶體之高速、高信賴性化之檢討。 最近，更使SOI之表面S i層薄型至l〇〇nm以下，又，通道 之雜質濃度亦控制在較低的狀態下，大約使Si活性層全體 設為空乏化之條件（完全空乏型s〇i電晶體）時，不僅降低擴 散層電容，由於更具有使Subthreshold區域之陡急汲極電流 上升等優越特性，因此期待可開始應用於今後的行動機器 等所需之低消耗電力LSI。 【發明所欲解決之課題】 然而’在完全空乏型SOI電晶體上隨著設計規格的縮小 ’以致漸漸更需要薄的SOI膜（single Gate tape ;單閘型，一 般通道SOI膜厚低於做成之閘極長的1/10)，因此，顯明以 下所示之課題。 亦即’次世代之微細LSI所要求的SOI膜厚為完全空乏型 SOI電晶體時，僅藉由s〇i膜厚之薄膜化控制短通道效果時 -4- 本纸張尺度適用中@ g家操準(CNS) Μ規格(2鮮297公寶)
裝 訂 1295087 A7 B7 五、發明説明（2 ) ，隨著閘極長的縮小愈發需要薄的SOI層。 例如，在 1998IEEE，IEDM98, ρ·407-ρ·410 中，Hon-Sum Philip Wong等，雖然揭示有使用裝置模擬器之計算結果，惟在0.1 //m世代之電晶體的情況下，若SOI膜厚不低於10nm以下， 則無法充分控制Vth之Roll-off。然而，這是模擬器的結果 ，實際上以這種薄的SOI膜厚製作裝置時，將產生如下所述 製程上之問題。 (1) 寄生電阻的增大 (2) 臨限值（Vth)之控制性的惡化 (3) 對擴散層連接形成的問題 (4) 載體之移動度降低的問題（量子效果） (5) 結晶性的惡化（Si之凝集的產生） 亦即，當SOI層極端薄膜化時，即使形成矽化物，由於Si 層為有限的膜厚，因此即使金屬的膜厚厚，亦無法降低寄 生電阻。而且，擴散層之SOI或是矽化物膜厚變成極端薄時 ，初連接孔形成時之層間絕緣膜之加工時以擴散層阻止蝕 刻相當困難。 又，欲藉由短通道效果抑制SOI層之薄膜化時，伴隨而 來，例如選擇成長磊晶、閘極工作常數控制等之附加成為 必要。另外，要解決因量子效果使載體之移動度降低或Si 之凝集等問題具有材料之本質性問題相當困難。 另外，藉由導入通道之雜質濃度控制完全空乏型SOI電 晶體之臨限值時，臨限值藉由所導入之雜質總量決定。因 此，雜質總量係依存於SOI膜厚而改變，導致因SOI膜厚變 -5- 本纸張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 1295087 五、發明説明（3 ) 動使臨限值之偏差分布變大。 【用以解決課題之方案】 本發明係為了解決上述課題而所纟 半導體裝置，係在完全空乏：。料，本發明之 絕緣物上）電晶體中，使通道^ ( 1 le°n Gn Insul_;碎在 長度方向不均句佈植者以邵之雜質濃度沿著閑極之 又’’有關本發明之半導I#樂 . , , a置的氣造方法，係具備有以 下步驟·在SOI層又元件形成區 問極氧化膜上形成閉極之步驟.=極"化膜，且在該 L, 驟，於與上述元件形成區域之 上述閘極對應的通道形成部之 A . + A， 邵上形成雜質濃度高於該 通道形成部中央邵之高濃度區域之步驟：在上述元件形成 區域（通道形W卜的部分進行雜質佈植，以形成源極 、沒極，且構成完全空乏型之⑽電晶體構造之步驟。 根據本發明，在完全空乏型之S0I電晶體中因為通道 形成部之雜質濃度沿著㈣之長度方向不均㈣植，俾使 長通道電晶體中以佔去通道形成部大半之低雜質濃度決定 ，在短通道電晶體中’以通道形成部之高濃度區域的雜質 濃度決定。 尤其是，藉著該相對濃度高的高濃度區域不依存電晶體 之通道長，俾使以固定之區域寬度形成，俾使隨著通道長 之變動控制臨限值之變動（若為短通道則臨限值變小）。 【圖式之簡要說明】 圖1係說明第1實施形感之半導體裝置的模式剖視圖^ 圖2 (a)及（b)係說明通道長不同之半導體裝置之構成的模 -6 - 適用中國國家標準(CNS) A4規格(210X297公爱) 1295087 五 發明説明 A7 B7 式剖視圖。 圖3係用以說明臨限值電壓相對於閘極長（通道長》之變 化圖式。 圖4 (a)、（b)、（c)係順序說明半導體裝置之製造方法的模 式剖視圖（其1)。 圖5(a)、（b)、（c)係順序說明半導體裝置之製造方法的模 式剖視圖（其2 )。 圖6(a)、（b)、（c)係順序說明半導體裝置之製造方法的模 式剖視圖（其3 )。 圖7 (a)、（b)及（a’）、（b*)係用以說明S0I膜厚之雜質濃度的 差之模式圖。⑷及（b)係顯示閘值佈植不久之後，（a，）及（b，) 係顯示熱處理。 圖8係用以說明臨限值之閘極長依存性之圖式。 圖9 (a)、（b)係用以說明第2實施形態之半導體裝置的模 式剖視圖。 圖10(a)、（b)係用以說明第3實施形態之半導體裝置的模 式剖視圖。 圖11係用以說明第3實施形態之半導體裝置具體例之模 式剖視圖。 圖12(a)、（b)、（c)係說明第3實施形態半導體裝置之製造 方法的模式剖視圖（其1)。 圖13(a)、（b)、（c)係說明第3實施形態半導體裝置之製造 方法的模式剖視圖（其2 )。 圖14(a)、（b)、（c)係說明第3實施形態半導體裝置之製造 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐)
裝 訂
1295087 A7 B7 五、發明説明（5 ) 方法的模式剖視圖（其3 )。 【元件符號說明】 1 半導體裝置 2 閘極 2a絕緣膜 3 側壁 4 源極 5 汲極 10通道形成部 11高濃度區域 12延伸區域 20 SIMOX基板 20a黏合基板 21支持基板 22埋入氧化膜 23 SOI膜 gl表面閘極 g2背面閘極 【發明之實施型態】 以下，依據圖式說明本發明之實施形態。圖1係說明第1 實施形態之半導體裝置的模式剖視圖。該半導體裝置1係 由形成於SIM0X基板20 (Low Dose SIM0X)上之SOI層23之完 全空乏型SOI電晶體組成者。 在SOI膜23上之中央部分形成通道形成部10、在兩端部分 -8- 本纸張尺度適用中國國家標準(CNS) A4規格(210X297公爱） 1295087 A7 B7 五、發明説明（6 ) 形成源極4、汲極5。又，在通道形成部10上介存絕緣膜2a 形成有閘極2 〇 在閘極2兩側形成側壁3，於該側壁3下方之SOI膜上形成 有延伸區域12。 在這種完全空乏型SOI電晶體中，在本實施形態中，通 道形成部10之雜質濃度具有沿著閘極2之長度方向（源極4 至汲極5 )不均勻佈值之特徵。 具體而言，在通道形成部10之延伸區域12附近具備有雜 質濃度高於通道形成部10中央部之高濃度區域11。此外， 在未形成延伸區域12之電晶體時，於通道形成部10之源極4 及汲極5附近設置有高濃度區域11。 在此，當半導體裝置1為N-MOS電晶體時，例如形成p.型 至20 Ω · cm組成之電阻率之支持基板21、例如形成埋入氧 化膜22的厚度100 nm之SIM0X基板20。 成為閘極2正下方之SOI膜23 (通道形成部10)例如成為26 nm厚度，在擴散層亦即源極4、沒極5及閘極2上例如藉由 沉積膜厚5 nm之Co(鈷）自行對準形成有矽化物30 (CoSi2之 膜厚為〜18 nm)。 閘極2與通道形成部10之間的絕緣膜2a約為3.5 nm厚，閘 極2係由充分摻雜Phos之n+ PolySi (200 nm厚）所組成。 源極4、汲極5及延伸區域12皆摻雜高濃度As，包含延伸 區域12之SOI膜23係充分進行低電阻化。形成於閘極2側壁 之側壁空間3係藉由3丨02預先形成，該寬度係形成約〜100 nm ° -9- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 1295087 A7 ____B7 五、發明説明（7 ) 通道形成部10之中央附近的雜質濃度雖然成為〜2 X 1018cm·3 (硼的劑量為6 X 1012cm·2)，但是通道形成部1〇之高 濃度區域11的雜質濃度其峰值濃度成為〜3>< 1〇19cm·3 (硼的 劑f為〜1 X 10 cm 2) ^該通道形成部1 〇之高濃度區域11即 使閘極2之長度不同，例如橫方向（閘極長方向）亦一律形 成〜50 nm 〇 藉著形成這種構造，N-MOS電晶體之臨限值Vth雖然在閘 極長〜6·0 μηι之長通道電晶體中成為Vth〜〇·4γ，但是在閘 極長〜0· 14 μπι之短通道電晶體中卻降低至Vth〜〇·3ν左右， 因此可使Roll-off抑制在〜0.1 V左右。 圖2係說明通道長相異之半導體裝置之構成的模式剖視 圖。在本實施形態中，如圖2(a)所示由閘極長Lgl組成之通 道形成部10之長電晶體（長通道電晶體）以及如圖2 (b)所示 由閘極長Lg2組成之通道形成部10之短電晶體（短通道電晶 體）中，使設置於通道形成部10之高濃度區域u的寬度0不 依存於閘極長而設為固定。 藉此’隨著閘極長之變動可抑制電晶體之臨限值變動 (當短通道愈短，則臨限值愈小）^這是因為當短通道電晶 體愈短’則相對提尚雜質濃度，因此提昇實際 的通道形成 部10之雜質濃度之緣故。 圖3係用以說明臨限值電壓相對於閘極長（通道長）之變 化圖式。在該圖中，顯示在通道形成部未具高濃度區域之 習知技術之N-M0S電晶體之臨限值電壓變化與在通道形成 部具有问；辰度區域之本發明N_M〇s電晶體之臨限值電壓變 -10·
1295087 A7 ____ B7 五、發明説明（8 ) 化。 在長通遒側中，雖然本發明與習知技術約成為相同臨限 值Vth ’但是在短通道側習知技術為大幅下降，而本發明則 呈小幅下降。 因此’在本實施形態中，即使縮短閘極長（通道長），亦 可使通道形成部（SOI膜）之厚度不致變薄，並抑制臨限值電 壓的降低。尤其是，在本實施形態之半導體裝置1中，可 使S01膜之厚度比閘極長之1/10更厚1/2以下。 繼I ’說明有關本實施形態之半導體裝置的製造方法。 圖4至圖5係依序說明有關本實施形態之半導體裝置的製造 方法之模式剖視圖。首先，如圖4 (a)所示，例如準備p型〜 20Ω .cm組成之電阻率之支持基板21、埋入氧化膜22的厚 度例如loo nm、301膜23的厚度〜42 nmiSIM〇x基板2〇，以 週知之手法（例如溝渠蝕刻法）進行元件分離。 繼之，如圖4(b)所示，、在成為通道形成部1〇之3〇1膜乃上 離子佈植雜質。離子佈植條件如下： 離子種：BF2+、加速電壓：15 _、劑量：6 χ 1〇1 W2 、佈植角：〇。。 藉由該離子佈植，於通道形成部10上之閘極長方向成為 均勻掺雜雜質的狀態。然後，在s⑽23上形成約35咖厚 之絕緣膜2a，並沉積圖4(C)所示成為閘極2之P〇lySi。然後， 在PolySi上導入雜質（Phos)之後，進行圖案化以形成閉極2。 繼之，如圖5⑷所示，將相對於閘極2用以自行對準形 成延伸區域12之雜質佈植於s〇I膜23。此時之離子佈植條 -11 . 1295087
件如下： 離子種：As+、铋4Φ咖坑 加逮电壓：2.5 keV、劑量：2.4Χ l〇15cm·2 、佈植角：〇 〇 〇 然後，4 12圖5 (b)所示，由於在與延伸區域12鄰接之通道 形成部10¾却 祕 言之二_郅’通道雜質濃度相對於中央部形成相對濃度 ^同濃度區域11 ,例如藉由以下之條件進行傾斜離子佈 植（Hal。或是ρ()(^離子侔植）。 離子種·Τ5+ , ,j. • B 、加速電壓：8·〇 keV、劑量：！ 28χ 1〇丨4cm.2 (X 1〇 X 8之8方向分割佈植）、佈植角：20。。 如此，藉由對於閘極2自行對準傾斜地進行離子佈植， 可在與延伸區域12鄰接之通道形成部1〇端部，以不依 存閘極長之固定寬度形成相對於中央雜質濃度高的高濃度 區域11。 繼之如圖5 (c)所示，藉由全面沉積與回蝕si〇2，以在 閉極2側壁形成側壁3 ^然後，如圖6⑷所示，對成為源極 4、汲極5之SOI膜23高濃度離子植入雜質（例如As)之後，利 用以下的條件進行雜質之活性化的熱處理。 950 C、10秒、N2環境中、rtA處理。 然後’如圖6 (b)所示，自行對準閘極2、源極4及汲極5 以形成♦化物30，並進行如圖6(c)所示之層間絕緣膜4〇的 沉積與接觸孔的形成以及金屬噴鍍法。 在本實施形態之半導體裝置1中，由於即使構成短通道 電晶體，在不依存SOI膜23之薄膜化的狀況下亦可抑制臨限 值變動’可將SOI膜23設在閘極長的1/1〇至1/2，在接觸孔形 -12- 本纸張尺度適用中國國家標準(CNS) A4規格(210X297公爱)
裝 訂
A7 B7 1295087 五、發明説明（1〇 ) 成時以源極4、汲極5阻止層間絕緣膜40之蝕刻成為容易， 可謀求製造條件之緩和。藉由上述步驟，完成本實施型態 之半導體裝置1。 此外，在上述所說明之實施形態中，雖然以N-MOS晶體 為例，惟亦可應用P-MOS電晶體。又，即使為CMOS電晶體 ，亦可以光阻遮罩佈植離子種加以製造。
線- 丹者，雖然使用SIMOX基板作為SOI基板，惟除此之外亦 可使用以ELTRAN、Unibond等黏合法做成之SOI基板。又， 電晶體之各構造、雜質濃度及離子佈植條件等並不限於上 述之例。 繼之，就第2實施形態加以說明》有關第2實施形態之半 導體裝置係在第1實施形態之完全空乏型SOI電晶體組成之 半導體裝置，其特徵在於，在通道形成部設置雜質濃度相 對低之無摻雜區域之點。 在此，欲以通道形成部之雜質濃度控制完全空乏型SOI 電晶體之臨限值時，臨限值利用所導入之雜質總量加以決 定。結果，產生如下之問題。 (1) 雜質的總量依存soi膜厚並導入通道形成部。 (2) 雜質佈植不久之後的雜質濃度依存SOI膜而變化，並 藉由之後的熱處理擴散至埋入氧化膜中或是析出至界面之 雜質總量依存SOI膜厚而完全變化。 上述（1)之結果，即使在閘極佈植後的雜質側面之再分布 完全沒有的情況下，當SOI膜厚越厚，則導入至通道形成部 之雜質總量變多，臨限值設定為更高0 -13- 本纸張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 1295087 A7 B7 五、發明説明（11 ) 又，上述（2)之結果，欲使雜質大部分留在SOI活性層中 ，雖然將飛程Rp設定在SOI層中，但此時，SOI/埋入氧化膜 界面附近的雜質濃度在SOI膜厚較厚時濃度低，SOI膜厚薄 時濃度變高。 此時，導入SOI層中之雜質雖然藉由熱處理擴散至埋入 氧化膜中或是析出至埋入氧化膜界面，惟該雜質之擴散/析 出基本上係按雜質濃度比例產生，所以SOI/埋入氧化膜界 面附近的雜質濃度變高之薄SOI層更為顯著。 圖7係用以說明因SOI膜厚產生雜質濃度之差之模式圖。 亦即，如圖7⑷所示，當SOI膜厚厚時，雜質大部分佈植入 SOI層中，在熱處理後，如圖7 (b’）所示，使SOI層外之擴散 少 〇 結果，因應熱處理的程度，在薄SOI層與厚SOI層上時效 之雜質總量之差越發增大。尤其是當雜質為硼時，由於 Si02中之擴散係數大於Si中之擴散係數，因此，導入通道形 成部之雜質在埋入氧化膜界面附近之濃度降低。又，當雜 質為磷時，已知在Si/Si02界面析出磷，結果成為與雜質濃 度降低之情況相同。在最壞的情況下，於充分的熱處理後 ，使SOI層中之雜質濃度不依存於SOI膜厚而成為固定，此 時電晶體之完成臨限值係單純地按通道形成部之SOI膜厚之 比例。 現在，薄膜SOI之膜厚面内分布即使為比較良好的情況 亦有± 4.0 nm左右，惟當0.13 μιη完全空乏型SOI電晶體完成 之通道形成部的中心SOI膜厚設定為26 nm (從短通道效果 -14- 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐） 1295087 A7 B7 五、發明説明（12 ) 決定上限之SOI膜厚），將中心之臨限值設定為0.3V (雜質 濃度〜2 X 1018cm·3)時，通道雜質濃度比較高，為了使SOI 膜厚變薄使完成的通道形成部之雜質濃度不依存於SOI膜厚 而成為約固定之值，僅因SOI膜厚面内分布產生± 46 mV之 臨限值分布。 在LSI之消耗電力降低時，雖然電源電壓下降最有功效， 惟必須在不使動作速度降低之情況下使電源電壓下降。當 Worst Case Design時，若使臨限值之偏差分布變小，則無法 將臨限值設定為較低。藉此，當考慮應用低電力LSI時， 如上述之臨限值分布增大則成為必須解決之問題。 又，雖然公告有在閘極形成後通過閘極，並於通道形成 部離子佈植雜質之情況下，可使通道雜質導入後之熱製程 降低，亦可抑制狹通道效果（M. Racanelli等；IEDM Tech-Dig^WSpp.SSS) ， 惟此時 ，由於在 閘極形 成後通過閘極 ，並 於通道形成部離子佈植雜質，因此通過比較厚的閘極，在 薄膜之活性SOI層導入雜質，導致離子之飛程的分布△ Rp變 大。 藉此，導入活性SOI層之雜質總量係大大依存於SOI膜厚 而變動（深度方向之雜質濃度一樣近），結果使臨限值之SOI 膜厚依存性變大。 根據上述背景，可求出完全空乏型SOI電晶體及其適當 的製造方法，使得在完全空乏型SOI電晶體中，即使在以導 入至通道形成部之雜質濃度控制該臨限值的情況下，亦可 以抑制臨限值之SOI膜厚依存性。 -15- 本纸張尺度適用中國國家標準(CNS) A4規格(210X297公釐) 裝 訂
線
1295087 A7 B7 五、發明説明（13 ) 本實施形態係依據上述觀點，在關於第1實施形態之完 全空乏型SOI電晶體組成的半導體裝置1 (參照圖1 )中，其 特徵在於，在通道形成部10之中央部設置雜質之無摻雜區 域之點。 亦即，至少在閘極沉積前不對通道形成部10進行用以調 整臨限值之雜質佈植，在閘極形成/圖案化後，使用傾斜離 子佈植等從閘極之側壁附近部對於通道形成部10進行用以 調整臨限值之雜質佈植（對於閘極圖案從傾斜處自行對準地 離子佈植：Halo或是Pocket離子佈植）。 在此，尤其是藉由使完全空乏型SOI電晶體之通道形成 部10的雜質濃度側面在擴散層或是延伸區域附近相對提高 ，俾使在通道形成部10之中央附近相對降低而進行控制.， 不依存SOI膜厚之薄膜化而可達抑制因短通道效果引起臨限 值降低之問題。 藉由上述方法，在圖2 (a)所示之長通道電晶體中，雖臨 限值佔通道形成部10之大半的低雜質濃度（最初之SOI基板 的雜質濃度）所決定之值（Poly Si閘極之N-MOS、P-MOS皆為 〜0V)，惟在圖2 (b)所示之短通道電晶體中，可決定擴散層獲 延伸區域12附近之相對提高的雜質濃度所決定之臨限值。 由於用以決定該短通道電晶體之臨限值的高雜質濃度區
域在閘極圖案形成後進行，因此雜質設定為全部佈植入SOI 層中之條件，且藉由將之後的熱處理設定在所需之最低限 的短時間，可抑制高雜質濃度區域之雜質再分布。結果， 如圖8所示，可抑制短通道電晶體之臨限值的SOI膜厚依存 -16- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) A7 B7 1295087 五、發明説明（14 ) 性。 長通道電晶體之臨限值在PolySi閘極、N-MOS、P-MOS時 皆設定為〜0V，使臨限值之SOI膜厚依存性約為零。在一 般的LSI中，雖然長通道電晶體使用的機會較少，但是若再 適當的臨限值中使用長通道電晶體時，亦可串聯連接長通 道電晶體與短通道電晶體且設定在適當的臨限值。 繼而，說明第2實施型態的具體例。圖9係用以說明第2 實施形態之具體例的模式剖視圖，係顯示形成於SIM0X基 板上之N-M0S電晶體之剖視圖。在圖9中，N-M0S電晶體 係形成於例如由ρ型〜20 Ω · cm組成之電阻率的支持基板及 埋入氧化膜厚100 mn之SIM0X基板（LowDoseSIMOX) 20上。 在閘極正下方之SOI層23的厚度係例如成為26 nm，源極4 及汲極5之擴散層及閘極2係例如藉由沉積膜厚5 nm之鎳自 行對準形成有矽化物30 ( CoSi2i膜厚為擴散層、閘極上皆 為〜18 nm) 〇 成為閘極氧化膜之絕緣膜2a厚度為3.5 nm，閘極2係由充 分摻雜Phos之n+ PolySi，厚度200 nm所組成。擴散層及延伸 區域12之As皆為高濃度摻雜，使包括延伸區域12之Si層充 分低電阻化。在閘極2側壁所形成之側壁3係以Si02形成， 其寬度例如為100 nm。 在此，閘極2正下方之通道形成部10中央附近（無摻雜區 域）之雜質濃度至少例如閘極長大於0.5 μιη之長通道電晶體 中，成為最初之SOI基板亦即5X10ncm·3以下之非雜質濃度。 此外，在閘極長短於0.5 μηι之短通道電晶體中，有效的 -17- 本紙張尺度適用中國國家標準(CNS) Α4規格(210 X 297公釐) 1295087 A7 B7 五、發明説明（15 ) 通道雜質濃度因應閘極長的縮小變成高濃度，例如在0.13 μιη之閘極長中成為〜2 X 1018cm·3之雜質濃度。 與通道形成部10連接之延長區域12連接，或是該附近之 高濃度區域11的雜質濃度峰值濃度為〜3 X 1019cnT3 (劑量B 為〜1 X 1014cnT2)。該通道形成部10之高濃度區域11即使閘 極長不同，亦一律在橫方向設為形成〜50 nm。 藉由這種構造，N-MOS電晶體之臨限值Vth之閘極長Lg在 0.5 μιη之長通道電晶體中Vth設為〜0.0V，Vth之SOI膜厚依 存性大致上消失。又，L g在0.13 μηι之短通道電晶體中Vth 設為〜0.3V，此時在將雜質導入Halo離子之後，由於僅進 行最低限之熱處理，因此隨著雜質的再分佈，可充分抑制 Vth之SOI膜厚依存性。 此外，在上述說明中，雖顯示NMOS電晶體之一例，但 是本發明並非限定於在此使用之各種條件等者。又，形成 有SOI電晶體之SOI基板除了 SIMOX以外，亦可使用Unibond 等市售之黏合基板。又，SOI膜厚、電晶體之各構造、雜質 之濃度獲其Profile等可適當設計變更。當然，對於P-MOS電 晶體亦全部相同，為可應用本發明者。 繼之，說明有關第2實施形態之半導體裝置的製造方法 。第2實施形態之半導體裝置的製造方法，基本上雖然與 圖4〜圖6所示之第1實施型態相同，但是與圖4 (b)所示對 通道形成部10進行離子佈植之點相異。 亦即，使用SIMOX (例如SOI膜厚〜42 nm)等之SOI基板， 利用習知的手法進行Trench法進行元件分離，繼之，對圖 -18- 本纸張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 1295087 五、發明説明（16 ) ，所成—進行離子佈植，在通道形成 部ι〇之中央部事先設置無摻雜區域。 繼之，、在形成閉極氧化膜之後，如圖4⑷所示，沉積成 為開極2之PolySi。然後，在閉極2導入雜質㈣㈣之後，進 行圖案化以形成閘極2。 然後’如圖5(a)所示，將對於閘極2自行對準形成延伸 區域12之雜貝体植人⑽膜23。此時之離子你植條件與第2 貫施形態相同。 繼而’如目5 (b)所示，由於通道雜質濃度在與延伸區域 =接之通道形成部1〇之端部上中央部形成相對濃度高的 南濃度區域1卜故例如藉由與第丨實施形態相同的條件進行 傾斜離子佈植（Halo或是P〇cket離子佈植）。 如此，藉由對於閘極2自行對準進行離子佈植，俾使在 與延伸區域12鄰接之通道形成部1〇之端部上，從中央使相 對雜質濃度高的高濃度區域U不依存閘極長之固定寬度形 成。 又/ 繼之，如圖5(c)所示，藉由全面沉積^仏與回蝕，在閘 極2側壁形成側壁3。然後，如圖6(a)所示，在成為源極4 、汲極5之501膜23上高濃度離子佈植雜質（例如As)之後， 例如以與第1實施形態相同的條件進行活性化雜質之熱處 理。 、 然後，如圖6(b)所示，自行對準閘極2、源極4、汲極5 以形成碎化物30 ’進行如圖6(c)所示之層間絕緣膜4〇的沉 積、接觸孔的形成以及喷鍍金屬。 -19- 本紙張尺度適用中國國家標準(CNS) A4規格(21〇 x 297公釐） 裝 訂 1295087 A7 B7 五、發明説明（17 ) 根據這種第2實施形態之半導體裝置，在完全空乏型之 SOI電晶體中，即使以通道形成部之雜質濃度控制臨限值時 ，亦可控制臨限值之SOI膜厚依存性。結果，可緩和臨限值 之SOI膜厚依存性，使臨限值得均一性優良，且提昇低消耗 電力化（低電源電壓化）特性。 此外，上述所說明之内容雖然是本發明之一例，但是本 發明並不限定於上述各製程條件之值者。又，所使用之SOI 基板除了使用SIM0X基板之外，亦可使用以黏合法製成之 市售基板，例如ELTRAN或Unibond等。又，在此，雖然就N-M0S電晶體之製造方法加以說明，但是即使為P-M0S電晶 體亦可全部以相同方法進行。再者，即使為C-M0S電晶體 亦可藉由以光阻遮罩分開進行離子佈植加以製造。 繼之，進行第3實施形態之說明。圖10係用以說明第3實 施形態之半導體裝置的模式剖視圖。有關第3實施形態之 半導體裝置為雙閘極型（以通道形成部10為間隔設置有表面 gl與背面g2之構成）之SOI電晶體，俾使通道形成部10之雜 質濃度的側面在擴散層之源極4及汲極5或是延伸區域12附 近相對提高，在通道形成部10之中央部附近相對降低而進 行控制者（參照高濃度區域11)。 藉由這種方法，在圖10(a)所示之長通道電晶體中，臨限 值雖然係以佔去通道形成部10之大半之低雜質濃度來決定 ，但是在如圖10(b)所示之短通道電晶體中，源極4或汲極5 之擴散層或是以延伸區域12附近之濃度相對高的高濃度區 域11之雜質濃度決定之臨限值加以決定。 -20- 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐) 五 、發明説明（ 18 ) 尤其是該同;辰度區域11不依存在電晶體的通道長，俾 丄、固足的區域寬度形成，隨著通道長之變動控制臨限值 =動（若為短通道，則臨限值變小）。這是因為若為短通道 電晶體，則對於高的雜質濃度之貢獻越高，可使有效的通 遒形成部10之雜質變高之緣故。 源極4及汲極5《擴散層或是延伸區域12附近的通道形成 部10形成Μ目對高之„濃度組成之高濃度區域丨丨，在至 /加.工雙閘極型之S0I電晶體一方之閘極後，對於該閉極圖 案自行對準近該部分之離子佈植亦可。尤其是言 漠度區域11相對變廣，因此對於閘極圖案自行對準傾斜離 子佈植（Halo或疋Pocket離子佈植），且因應必要，於之後的 熱處理在橫方向擴散雜質亦可。 如此源極4及汲極5之擴散層或是延伸區域12附近的雜 負；辰度相對之鬲;辰度區域丨丨或藉由調整該區域之寬度 ，使實效之通道形成部10的雜質濃度因應通道長之縮小可 提高，因此隨著通道長之縮小，可補正臨限值上升之r〇ii_ off特性。 繼 <，說明有關第3實施形態之半導體裝置的具體例。圖 11係說明第3實施形態之半導體裝置具體例之模式剖視圖。 圖11所示之半導體裝置丨係在基板内部埋入背面閘極g2之黏 合SOI基板20a上所形成之N-M0S電晶體。 在圖11中，N-M0S電晶體係例如形成於由卩型〜2〇Q · 組成之電阻率的支持基板21，或埋入氧化膜之厚度例如6〇〇 nm之黏合SOI基板20a上。背面基板§2係例如充分佈植硼之 •21 - 本纸張尺度適用中國國家標準(CNS) A4規格(210X297公釐) A7 B7 1295087 五、發明説明（19 ) p+ PolySi，膜厚約150 nm。又，背面閘極氧化膜之絕緣膜2b 的厚度為30 nm，表面閘極gl正下方之SOI膜厚23例如成為40 nm，源極4或汲極5之擴散層及表面閘極gl上例如藉由沉積 膜厚8 nm之Co自行對準形成矽化物30 ( CoSi2之膜厚為擴散 層、閘極上皆為〜29 nm)。 表面閘極氧化膜之絕緣膜2a的厚度為1.8 nm，表面閘極gl 係由充分摻雜Phos之n+PolySi，膜厚150 nm組成。 源極4及汲極5之擴散層及延伸區域12皆高濃度摻雜As， 包括延伸區域12之Si層係充分低電阻化。 形成於表面閘極gl之側壁3係以Si02形成，其寬度係例如 〜100 nm 0 在此，表面閘極gl正下方之通道形成部10中央附近之雜 質濃度雖然成為〜1.5 X 1018cm·3 (劑量B約6 X 1012cm·2)，但 是與通道形成部10之延伸區域12連接或是其附近之高濃度區 域11的雜質濃度峰值為〜2.5X 1019cm·3 (劑量B約1 X 1014cm·2)。 該通道形成部10之雜質濃度相對高的高濃度區域11即使 閘極長不同，亦一律在橫方向設為形成〜50 nm。 此外，在本實施形態中，雖然顯示由N-M0S電晶體組成 之半導體裝置1之一例，但並不限定於本發明在此使用之 各種條件等。又，SOI膜厚、電晶體之各構造及雜質之濃度 或其側面等係可進行適當設計變更。當然對於P-M0S電晶 體亦可全部一樣，應用本發明。 繼之說明第3實施形態之半導體裝置之製造方法。圖12 至圖14係說明本實施形態之半導體裝置之製造方法之圖式 -22- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 1295087 A7 B7 五、發明説明（20 ) 。首先，例如，根據IEDMf91pp.683 (TetsuTanaka等）或是特 開平10-125881號公報等之週知手法，可知一邊在基板内部 形成背面閘極g2，一邊製作黏合SOI基板20a。以上述手法 加工SOI基板時，使用Stopper之選擇研磨後，M0SFET活性 區域成為圖案化（元件分離）之狀態（參照圖12(a))。 在此，背面閘極g2係例如充分摻雜B+之150nm之p+PolySi 組成，背面閘極氧化膜之絕緣膜2b的厚度例如設為30 nm。 繼而，如圖12(b)所示，使薄的3丨02在SI0膜23表面成長之 後，在成為通道形成部10之區域以例如以下之條件離子佈 植雜質。 離子種·· BF2—、加速電壓·· 15keV、劑量·· 6 X 1012cm·2、 佈植角：0 ° 。 藉由該離子佈植，於通道形成部10係在閘極長方向成為 均勻摻雜雜質。 然後，在形成成為表面閘極氧化膜之絕緣膜2a之後，沉 積成為圖12(c)所示之表面閘極gl之PolySi，在表面閘極gl上 導入雜質（Phos)之後，進行圖案化。 繼之，如圖13(a)所示，將相對於表面閘極gl離子佈植用 以自行對準形成延伸區域12之雜質。此時之離子佈植條件 如下： 離子種：As+、加速電壓：2.5 keV、劑量：2.4 X 1015cm·2 、佈植角：0。。 然後，如圖13(b)所示，由於在與延伸區域12鄰接之通道 形成部10端部，對於通道雜質濃度中央部形成相對濃度高 -23- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 1295087 A7 B7 五、發明説明（21 ) 之高濃度區域11，例如藉由以下之條件進行傾斜離子佈植 (Halo或是Pocket離子佈植）。 離子種：B+、加速電壓：8.0 keV、佈植角度：20° 、劑 量：1·0 X 1014cnT2 (1·25Χ 1013X 8 之 8 方向分割佈植）。 如此，藉由對於閘極gl自行對準傾斜進行離子佈植，俾 使與延伸區域12鄰接之通道形成部10之對雜質濃度高的區 域，以不侬存閘極長而可形成固定寬度。 繼之，如圖13(c)所示，藉由全面沉積與回蝕Si02，在閘 極gl之側壁形成側壁3。然後，如圖14(a)所示，對成為源極 4、汲極5之擴散層高濃度離子佈植雜質（例如As)之後，利 用以下的條件進行雜質之活性化的熱處理。 950°C、10秒、1^2環境中、RTA處理。 然後，如圖14(b)所示，在閘極gl、源極4及汲極5自行對 準形成矽化物30，並進行如圖14(c)所示之層間絕緣膜40的 沉積與接觸孔的形成以及金屬噴鍍法。 藉由這種雙閘極型之SOI電晶體，使因短通道效果影響 之臨限值之Roll-off不僅依存於SOI膜之薄膜化且可加以控制 。結果，即使為低於0.10 μιη之微細裝置，亦可以20至50 nm 左右之SOI膜厚控制臨限值之Roll-off。 以上，雖然說明有關第3實施形態之半導體裝置之製造 方法，但是在此所說明之内容係為本發明之一例，本發明 並非限定於上述各製程條件之值。又，在本實施形態中， 雖然N-M0S電晶體之製造方法，但是即使在P-M0S電晶體 時，亦可全部以相同方法製造。再者，即使為C-MOS電晶 -24 · 本纸張尺度適用中國國家標準(CNS) A4規格(210X297公釐) 1295087 A7 B7 五、發明説明（22 ) 體，亦可藉由光阻圖案進行離子種佈值，而加以製造。 【發明的功效】 如上所述，本發明係具有如下之功效。亦即，使因完全 空乏型之SOI電晶體之短通道效果影響臨限值Vth之Roll-off 不依存於通道形成部（SOI膜）之薄膜化而可進控制業此，即 使在構成短通道之電晶體時，因為SOI膜極端薄，以致寄 生電阻增大之控制、載體移動度降低之控制以及擴散層（源 極、汲極）之連接形成更為容易。又，電晶體之臨限值不依 存SOI膜的變動，可提供一種信賴性高的完全空乏型SOI電 晶體。 -25- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐）

Claims (1)

  1. A8 I2950»?1 101657號專利申請案 中文申請專利範圍替換本(96年10月）Ds六、申請專利範圍
    一種半導體裝置，其係具有閘極長度不同之複數完全空 泛型之SOI(Silic〇n On insulat〇r，絕緣層上覆矽） 電晶體構造者，其特徵在於：. 於通道形成部之閘極長度方向之兩端部上，設置有 雜質之導電型與源極及汲極相異、雜質濃度比中央部高 I高濃度區域，並且於上述閘極長度不同之複數完全空 泛型之SOI電晶體構造中，不受閘極長度影響而均一地 設置上述高濃度區域之閘極長度方向之寬度。 如請求項1之半導體裝置，其中上述通道形成部之上述 向;辰度區域與上述源極及汲極之間，設有延伸層。 如請求項1之半導體裝置，其中上述通道形成部之厚度 比上这閘極長度之1/10厚而為上述閘極長度之1/2以下。 如請求項！之半導體裝置，其中在上述通道形成部之中 央部設置有雜質之無摻雜區域。 5. 如請求項4之半導體裝置，其中上述無摻雜區域之雜質 濃度係5 X 1017cnT3以下。 6. 如請求項i之半導體裝置，其中以該通道形成部為間 隔形成有第1閘極與第2閘極。 7 · —種半導體裝置之製造方法，該半導體裝置係具有閘極 長度不同之複數完全空泛型之S〇i電晶體構造者，該 製造方法之特徵在於：包含 在SOI層之元件形成區域形成閘極氧化膜，且介以 該閘極氧化膜形成閘極之步驟； 2 . 3 · 4 ·
    裝 訂 線
    1295087 A8 B8 C8 D8 處正充一 申請專利範圍 於該元件形成區域中與該閘極對應的通道形成部之兩 端部，形成雜質之導電型與源極及汲極不同、雜質濃度 比中央部高之高濃度區域之步驟；及 在該元件形成區域之通道形成部以外的部分進行雜質 佈植，形成源極、汲極之步驟；且 於上述閘極長度不同之複數完全空泛型之S Ο I電晶 體構造之形成中，不受閘極長度影響而均一地形成上述 南濃度區域之閘極長度方向之寬度。 裝 如請求項7之半導體裝置的、製造方法，其中以該S Ο I 層為間隔，於與該閘極相反側之基板内事先形成其他之 閘極。 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐）.
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