JPH0945919A - セミコンダクタ・オン・インシュレータトランジスタ - Google Patents
セミコンダクタ・オン・インシュレータトランジスタInfo
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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Abstract
(57)【要約】
【課題】 完全に空乏化したモードで動作し、しきい値
電圧のシリコン膜厚依存性が少なく、従来よりも厚いシ
リコン膜を用いて形成可能なセミコンダクタ・オン・イ
ンシュレータ（ＳＯＩ）デバイスを提供する。 【解決手段】 ＳＯＩトランジスタ（１０）はゲート絶
縁層（２６）の下のシリコン膜（１６）中にチャネル領
域（３０）を備えている。チャネル領域は膜の底部面
（３４）における底部ドーパント濃度ＮＢより十分大き
な膜の頭部面（３２）における頭部ドーパント濃度ＮＴ
を備えている。この一様でないドーピング分布は、完全
に空乏化したモードで動作し、しきい値下でのスロープ
の大きな劣化なしにより厚い膜の使用を可能にするＳＯ
Ｉデバイスを提供する。
電圧のシリコン膜厚依存性が少なく、従来よりも厚いシ
リコン膜を用いて形成可能なセミコンダクタ・オン・イ
ンシュレータ（ＳＯＩ）デバイスを提供する。 【解決手段】 ＳＯＩトランジスタ（１０）はゲート絶
縁層（２６）の下のシリコン膜（１６）中にチャネル領
域（３０）を備えている。チャネル領域は膜の底部面
（３４）における底部ドーパント濃度ＮＢより十分大き
な膜の頭部面（３２）における頭部ドーパント濃度ＮＴ
を備えている。この一様でないドーピング分布は、完全
に空乏化したモードで動作し、しきい値下でのスロープ
の大きな劣化なしにより厚い膜の使用を可能にするＳＯ
Ｉデバイスを提供する。
Description
【０００１】
【発明の属する技術分野】本発明は、一般には半導体デ
バイスに関するものであり、特に完全に空乏化したモー
ドで動作するセミコンダクタ・オン・インシュレータデ
バイスに関するものである。
バイスに関するものであり、特に完全に空乏化したモー
ドで動作するセミコンダクタ・オン・インシュレータデ
バイスに関するものである。
【０００２】
【従来の技術】セミコンダクタ・オン・インシュレータ
（ｓｅｍｉｃｏｎｄｕｃｔｏｒ−ｏｎ−ｉｎｓｕｌａｔ
ｏｒ：ＳＯＩ）デバイスは、典型的にはシリコンを用い
て形成され、通常部分的に空乏化したモード（ｐａｒｔ
ｉａｌｌｙ−ｄｅｐｌｅｔｅｄｍｏｄｅ）か完全に空乏
化したモード（ｆｕｌｌｙ−ｄｅｐｌｅｔｅｄ ｍｏｄ
ｅ）のどちらか一方で動作する。完全に空乏化したモー
ドで動作するＳＯＩデバイスは非常に低いしきい値下ス
ロープ（ｓｕｂ−ｔｈｒｅｓｈｏｌｄ ｓｌｏｐｅ）を
示し、かついわゆるキンク効果（ｋｉｎｋ ｅｆｆｅｃ
ｔ）をこうむることはないけれども、そのようなデバイ
スはしきい値電圧が製造で用いられるシリコン薄膜の厚
みに対して大きな依存性または敏感さを有しており（例
えば、この敏感さは典型的には１００ｍＶ／１００オン
グストローム）、かつおよそ８００オングストロームの
厚さのシリコン薄膜を必要とする。このようなシリコン
薄膜を均一に製造するのは難しいため、これらの２つの
欠点は重大である。従って、しきい値電圧に対する大き
な依存性は、製造されたデバイスの不均一なしきい値電
圧につながる。
（ｓｅｍｉｃｏｎｄｕｃｔｏｒ−ｏｎ−ｉｎｓｕｌａｔ
ｏｒ：ＳＯＩ）デバイスは、典型的にはシリコンを用い
て形成され、通常部分的に空乏化したモード（ｐａｒｔ
ｉａｌｌｙ−ｄｅｐｌｅｔｅｄｍｏｄｅ）か完全に空乏
化したモード（ｆｕｌｌｙ−ｄｅｐｌｅｔｅｄ ｍｏｄ
ｅ）のどちらか一方で動作する。完全に空乏化したモー
ドで動作するＳＯＩデバイスは非常に低いしきい値下ス
ロープ（ｓｕｂ−ｔｈｒｅｓｈｏｌｄ ｓｌｏｐｅ）を
示し、かついわゆるキンク効果（ｋｉｎｋ ｅｆｆｅｃ
ｔ）をこうむることはないけれども、そのようなデバイ
スはしきい値電圧が製造で用いられるシリコン薄膜の厚
みに対して大きな依存性または敏感さを有しており（例
えば、この敏感さは典型的には１００ｍＶ／１００オン
グストローム）、かつおよそ８００オングストロームの
厚さのシリコン薄膜を必要とする。このようなシリコン
薄膜を均一に製造するのは難しいため、これらの２つの
欠点は重大である。従って、しきい値電圧に対する大き
な依存性は、製造されたデバイスの不均一なしきい値電
圧につながる。
【０００３】完全に空乏化されたモードと対照的に、部
分的に空乏化したモードで動作するＳＯＩデバイスは、
シリコン薄膜の厚さに対するしきい値電圧の依存性が低
く、薄膜の厚さを完全に空乏化したデバイスで必要とさ
れるものよりも厚くすることができるので、製造するの
がより容易である。しかしながら、部分的に空乏化した
デバイスは、アナログのアプリケーションでの使用にお
いて悪影響を与えるキンク効果を示す。これらはまた、
完全に空乏化したモードで動作するデバイスと比較し
て、しきい値下スロープの劣化（ｄｅｇｒａｄａｔｉｏ
ｎ）を示す。しきい値下スロープの劣化は、デバイスが
ターンオフしたときのデバイスのリークを増加させる。
分的に空乏化したモードで動作するＳＯＩデバイスは、
シリコン薄膜の厚さに対するしきい値電圧の依存性が低
く、薄膜の厚さを完全に空乏化したデバイスで必要とさ
れるものよりも厚くすることができるので、製造するの
がより容易である。しかしながら、部分的に空乏化した
デバイスは、アナログのアプリケーションでの使用にお
いて悪影響を与えるキンク効果を示す。これらはまた、
完全に空乏化したモードで動作するデバイスと比較し
て、しきい値下スロープの劣化（ｄｅｇｒａｄａｔｉｏ
ｎ）を示す。しきい値下スロープの劣化は、デバイスが
ターンオフしたときのデバイスのリークを増加させる。
【０００４】
【発明が解決しようとする課題】ＳＯＩデバイスが、例
えばセルラ電話やページャのような低消費電力集積回路
に用いられるとき、しきい値下スロープはスタンバイ時
の電力消費を低減するために非常に低いことが望まし
い。それゆえ、完全に空乏化したモードで動作し、しか
もしきい値電圧のシリコン膜厚依存性が少なく、かつ従
来の完全に空乏化したデバイスに必要とされる厚さより
も厚いシリコン膜を用いて形成可能なＳＯＩデバイスが
必要とされる。
えばセルラ電話やページャのような低消費電力集積回路
に用いられるとき、しきい値下スロープはスタンバイ時
の電力消費を低減するために非常に低いことが望まし
い。それゆえ、完全に空乏化したモードで動作し、しか
もしきい値電圧のシリコン膜厚依存性が少なく、かつ従
来の完全に空乏化したデバイスに必要とされる厚さより
も厚いシリコン膜を用いて形成可能なＳＯＩデバイスが
必要とされる。
【０００５】
【課題を解決するための手段】本発明によれば、半導体
基板（１４）と、前記半導体基板上に配置された埋込み
絶縁層（１２）と、前記埋込み絶縁層上に配置され、頭
部面（３２）、前記埋込み絶縁層と接した底部面（３
４）、ソース領域（１８）、およびドレイン領域（２
０）を具備する半導体膜部（１６）と、前記ソース領域
と前記ドレイン領域の間の前記半導体膜部の前記頭部面
上に配置されたゲート絶縁層（２６）と、前記ゲート絶
縁層上に配置されたゲート電極層（２８）と、前記ゲー
ト絶縁層の下でかつ前記埋込み絶縁層の上で、前記ソー
ス領域と前記ドレイン領域の間の前記半導体膜部に配置
されたチャネル領域（３０）であって、前記チャネル領
域が前記半導体膜部の前記頭部面に対応して頭部ドーパ
ント濃度を有し、前記チャネル領域が前記半導体膜部の
前記底部面に対応して底部ドーパント濃度を有し、かつ
前記頭部ドーパント濃度が前記底部ドーパント濃度より
大きい、前記チャネル領域、を備えたＳＯＩトランジス
タ（１０）が提供される。
基板（１４）と、前記半導体基板上に配置された埋込み
絶縁層（１２）と、前記埋込み絶縁層上に配置され、頭
部面（３２）、前記埋込み絶縁層と接した底部面（３
４）、ソース領域（１８）、およびドレイン領域（２
０）を具備する半導体膜部（１６）と、前記ソース領域
と前記ドレイン領域の間の前記半導体膜部の前記頭部面
上に配置されたゲート絶縁層（２６）と、前記ゲート絶
縁層上に配置されたゲート電極層（２８）と、前記ゲー
ト絶縁層の下でかつ前記埋込み絶縁層の上で、前記ソー
ス領域と前記ドレイン領域の間の前記半導体膜部に配置
されたチャネル領域（３０）であって、前記チャネル領
域が前記半導体膜部の前記頭部面に対応して頭部ドーパ
ント濃度を有し、前記チャネル領域が前記半導体膜部の
前記底部面に対応して底部ドーパント濃度を有し、かつ
前記頭部ドーパント濃度が前記底部ドーパント濃度より
大きい、前記チャネル領域、を備えたＳＯＩトランジス
タ（１０）が提供される。
【０００６】更に、前記頭部ドーパント濃度を前記底部
ドーパント濃度で除算して決められるドーピング比がほ
ぼ５より大きいＳＯＩトランジスタが提供される。
ドーパント濃度で除算して決められるドーピング比がほ
ぼ５より大きいＳＯＩトランジスタが提供される。
【０００７】更に、シリコン基板（１４）と、前記シリ
コン基板上に配置された埋込み絶縁層（１２）と、前記
埋込み絶縁層上に配置され、頭部面（３２）、前記埋込
み絶縁層と接した底部面（３４）、ソース領域（１
８）、およびドレイン領域（２０）を具備し、ほぼ５０
０オングストロームより大きな厚さを有するシリコン膜
部（１６）と、前記ソース領域と前記ドレイン領域の間
の前記シリコン膜部の前記頭部面上に配置されたゲート
酸化物層（２６）と、前記ゲート酸化物層上に配置され
たゲート電極層（２８）と、前記ゲート酸化物層の下で
かつ前記埋込み絶縁層の上で、前記ソース領域と前記ド
レイン領域の間の前記シリコン膜部に配置されたチャネ
ル領域（３０）であって、前記チャネル領域が前記シリ
コン膜部の前記頭部面に対応して、少なくともほぼ４０
０ｍＶの前記トランジスタのしきい値電圧を与えるよう
十分に高い頭部ドーパント濃度をもち、前記チャネル領
域が前記シリコン膜部の前記底部面に対応して底部ドー
パント濃度をもち、かつ前記頭部ドーパント濃度が前記
底部ドーパント濃度より大きい、前記チャネル領域、を
備えたＳＯＩトランジスタ（１０）が提供される。
コン基板上に配置された埋込み絶縁層（１２）と、前記
埋込み絶縁層上に配置され、頭部面（３２）、前記埋込
み絶縁層と接した底部面（３４）、ソース領域（１
８）、およびドレイン領域（２０）を具備し、ほぼ５０
０オングストロームより大きな厚さを有するシリコン膜
部（１６）と、前記ソース領域と前記ドレイン領域の間
の前記シリコン膜部の前記頭部面上に配置されたゲート
酸化物層（２６）と、前記ゲート酸化物層上に配置され
たゲート電極層（２８）と、前記ゲート酸化物層の下で
かつ前記埋込み絶縁層の上で、前記ソース領域と前記ド
レイン領域の間の前記シリコン膜部に配置されたチャネ
ル領域（３０）であって、前記チャネル領域が前記シリ
コン膜部の前記頭部面に対応して、少なくともほぼ４０
０ｍＶの前記トランジスタのしきい値電圧を与えるよう
十分に高い頭部ドーパント濃度をもち、前記チャネル領
域が前記シリコン膜部の前記底部面に対応して底部ドー
パント濃度をもち、かつ前記頭部ドーパント濃度が前記
底部ドーパント濃度より大きい、前記チャネル領域、を
備えたＳＯＩトランジスタ（１０）が提供される。
【０００８】更に、半導体基板（１４）と、前記半導体
基板上に配置された埋込み絶縁層（１２）と、前記埋込
み絶縁層上に配置され、頭部面（３２）、前記埋込み絶
縁層と接した底部面（３４）、ソース領域（１８）、お
よびドレイン領域（２０）を具備する半導体膜部（１
６）と、前記ソース領域と前記ドレイン領域の間の前記
半導体膜部の前記頭部面上に配置されたゲート絶縁層
（２６）と、前記ゲート絶縁層上に配置されたゲート電
極層（２８）と、前記ゲート絶縁層の下でかつ前記埋込
み絶縁層の上で、前記ソース領域と前記ドレイン領域の
間の前記半導体膜部に配置されたチャネル領域（３０）
であって、前記チャネル領域がピークドーパント濃度と
最小ドーパント濃度を備えたドーピングの分布をもち、
ピークドーパント濃度が前記最小ドーパント濃度よりも
大きい、前記チャネル領域、を備えたＳＯＩトランジス
タ（１０）が提供される。
基板上に配置された埋込み絶縁層（１２）と、前記埋込
み絶縁層上に配置され、頭部面（３２）、前記埋込み絶
縁層と接した底部面（３４）、ソース領域（１８）、お
よびドレイン領域（２０）を具備する半導体膜部（１
６）と、前記ソース領域と前記ドレイン領域の間の前記
半導体膜部の前記頭部面上に配置されたゲート絶縁層
（２６）と、前記ゲート絶縁層上に配置されたゲート電
極層（２８）と、前記ゲート絶縁層の下でかつ前記埋込
み絶縁層の上で、前記ソース領域と前記ドレイン領域の
間の前記半導体膜部に配置されたチャネル領域（３０）
であって、前記チャネル領域がピークドーパント濃度と
最小ドーパント濃度を備えたドーピングの分布をもち、
ピークドーパント濃度が前記最小ドーパント濃度よりも
大きい、前記チャネル領域、を備えたＳＯＩトランジス
タ（１０）が提供される。
【０００９】
【発明の実施の形態】簡単に述べると、本発明は不均一
にドープしたチャネル領域をもつセミコンダクタ・オン
・インシュレータ（ｓｅｍｉｃｏｎｄｕｃｔｏｒ−ｏｎ
−ｉｎｓｕｌａｔｏｒ：ＳＯＩ）トランジスタを提供す
るものである。チャネルドーピングの分布（ｃｈａｎｎ
ｅｌ ｄｏｐｉｎｇ ｐｒｏｆｉｌｅ）の不均一性は、
完全に空乏化したモード（ｆｕｌｌｙ−ｄｅｐｌｅｔｅ
ｄ ｍｏｄｅ）で動作し、かつ適切なしきい値電圧をも
ち、さらに従来のＳＯＩデバイスよりかなり厚い半導体
膜を用いて形成可能なトランジスタを提供する。該トラ
ンジスタはまた、しきい値電圧の半導体膜厚依存性を大
幅に低減する。
にドープしたチャネル領域をもつセミコンダクタ・オン
・インシュレータ（ｓｅｍｉｃｏｎｄｕｃｔｏｒ−ｏｎ
−ｉｎｓｕｌａｔｏｒ：ＳＯＩ）トランジスタを提供す
るものである。チャネルドーピングの分布（ｃｈａｎｎ
ｅｌ ｄｏｐｉｎｇ ｐｒｏｆｉｌｅ）の不均一性は、
完全に空乏化したモード（ｆｕｌｌｙ−ｄｅｐｌｅｔｅ
ｄ ｍｏｄｅ）で動作し、かつ適切なしきい値電圧をも
ち、さらに従来のＳＯＩデバイスよりかなり厚い半導体
膜を用いて形成可能なトランジスタを提供する。該トラ
ンジスタはまた、しきい値電圧の半導体膜厚依存性を大
幅に低減する。
【００１０】図１は、本発明に係わるＳＯＩトランジス
タ１０の断面図を描いてある。トランジスタ１０は、構
造においてはほぼ伝統的なものであり、半導体基板１４
上に埋込み絶縁層１２を有している。基板１４は好まし
くはシリコンであり、絶縁層１４は例えばおよそ２，０
００ないし１０，０００オングストロームの厚さをもつ
シリコン酸化物である。サファイヤもまた絶縁層１２に
使用することができる。
タ１０の断面図を描いてある。トランジスタ１０は、構
造においてはほぼ伝統的なものであり、半導体基板１４
上に埋込み絶縁層１２を有している。基板１４は好まし
くはシリコンであり、絶縁層１４は例えばおよそ２，０
００ないし１０，０００オングストロームの厚さをもつ
シリコン酸化物である。サファイヤもまた絶縁層１２に
使用することができる。
【００１１】例えばシリコンの半導体膜１６が、よく知
られた技術を用いて絶縁層１２上に形成される。膜１６
は好ましくはシリコンであり、一般にはおよそ８００な
いし２，０００オングストローム、より好ましくはおよ
そ１，２００ないし２，０００オングストロームの厚さ
をもっている。またいくつかの場合には、膜１６の厚さ
はおよそ５００オングストローム位の薄さでも構わな
い。トランジスタ１０は完全に空乏化したモードで動作
するけれども、膜１６の厚さは以下で説明するように従
来の完全に空乏化したデバイス（ｆｕｌｌｙ−ｄｅｐｌ
ｅｔｅｄ ｄｅｖｉｃｅｓ）に必要とされる厚さ８００
オングストロームよりも大きくすることが可能なことに
注目すべきである。
られた技術を用いて絶縁層１２上に形成される。膜１６
は好ましくはシリコンであり、一般にはおよそ８００な
いし２，０００オングストローム、より好ましくはおよ
そ１，２００ないし２，０００オングストロームの厚さ
をもっている。またいくつかの場合には、膜１６の厚さ
はおよそ５００オングストローム位の薄さでも構わな
い。トランジスタ１０は完全に空乏化したモードで動作
するけれども、膜１６の厚さは以下で説明するように従
来の完全に空乏化したデバイス（ｆｕｌｌｙ−ｄｅｐｌ
ｅｔｅｄ ｄｅｖｉｃｅｓ）に必要とされる厚さ８００
オングストロームよりも大きくすることが可能なことに
注目すべきである。
【００１２】ソース領域１８とドレイン領域２０が膜１
６中に例えばＮ型のドーパントを高濃度にドープするこ
とを含む、伝統的な方法を使って形成される。Ｎチャネ
ルデバイスが図１に描かれ、かつここに説明されている
けれども、本発明はＰチャネルデバイスにも適用可能で
あることは当業者には理解されよう。
６中に例えばＮ型のドーパントを高濃度にドープするこ
とを含む、伝統的な方法を使って形成される。Ｎチャネ
ルデバイスが図１に描かれ、かつここに説明されている
けれども、本発明はＰチャネルデバイスにも適用可能で
あることは当業者には理解されよう。
【００１３】またハロー領域（ｈａｌｏ ｒｅｇｉｏｎ
ｓ）２２，２４も図１に描かれているが、任意選択的な
ものであり、好ましくはドレインに誘起されるバリアの
低下（ｄｒａｉｎ−ｉｎｄｕｃｅｄ ｂａｒｒｉｅｒ
ｌｏｗｅｒｉｎｇ；ＤＩＢＬ）と関連する逆短チャネル
効果を避けるために用いられる。ハロー領域２２，２４
は公知の方法を用いて形成できる。知られているよう
に、ハロー領域２２，２４はソースとドレイン領域１
８，２０を形成するために用いられるのとは逆の導電型
のドーパントがドープされる。
ｓ）２２，２４も図１に描かれているが、任意選択的な
ものであり、好ましくはドレインに誘起されるバリアの
低下（ｄｒａｉｎ−ｉｎｄｕｃｅｄ ｂａｒｒｉｅｒ
ｌｏｗｅｒｉｎｇ；ＤＩＢＬ）と関連する逆短チャネル
効果を避けるために用いられる。ハロー領域２２，２４
は公知の方法を用いて形成できる。知られているよう
に、ハロー領域２２，２４はソースとドレイン領域１
８，２０を形成するために用いられるのとは逆の導電型
のドーパントがドープされる。
【００１４】ゲート絶縁層２６とゲート電極層２８が伝
統的な技術を用いて膜１６上に形成されている。ゲート
絶縁層２６は好ましくは、例えばおよそ５０ないし１５
０オングストロームの厚さのシリコン酸化膜であり、か
つゲート電極層２８は例えばおよそ３，０００オングス
トロームの厚さの例えばポリシリコン層である。
統的な技術を用いて膜１６上に形成されている。ゲート
絶縁層２６は好ましくは、例えばおよそ５０ないし１５
０オングストロームの厚さのシリコン酸化膜であり、か
つゲート電極層２８は例えばおよそ３，０００オングス
トロームの厚さの例えばポリシリコン層である。
【００１５】チャネル領域３０はゲート絶縁層２６の下
にあり、膜１６の頭部面３２と底部面３４で境界付けら
れている。本発明によれば、チャネル領域３０は、チャ
ネル領域３０を横切って頭部面３２から底部面３４まで
ドーパント濃度がかなり変化するような不均一なまたは
一様でない（ｎｏｎ−ｕｎｉｆｏｒｍ）ドーピングの分
布をもっている。より特定的には、Ｎチャネルデバイス
の場合、チャネル領域３０は頭部面３２でのドーパント
濃度が底部面３４でのドーパント濃度よりかなり大きく
なるようにＰ型の不純物が低濃度でドープされている。
この不均一なドーピングの分布は、従来のＳＯＩデバイ
スで用いるのに望ましいと考えられた均一にドープした
薄膜と極めて対照的である。
にあり、膜１６の頭部面３２と底部面３４で境界付けら
れている。本発明によれば、チャネル領域３０は、チャ
ネル領域３０を横切って頭部面３２から底部面３４まで
ドーパント濃度がかなり変化するような不均一なまたは
一様でない（ｎｏｎ−ｕｎｉｆｏｒｍ）ドーピングの分
布をもっている。より特定的には、Ｎチャネルデバイス
の場合、チャネル領域３０は頭部面３２でのドーパント
濃度が底部面３４でのドーパント濃度よりかなり大きく
なるようにＰ型の不純物が低濃度でドープされている。
この不均一なドーピングの分布は、従来のＳＯＩデバイ
スで用いるのに望ましいと考えられた均一にドープした
薄膜と極めて対照的である。
【００１６】図２は本発明の第１の実施形態のためのチ
ャネル領域３０の理想的なドーピングの分布を描いてあ
る。特に、チャネル領域３０におけるドーパント濃度の
対数（ｌｏｇ（原子／ｃｍ３））が、図１の点線３６で
示しているような頭部面３２からチャネル領域３０へ向
う垂直方向の深さに対してプロットしてある。図２では
階段状分布３８はチャネル領域３０に向かって距離Ｄだ
け垂直に下がった位置に急峻な段差（ａｂｒｕｐｔ ｓ
ｔｅｐ）４０をもっている。頭部面３２でのチャネル領
域３０のドーパント濃度は図２ではＮＴで示されてお
り、底部面３４でのドーパント濃度はＮＢで示されてい
る。チャネル領域３０の全厚みはＴで示されている。
ャネル領域３０の理想的なドーピングの分布を描いてあ
る。特に、チャネル領域３０におけるドーパント濃度の
対数（ｌｏｇ（原子／ｃｍ３））が、図１の点線３６で
示しているような頭部面３２からチャネル領域３０へ向
う垂直方向の深さに対してプロットしてある。図２では
階段状分布３８はチャネル領域３０に向かって距離Ｄだ
け垂直に下がった位置に急峻な段差（ａｂｒｕｐｔ ｓ
ｔｅｐ）４０をもっている。頭部面３２でのチャネル領
域３０のドーパント濃度は図２ではＮＴで示されてお
り、底部面３４でのドーパント濃度はＮＢで示されてい
る。チャネル領域３０の全厚みはＴで示されている。
【００１７】ＮＴ／ＮＢとして規定されるドープ比（ｄ
ｏｐｉｎｇ ｒａｔｉｏ）は、好ましくはおよそ５より
大きく、より好ましくはおよそ１０ないし１００の間で
ある。しかしながら、ドープ比がおよそ２や３程度に小
さくても、まだいくらかの有益性が得られるものと考え
られる。特定の範囲がここで与えられているけれども、
当業者には以下に述べる利点を与えるのはチャネル領域
３０におけるドーピングの分布の不均一性であることが
理解できよう。最も一般的には、本発明は不均一でかつ
ＮＴ＞ＮＢである任意のドーピングの分布を含んでい
る。
ｏｐｉｎｇ ｒａｔｉｏ）は、好ましくはおよそ５より
大きく、より好ましくはおよそ１０ないし１００の間で
ある。しかしながら、ドープ比がおよそ２や３程度に小
さくても、まだいくらかの有益性が得られるものと考え
られる。特定の範囲がここで与えられているけれども、
当業者には以下に述べる利点を与えるのはチャネル領域
３０におけるドーピングの分布の不均一性であることが
理解できよう。最も一般的には、本発明は不均一でかつ
ＮＴ＞ＮＢである任意のドーピングの分布を含んでい
る。
【００１８】階段状分布３８はチャネル領域３０におけ
るドーパントの好ましく、理想的な分布であり、かつ伝
統的なドープ技術を用いて実行できかつ使用される特定
の処理によって制限される範囲まで近似されることが好
ましい。例として、当業者によく知られた浅いダイレク
トイオン注入技術（ｄｉｒｅｃｔ ｉｏｎ ｉｍｐｌａ
ｎｔａｔｉｏｎ ｔｅｃｈｎｉｑｕｅｓ）を使用して，
階段状分布３８をおおよそ近似することができる。
るドーパントの好ましく、理想的な分布であり、かつ伝
統的なドープ技術を用いて実行できかつ使用される特定
の処理によって制限される範囲まで近似されることが好
ましい。例として、当業者によく知られた浅いダイレク
トイオン注入技術（ｄｉｒｅｃｔ ｉｏｎ ｉｍｐｌａ
ｎｔａｔｉｏｎ ｔｅｃｈｎｉｑｕｅｓ）を使用して，
階段状分布３８をおおよそ近似することができる。
【００１９】図３は、１つの特定のドープ技術に対応し
た本発明の第２の実施形態のドーピングの分布を描いて
いる。特に、知られているように、伝統的なイオン注入
とアニールによって形成されるドープ領域は典型的には
ガウス様の分布を示す。従来のＳＯＩデバイスにおいて
は、ガウス様分布のピークは、均一な分布を提供するた
めに実質的にチャネル領域３０の中央に位置している。
しかしながら、本発明によれば、ガウス様の曲線４２
は、ガウス分布のピークが実質的にＮＴに対応し、かつ
分布の尾（ｔａｉｌ）がＮＢに対応するように配置され
ている。当業者に理解されるように、トランジスタ１０
を形成するために用いられる処理シーケンスのしきい値
電圧注入（ｔｈｒｅｓｈｏｌｄ ｖｏｌｔａｇｅ ｉｍ
ｐｌａｎｔａｔｉｏｎ）工程の間、チャネル領域３０上
に横たわる適切に組み合わせた厚さのデバイス層を通し
てイオン注入することで、ガウス様の曲線４２をこのよ
うに配置することができる。これらの層は、例えばゲー
ト絶縁層２６と更に以下で説明するようなゲート電極層
２８へのプレカーソル層（ｐｒｅｃｕｒｓｏｒ ｌａｙ
ｅｒ）（図には示されていない）を含んでいる。
た本発明の第２の実施形態のドーピングの分布を描いて
いる。特に、知られているように、伝統的なイオン注入
とアニールによって形成されるドープ領域は典型的には
ガウス様の分布を示す。従来のＳＯＩデバイスにおいて
は、ガウス様分布のピークは、均一な分布を提供するた
めに実質的にチャネル領域３０の中央に位置している。
しかしながら、本発明によれば、ガウス様の曲線４２
は、ガウス分布のピークが実質的にＮＴに対応し、かつ
分布の尾（ｔａｉｌ）がＮＢに対応するように配置され
ている。当業者に理解されるように、トランジスタ１０
を形成するために用いられる処理シーケンスのしきい値
電圧注入（ｔｈｒｅｓｈｏｌｄ ｖｏｌｔａｇｅ ｉｍ
ｐｌａｎｔａｔｉｏｎ）工程の間、チャネル領域３０上
に横たわる適切に組み合わせた厚さのデバイス層を通し
てイオン注入することで、ガウス様の曲線４２をこのよ
うに配置することができる。これらの層は、例えばゲー
ト絶縁層２６と更に以下で説明するようなゲート電極層
２８へのプレカーソル層（ｐｒｅｃｕｒｓｏｒ ｌａｙ
ｅｒ）（図には示されていない）を含んでいる。
【００２０】図３では、深さＤはガウス様の曲線４２の
最大スロープの点４４にほぼ対応している。図２と図３
の両方で、ステップ４０または点４４に対して選択され
る特定の深さＤおよびドーパント濃度ＮＴとＮＢは、当
業者に知られているように、特定の用途の必要性によっ
て決定される設計上の選択肢である。
最大スロープの点４４にほぼ対応している。図２と図３
の両方で、ステップ４０または点４４に対して選択され
る特定の深さＤおよびドーパント濃度ＮＴとＮＢは、当
業者に知られているように、特定の用途の必要性によっ
て決定される設計上の選択肢である。
【００２１】図２と図３に見られるように、チャネル領
域３０は典型的には膜１６の頭部面３２から底部面３４
まで単調に減少するドーピングの分布をもっている。し
かしながらいくつかの場合においては、ここで説明して
いるように用いられるドープ法の結果として、ドーピン
グの分布は単調には減少しないかもしれない。また、ス
テップ４０や点４４の特定の深さＤはクリティカルなも
のではなく、一般的には例えば頭部面３２と底部面３４
のおよそ中間に位置している。
域３０は典型的には膜１６の頭部面３２から底部面３４
まで単調に減少するドーピングの分布をもっている。し
かしながらいくつかの場合においては、ここで説明して
いるように用いられるドープ法の結果として、ドーピン
グの分布は単調には減少しないかもしれない。また、ス
テップ４０や点４４の特定の深さＤはクリティカルなも
のではなく、一般的には例えば頭部面３２と底部面３４
のおよそ中間に位置している。
【００２２】典型的には、ドーパント濃度ＮＴは、好ま
しくはおよそ４００ｍＶより大きいトランジスタ１０の
しきい値電圧を提供するよう選ばれるが、およそ３００
ｍＶのようなより低いしきい値電圧が、ある用途では十
分であり、あるいは好ましいかもしれない。一般には、
ＮＴはおよそ８×１０１６原子／ｃｍ３より大きくなる
であろう。特定の例として、図２に描かれている階段状
分布をおよそ８００オングストロームの深さＤとおよそ
１，８００オングストロームの厚みの膜１６に近似した
とき、ＮＴはおよそ４００ｍＶのしきい値電圧を提供す
るためにおよそ１．２×１０１７原子／ｃｍ３であり、
ＮＢは完全に空乏化された動作を提供するためにおよそ
１．２×１０１６原子／ｃｍ３である。この例におい
て、ゲート絶縁層２６はおよそ１０５オングストローム
の厚さのシリコン酸化物であり、ゲート電極層２８はお
よそ３，０００オングストロームの厚さのポリシリコン
である。
しくはおよそ４００ｍＶより大きいトランジスタ１０の
しきい値電圧を提供するよう選ばれるが、およそ３００
ｍＶのようなより低いしきい値電圧が、ある用途では十
分であり、あるいは好ましいかもしれない。一般には、
ＮＴはおよそ８×１０１６原子／ｃｍ３より大きくなる
であろう。特定の例として、図２に描かれている階段状
分布をおよそ８００オングストロームの深さＤとおよそ
１，８００オングストロームの厚みの膜１６に近似した
とき、ＮＴはおよそ４００ｍＶのしきい値電圧を提供す
るためにおよそ１．２×１０１７原子／ｃｍ３であり、
ＮＢは完全に空乏化された動作を提供するためにおよそ
１．２×１０１６原子／ｃｍ３である。この例におい
て、ゲート絶縁層２６はおよそ１０５オングストローム
の厚さのシリコン酸化物であり、ゲート電極層２８はお
よそ３，０００オングストロームの厚さのポリシリコン
である。
【００２３】当業者には知られているように、チャネル
領域３０の積分ドーパント濃度（ｉｎｔｅｇｒａｔｅｄ
ｄｏｐａｎｔ ｃｏｎｃｅｎｔｒａｔｉｏｎ）が増加
すると、しきい値電圧もまた増加する。従来のデバイス
では、均一なチャネルドーパント濃度が完全に空乏化し
た動作のために用いられるので、半導体膜１６の厚みＴ
の変化は積分ドーパント濃度を大きく変化させ、従っ
て、デバイスのしきい値電圧を大きく変える。しかしな
がら、本発明のデバイスによれば、チャネル積分ドーパ
ント濃度は、主として頭部面３２でのドーパント濃度Ｎ
Ｔによってコントロールされる。というのは、既に説明
したように、底部面３４でのドーパント濃度ＮＢがＮＴ
よりかなり小さいからである。そのため、例えばウエハ
処理工程における製造上の変動によって生じるような、
膜１６の厚みＴの変化は、チャネル積分ドーパント濃度
には大きな影響を与えず、従ってたとえチャネル領域３
０が完全に空乏化されたままでも、デバイスのしきい値
電圧には少しの影響しか与えない。
領域３０の積分ドーパント濃度（ｉｎｔｅｇｒａｔｅｄ
ｄｏｐａｎｔ ｃｏｎｃｅｎｔｒａｔｉｏｎ）が増加
すると、しきい値電圧もまた増加する。従来のデバイス
では、均一なチャネルドーパント濃度が完全に空乏化し
た動作のために用いられるので、半導体膜１６の厚みＴ
の変化は積分ドーパント濃度を大きく変化させ、従っ
て、デバイスのしきい値電圧を大きく変える。しかしな
がら、本発明のデバイスによれば、チャネル積分ドーパ
ント濃度は、主として頭部面３２でのドーパント濃度Ｎ
Ｔによってコントロールされる。というのは、既に説明
したように、底部面３４でのドーパント濃度ＮＢがＮＴ
よりかなり小さいからである。そのため、例えばウエハ
処理工程における製造上の変動によって生じるような、
膜１６の厚みＴの変化は、チャネル積分ドーパント濃度
には大きな影響を与えず、従ってたとえチャネル領域３
０が完全に空乏化されたままでも、デバイスのしきい値
電圧には少しの影響しか与えない。
【００２４】トランジスタ１０は一般には当業者によく
知られた伝統的な技術を用いて製造される。しかしなが
ら、ある特定の例においては、チャネル領域３０のドー
プは、ゲート絶縁層２６とゲート電極層２８を通してイ
オンを注入することにより行われ得る。ゲート電極層２
８はおよそ３，０００オングストロームの好ましい最終
厚さを有しているけれども、適切な深さＤを得るため
に、好ましくはポリシリコンまたはアモルファスシリコ
ンのプレカーソル層であるゲート電極層２８がおよそ５
００オングストロームの厚さを有し、かつ好ましくはシ
リコン酸化物であるゲート絶縁層２６がおよそ１００オ
ングストロームの厚さをもつような処理シーケンス中の
時点で、イオン注入が行われる。Ｎチャネルデバイスで
は、およそ１．０ないし２．０×１０１２原子／ｃｍ２
のドーズ量のボロンがおよそ１５ないし２０ｋｅＶのエ
ネルギでイオン注入され、Ｐチャネルデバイスでは、お
よそ１．５ないし２．５×１０１２原子／ｃｍ２のドー
ズ量の燐がおよそ４５ないし５５ｋｅＶのエネルギでイ
オン注入される。膜１６は好ましくはおよそ１，５００
ないし２，０００オングストロームの厚みのシリコンで
ある。
知られた伝統的な技術を用いて製造される。しかしなが
ら、ある特定の例においては、チャネル領域３０のドー
プは、ゲート絶縁層２６とゲート電極層２８を通してイ
オンを注入することにより行われ得る。ゲート電極層２
８はおよそ３，０００オングストロームの好ましい最終
厚さを有しているけれども、適切な深さＤを得るため
に、好ましくはポリシリコンまたはアモルファスシリコ
ンのプレカーソル層であるゲート電極層２８がおよそ５
００オングストロームの厚さを有し、かつ好ましくはシ
リコン酸化物であるゲート絶縁層２６がおよそ１００オ
ングストロームの厚さをもつような処理シーケンス中の
時点で、イオン注入が行われる。Ｎチャネルデバイスで
は、およそ１．０ないし２．０×１０１２原子／ｃｍ２
のドーズ量のボロンがおよそ１５ないし２０ｋｅＶのエ
ネルギでイオン注入され、Ｐチャネルデバイスでは、お
よそ１．５ないし２．５×１０１２原子／ｃｍ２のドー
ズ量の燐がおよそ４５ないし５５ｋｅＶのエネルギでイ
オン注入される。膜１６は好ましくはおよそ１，５００
ないし２，０００オングストロームの厚みのシリコンで
ある。
【００２５】更に後の処理工程では、ゲート電極層２８
の最終厚みを提供するために、追加のポリシリコンが上
記プレカーソル層の上に被着される。トランジスタ１０
の残りの処理工程はよく知られた方法を用いて行われ
る。任意選択的なハロー領域２２，２４がトランジスタ
１０に用いられるとき、該ハロー領域２２，２４のドー
パント濃度はチャネル領域３０のドーパント濃度ＮＢよ
り大きいことに注意すべきである。
の最終厚みを提供するために、追加のポリシリコンが上
記プレカーソル層の上に被着される。トランジスタ１０
の残りの処理工程はよく知られた方法を用いて行われ
る。任意選択的なハロー領域２２，２４がトランジスタ
１０に用いられるとき、該ハロー領域２２，２４のドー
パント濃度はチャネル領域３０のドーパント濃度ＮＢよ
り大きいことに注意すべきである。
【００２６】前記に加えて、当業者は、製造上選択され
る特定の処理シーケンスの統合に依存して、チャネル領
域３０のドーピングの分布のピーク濃度は頭部面３２よ
りむしろやや下に位置するかもしれないことが理解され
よう。また、いくつかの場合では、ドーピングの分布の
最小濃度は底部面３４より少しばかり上にあるかもしれ
ない。そのような分布（ｐｒｏｆｉｌｅｓ）も本発明の
範囲内にあると考えられる。そのような場合、ドーピン
グの分布は前述のように実質的にかなり不均一であれば
十分である。特に、前述のように、チャネル領域３０の
垂直方向のドーピングの分布の最小濃度に対するピーク
濃度の比はまた、好ましくはおよそ５、より好ましくは
およそ１０ないし１００であるが、前記比がおよそ２や
３であってもいくらかの有益性がまだみられる。
る特定の処理シーケンスの統合に依存して、チャネル領
域３０のドーピングの分布のピーク濃度は頭部面３２よ
りむしろやや下に位置するかもしれないことが理解され
よう。また、いくつかの場合では、ドーピングの分布の
最小濃度は底部面３４より少しばかり上にあるかもしれ
ない。そのような分布（ｐｒｏｆｉｌｅｓ）も本発明の
範囲内にあると考えられる。そのような場合、ドーピン
グの分布は前述のように実質的にかなり不均一であれば
十分である。特に、前述のように、チャネル領域３０の
垂直方向のドーピングの分布の最小濃度に対するピーク
濃度の比はまた、好ましくはおよそ５、より好ましくは
およそ１０ないし１００であるが、前記比がおよそ２や
３であってもいくらかの有益性がまだみられる。
【００２７】
【発明の効果】これまで、ＳＯＩトランジスタの新規な
構造を提供してきたことが理解されるべきである。前述
のようにトランジスタ１０のかなり不均一なドーピング
の分布は、完全に空乏化した動作モードに関連した有利
性を保持したまま、より厚いシリコン膜の使用を可能に
する。そのような厚い膜の使用は、例えば、バイポーラ
相補金属酸化物半導体（ｂｉｐｏｌａｒ−ｃｏｍｐｌｅ
ｍｅｎｔａｒｙ ｍｅｔａｌ ｏｘｉｄｅ ｓｅｍｉｃ
ｏｎｄｕｃｔｏｒ：ＢｉＣＭＯＳ）アプリケーションに
おいて、より製造しやすいベースの分布とより簡単なエ
ミッタおよびコレクタコンタクトの形成を可能にする。
更に、本発明によれば、しきい値電圧のシリコン膜厚依
存性が劇的に減少し、かつ完全に空乏化した動作は好ま
しくないキンク効果（ｋｉｎｋ ｅｆｆｅｃｔ）を取り
除いている。更に、より厚い半導体膜が、しきい値下
（ｓｕｂ−ｔｈｒｅｓｈｏｌｄ）スロープの劣化なし
に、完全に空乏化したモードで使用可能である。
構造を提供してきたことが理解されるべきである。前述
のようにトランジスタ１０のかなり不均一なドーピング
の分布は、完全に空乏化した動作モードに関連した有利
性を保持したまま、より厚いシリコン膜の使用を可能に
する。そのような厚い膜の使用は、例えば、バイポーラ
相補金属酸化物半導体（ｂｉｐｏｌａｒ−ｃｏｍｐｌｅ
ｍｅｎｔａｒｙ ｍｅｔａｌ ｏｘｉｄｅ ｓｅｍｉｃ
ｏｎｄｕｃｔｏｒ：ＢｉＣＭＯＳ）アプリケーションに
おいて、より製造しやすいベースの分布とより簡単なエ
ミッタおよびコレクタコンタクトの形成を可能にする。
更に、本発明によれば、しきい値電圧のシリコン膜厚依
存性が劇的に減少し、かつ完全に空乏化した動作は好ま
しくないキンク効果（ｋｉｎｋ ｅｆｆｅｃｔ）を取り
除いている。更に、より厚い半導体膜が、しきい値下
（ｓｕｂ−ｔｈｒｅｓｈｏｌｄ）スロープの劣化なし
に、完全に空乏化したモードで使用可能である。
【図１】本発明に係わるセミコンダクタ・オン・インシ
ュレータトランジスタの断面図である。
ュレータトランジスタの断面図である。
【図２】本発明の第１の実施形態に係わる図１のトラン
ジスタのチャネル領域のドーパント濃度対深さを描いた
グラフである。
ジスタのチャネル領域のドーパント濃度対深さを描いた
グラフである。
【図３】第２の実施形態に係わる図１のトランジスタの
チャネル領域のドーパント濃度対深さを描いたグラフで
ある。
チャネル領域のドーパント濃度対深さを描いたグラフで
ある。
１０ セミコンダクタ・オン・インシュレータトランジ
スタ １２ 埋込み絶縁層 １４ 半導体基板 １６ 半導体膜 １８ ソース領域 ２０ ドレイン領域 ２２，２４ ハロー領域 ２６ ゲート絶縁層 ２８ ゲート電極層 ３０ チャネル領域 ３２ 頭部面 ３４ 底部面
スタ １２ 埋込み絶縁層 １４ 半導体基板 １６ 半導体膜 １８ ソース領域 ２０ ドレイン領域 ２２，２４ ハロー領域 ２６ ゲート絶縁層 ２８ ゲート電極層 ３０ チャネル領域 ３２ 頭部面 ３４ 底部面
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ウェン−リン・エム・ファン アメリカ合衆国アリゾナ州85044、フェニ ックス、イースト・デザート・フラワー・ レーン 4024 (72)発明者 ジュン・マー アメリカ合衆国アリゾナ州85048、フェニ ックス、サウス・トゥエンティセブンス・ プレイス 16201
Claims (4)
- 【請求項１】 セミコンダクタ・オン・インシュレータ
（ＳＯＩ）トランジスタ（１０）であって、 半導体基板（１４）、 前記半導体基板上に配置された埋込み絶縁層（１２）、 前記埋込み絶縁層上に配置され、頭部面（３２）、前記
埋込み絶縁層と接した底部面（３４）、ソース領域（１
８）、およびドレイン領域（２０）を具備する半導体膜
部（１６）、 前記ソース領域と前記ドレイン領域の間の前記半導体膜
部の前記頭部面上に配置されたゲート絶縁層（２６）、 前記ゲート絶縁層上に配置されたゲート電極層（２
８）、そして前記ゲート絶縁層の下でかつ前記埋込み絶
縁層の上で、前記ソース領域と前記ドレイン領域の間の
前記半導体膜部に配置されたチャネル領域（３０）であ
って、前記チャネル領域が前記半導体膜部の前記頭部面
に対応して頭部ドーパント濃度を有し、前記チャネル領
域が前記半導体膜部の前記底部面に対応して底部ドーパ
ント濃度を有し、かつ前記頭部ドーパント濃度が前記底
部ドーパント濃度より大きい、前記チャネル領域、 を具備することを特徴とするＳＯＩトランジスタ（１
０）。 - 【請求項２】 前記頭部ドーパント濃度を前記底部ドー
パント濃度で除算して決められるドーピング比がほぼ５
より大きいことを特徴とする、請求項１に記載のＳＯＩ
トランジスタ。 - 【請求項３】 セミコンダクタ・オン・インシュレータ
（ＳＯＩ）トランジスタ（１０）であって、 シリコン基板（１４）、 前記シリコン基板上に配置された埋込み絶縁層（１
２）、 前記埋込み絶縁層上に配置され、頭部面（３２）、前記
埋込み絶縁層と接した底部面（３４）、ソース領域（１
８）、およびドレイン領域（２０）を具備し、ほぼ５０
０オングストロームより大きな厚さを有するシリコン膜
部（１６）、 前記ソース領域と前記ドレイン領域の間の前記シリコン
膜部の前記頭部面上に配置されたゲート酸化物層（２
６）、 前記ゲート酸化物層上に配置されたゲート電極層（２
８）、そして前記ゲート酸化物層の下でかつ前記埋込み
絶縁層の上で、前記ソース領域と前記ドレイン領域の間
の前記シリコン膜部に配置されたチャネル領域（３０）
であって、前記チャネル領域がシリコン膜部の前記頭部
面に対応して、少なくともほぼ４００ｍＶの前記トラン
ジスタのしきい値電圧を与えるよう十分に高い頭部ドー
パント濃度をもち、前記チャネル領域が前記シリコン膜
部の前記底部面に対応して底部ドーパント濃度をもち、
かつ前記頭部ドーパント濃度が前記底部ドーパント濃度
より大きい、前記チャネル領域、 を具備することを特徴とするＳＯＩトランジスタ（１
０）。 - 【請求項４】 セミコンダクタ・オン・インシュレータ
（ＳＯＩ）トランジスタ（１０）であって、 半導体基板（１４）、 前記半導体基板上に配置された埋込み絶縁層（１２）、 前記埋込み絶縁層上に配置され、頭部面（３２）、前記
埋込み絶縁層と接した底部面（３４）、ソース領域（１
８）、およびドレイン領域（２０）を具備する半導体膜
部（１６）、 前記ソース領域と前記ドレイン領域の間の前記半導体膜
部の前記頭部面上に配置されたゲート絶縁層（２６）、 前記ゲート絶縁層上に配置されたゲート電極層（２
８）、そして前記ゲート絶縁層の下でかつ前記埋込み絶
縁層の上で、前記ソース領域と前記ドレイン領域の間の
前記半導体膜部に配置されたチャネル領域（３０）であ
って、前記チャネル領域がピークドーパント濃度と最小
ドーパント濃度を備えたドーピングの分布をもち、前記
ピークドーパント濃度が前記最小ドーパント濃度よりも
大きい、前記チャネル領域、 を具備することを特徴とするＳＯＩトランジスタ（１
０）。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/507,898 US5656844A (en) | 1995-07-27 | 1995-07-27 | Semiconductor-on-insulator transistor having a doping profile for fully-depleted operation |
| US08/507,898 | 1995-07-27 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0945919A true JPH0945919A (ja) | 1997-02-14 |
Family
ID=24020582
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8213042A Pending JPH0945919A (ja) | 1995-07-27 | 1996-07-24 | セミコンダクタ・オン・インシュレータトランジスタ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5656844A (ja) |
| JP (1) | JPH0945919A (ja) |
| KR (1) | KR970008332A (ja) |
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1995
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-
1996
- 1996-07-24 JP JP8213042A patent/JPH0945919A/ja active Pending
- 1996-07-26 KR KR1019960030529A patent/KR970008332A/ko not_active Application Discontinuation
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| Publication number | Publication date |
|---|---|
| US5656844A (en) | 1997-08-12 |
| KR970008332A (ko) | 1997-02-24 |
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