JP3222380B2 - 電界効果トランジスタ、および、ｃｍｏｓトランジスタ - Google Patents

電界効果トランジスタ、および、ｃｍｏｓトランジスタ

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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、電界効果トランジ
スタ（ＦＥＴ）、および、この電界効果トランジスタを
用いたＣＭＯＳトランジスタに関し、特に、チャネル長
をサブミクロン域にまで縮小可能で、集積回路などに適
した電界効果トランジスタ、および、ＣＭＯＳトランジ
スタに関するものである。
【０００２】
【従来の技術】例えば、ＳＯＳ（ Silicon On Sapire）
や、ＳＩＭＯＸ（ Silicon Separation by ion IMplant
ion of OXigen ）、および、ＢＳＯＩ（ Bonded SOI ）
などのように、ＳＯＩ（ Silicon On Insulator ）基板
上に製造されたＭＯＳＦＥＴ（Metal Oxide Semiconduc
tor FET）は、低電圧で高速駆動できるという利点か
ら、従来より広く用いられている。また、上記ＳＯＩ−
ＭＯＳＦＥＴは、バルクシリコン上に形成されるＭＯＳ
ＦＥＴに比べて、レイアウトに要する領域がより小さい
ため、比較的たやすく集積度を上げることができる。特
に、今日では、例えば、ポータブル−コミュニケーショ
ンシステムなど、高機能な携帯型の機器の需要が増して
いるため、上記利点を生かしたＳＯＩ−ＭＯＳＦＥＴ
は、益々普及していくと期待されている。ここで、上記
バルクシリコン上のＭＯＳＦＥＴとＳＯＩ−ＭＯＳＦＥ
Ｔとの一般的な構造について、簡単に説明する。
【０００３】図２５は、ＭＯＳＦＥＴ（以下では単にＦ
ＥＴと称する）５１が、バルクシリコン基板５２上に形
成されている場合を示している。当該ＦＥＴ５１は、バ
ルクシリコン基板５２の表面に、互いに距離をおいて配
されたＮ+ 型のソース領域５３およびドレイン領域５４
と、両領域５３・５４間に配されるＰ型のチャネル領域
５５と、該チャネル領域５５から酸化膜などにより電気
絶縁されたゲート電極５６とを備えた構成である。
【０００４】また、該ＦＥＴ５１の等価回路は、図２６
に示すように、電界効果トランジスタＴ１と、寄生バイ
ポーラトランジスタＴ２（以下では、寄生トランジスタ
と称する）と、衝突電離電流を発生させる電流源Ｉi と
などで表され、当該衝突電離電流は、ベース抵抗ＲB を
介して、基板端子Ｂへ流れる。したがって、該ＦＥＴ５
１を駆動するためには、ゲート端子Ｇ、ソース端子Ｓ、
ドレイン端子Ｄ、および基板端子Ｂの４つの端子を必要
とする。
【０００５】上記構造のＦＥＴ５１では、寄生トランジ
スタＴ２のベース端子は、基板端子Ｂに接続されてい
る。動作中には、基板−ソース接合が逆バイアスされる
ので、寄生トランジスタＴ２は、ＦＥＴ５１の動作に、
ほとんど影響を及ぼさない。
【０００６】一方、図２７は、ＳＯＩ−ＭＯＳＦＥＴ６
１がＳＯＩ基板６２上に形成されている場合を示してい
る。上記ＳＯＩ基板６２は、例えば、シリコン基板６２
ａ上に、絶縁膜６２ｂを介して形成された半導体薄膜層
６２ｃを備えており、上記ＦＥＴ６１のソース領域６
３、ドレイン領域６４、およびチャネル領域６５は、図
２５に示す各領域５３・５４・５５と異なり、半導体薄
膜層６２ｃに形成されている。なお、ゲート電極６６
は、ゲート電極５６と同様の構成である。
【０００７】上記構成のＳＯＩ−ＭＯＳＦＥＴ（以下で
は単にＦＥＴと称する）６１の等価回路は、図２８に示
すように、ＦＥＴ５１の場合と略同様に、電界効果トラ
ンジスタＴ１ａと寄生トランジスタＴ２ａと、電流源Ｉ
i などにより形成されているが、寄生トランジスタＴ２
ａのベースと基板端子Ｂとが、Ｃbox を介して接続され
ている点が異なっている。したがって、該ＦＥＴ６１
は、ゲート、ソース、およびドレインの３つの端子のみ
で動作する。なお、この場合、ＦＥＴ６１の本体基板Ｂ
は、フローティング状態にある。
【０００８】該ＦＥＴ６１において、通常動作の場合、
ドレイン接合にて発生する衝突電離電流は、寄生トラン
ジスタＴ４のベース電流となり、正帰還電流となる。し
たがって、特に、短チャネル効果が発生すると共に、ソ
ース−ドレイン間の降伏電圧が低下する。このように、
該ＦＥＴ６１の電気的特性の低下は、これらのデバイス
を集積する上で、非常に大きな問題を招来する。
【０００９】この問題を解決するために、従来より様々
な解決手段が講じられてきた。以下では、これら第１な
いし第７の従来例について簡単に説明する。
【００１０】第１の従来例として、例えば、図２９に示
すように、ＬＤＤ（ Lightly DopedDrain）構造を備え
たＦＥＴ６１ａが挙げられる。該ＦＥＴ６１ａのソース
およびドレイン領域６３・６４は、チャネル領域６５近
傍に、低い濃度のＮ- が注入されたＬＤＤ領域７１・７
１を備えている。これにより、ドレイン領域６４とチャ
ネル領域６５との間で空乏層が広がり易くなる。この結
果、電界を緩和でき、該ＦＥＴ６１ａの降伏電圧が上昇
する。
【００１１】また、第２の従来例として、｛M.Terauchi
et al. "Suppression of the Flotiong-Body Effect i
n SOI MOSFETs by Bandgap Engineering",1995 Symp. o
n VLSI Tecnology,pp.35-36, Kyoto,JP,June 1995 ｝で
は、Ｇｅ埋め込みを用いたＦＥＴについて記載されてい
る。これは、シリコンのエネルギバンドギャップ工学を
応用したものであって、Ｇｅ注入を用いることによっ
て、ソース−ボディ接合時のエネルギＥｇが削減され
る。この結果、該ＦＥＴの寄生トランジスタの電流利得
は抑制される。
【００１２】さらに、第３の従来例（例えば、特開昭６
０−１７５４５８号公報）には、図３０に示すように、
ソース領域６３とドレイン領域６４との間に、ＳｉＯ2
などで形成されたバリア領域７３を備えたＦＥＴ６１ｃ
が、開示されている。上記バリア領域７３を設けること
により、該ＦＥＴ６１ｃでは、短チャネル効果が抑制さ
れる。
【００１３】加えて、第４の従来例（欧州特許（０ ４
９７ ２１６ Ａ２））は、ポケット注入を用いたＳＯ
Ｉ−ＭＯＳＦＥＴについて記載している。図３１に示す
ように、該ＦＥＴ６１ｄでは、ＳＯＩ基板６２表面側の
ソース領域６３ｄおよびドレイン領域６４ｄは、チャネ
ル領域６５方向へ延びている。この拡張部７４・７４の
下には、ボディと同じ導電型のポケット注入領域７５・
７５が形成されている。これにより、チャネル領域６５
において、酸化膜６２ｂとの界面におけるボディのドー
ピング濃度を増加させる。この結果、チャネル領域６５
において、背面のしきい電圧が増加し、背面のチャネル
電流が減少する。
【００１４】また、第５の従来例（特開平５−２１８４
２５号公報）には、ゲート電極６６の直下に共通のドレ
イン領域を設けたＦＥＴが開示されている。図３２に示
すように、該ＦＥＴ６１ｅの半導体薄膜層６２ｃには、
ゲート電極６６の下部に配されるＮ型のコモンドレイン
領域８１と、この領域８１の両側に、各チャネル領域８
２・８２を介して配される、ソース領域８３およびドレ
イン領域８４とを備えている。上記コモンドレイン領域
８１は、浮遊電位に保たれていおり、ドレイン領域８４
において、コレットホール（ collet hole）を生成す
る。これにより、寄生トランジスタＴ１ａの動作を抑制
できる。
【００１５】第６の従来例（特開平５−２１８００号公
報）は、ゲート電極６６の直下に真性半導体領域を設け
たＦＥＴである。図３３に示すように、該ＦＥＴ６１ｆ
の半導体薄膜層６２ｃは、ゲート電極６６の下部に、真
性半導体領域９１を備えている。また、半導体薄膜層６
２ｃにおいて、該領域９１の両側には、Ｐ- 型の各チャ
ネル領域９２・９２を介して、Ｎ+ 型のソース領域９３
・およびドレイン領域９４が、それぞれ設けられてい
る。真性半導体領域９１は、通常、ドーピング濃度が１
０10〜１０12ａｔ／ｃｍ3 に低く設定されており、キャ
リア移動度を増加させる。さらに、チャネル領域９２・
９２により、ＦＥＴ６１ｆのしきい電圧が設定される。
これにより、高速動作が可能でありながら、しきい電圧
を制御することができる。
【００１６】さらに、第７の従来例（特開平６−２６８
２１５号公報）は、図３４に示すように、チャネル領域
６５の外周部に、反転層の形成時に完全に空乏化しない
濃度を持つ高濃度領域７７・７７を設け、それ以外のチ
ャネル領域６５に極めて低い濃度の低濃度領域７８を設
けたＦＥＴ６１ｆを開示している。
【００１７】この場合も、第６の従来例と略同様に、低
濃度領域７８は、低いドーピング濃度に設定されている
ので、キャリア移動度を増加させる。さらに、高濃度領
域７７・７７は、高いドーピング濃度に設定されてお
り、反転層形成時にも完全は空乏化しない。したがっ
て、半導体薄膜６２ｃの厚さが変動しても、しきい電圧
のバラツキを抑制できる。
【００１８】
【発明が解決しようとする課題】しかしながら、上記第
１ないし第７の解決手段は、いずれも、電気特性の劣化
や、素子構造の複雑さなどによって、サブハーフミクロ
ン域までＦＥＴを縮小する際に制限があるという問題点
を有している。
【００１９】すなわち、図２９に示すＦＥＴ６１ａに設
けられたＬＤＤ領域７１は、ソース−ドレイン間の降伏
電圧を上昇させる一方で、ソース−ドレイン間の寄生抵
抗を増加させてしまう。この結果、ＦＥＴ６１ａを低電
圧で駆動する場合に支障を生ずる。
【００２０】また、第２および第３の解決手段は、ゲル
マニウムを注入したり、図３０に示すバリア領域７３を
形成する必要があるため、製造工程が複雑になると共
に、チャネル長を縮小化する上で制限がある。
【００２１】加えて、図３１に示すＦＥＴ６１ｄでは、
フローテイングボディ効果を最小限に抑えるために、ボ
ディコンタクトを必要とする。この結果、素子のレイア
ウト領域が増大する。さらに、ポケット注入領域７５・
７５は、ソースあるいはドレインの拡張部７４・７４の
下に、集中して形成する必要がある。したがって、極め
て薄いＳＯＩ基板６１では、ポケット注入領域７５・７
５を形成することが難しい。この結果、高集積度のＦＥ
Ｔ、例えば、サブハーフミクロン域のＦＥＴを製造する
際に、このポケット注入技術を適用することは困難であ
る。一方、動作上の観点からみると、上記ポケット注入
領域７５・７５は、バックチャネルのしきい電圧の増大
させることによって、バックチャネル伝導を抑制する。
ところが、半導体薄膜層６５表面の構造は、図２７に示
すＦＥＴ６１と同様であるため、寄生トランジスタＴ２
ａは、ＦＥＴ６１と同様に、ＦＥＴ６１ｄの動作に影響
を及ぼす。
【００２２】また、図３２に示すＦＥＴ６１ｅは、チャ
ネル領域８２・８３のチャネル長ｄを一定の値以上短く
できないため、集積度を上げることが難しい。例えば、
ゲート長が０．３５μｍの場合には、上記チャネル長ｄ
を約０．１μｍ程度にする必要がある。ところが、この
長さは、ソース／ドレイン領域８４・８５を形成する際
に注入されるＮ+ 不純物の側面拡散長に相当するので、
不純物の注入制御が極めて難しくなる。また、チャネル
長ｄが約０．１μｍの範囲では、ドレイン領域８５側か
らの空乏層によって、チャネル領域８３のパンチスルー
が発生し、ＦＥＴ６１ｅの特性は、極めて制御しにくく
なる。これらの結果、ＦＥＴ６１ｅの構造をサブハーフ
ミクロン域に適用することは、実用的ではない。
【００２３】一方、図３３に示すＦＥＴ６１ｆは、真性
半導体領域９１と、その両側に配されたＰ- 型のチャネ
ル領域９２・９２とを必要とする。したがって、上記Ｆ
ＥＴｅの場合と同様に、チャネル領域９２・９２の長さ
を制御することが困難である。加えて、真性半導体領域
９１の極めて低いドーピングによって、寄生トランジス
タＴ４の電流利得は、増大する。この結果、ＦＥＴ６１
ｆにおいて、パンチスルー降伏電圧は、低下する。
【００２４】さらに、図３４に示すＦＥＴ６１ｇは、上
記ＦＥＴ６１ｆと基本的に同じであり、同様の問題を有
している。加えて、高濃度領域７７は、完全には空乏化
しない。したがって、出力Ｉｄ−Ｖｄｓ特性にキンク効
果が発生する。
【００２５】本発明は、上記の問題点を鑑みてなされた
ものであり、その目的は、低電圧かつ高速で駆動可能で
ありながら、サブハーフミクロン域まで集積度を向上可
能な電界効果トランジスタおよびＣＭＯＳトランジスタ
を提供することにある。
【００２６】
【課題を解決するための手段】請求項１の発明に係る電
界効果トランジスタは、上記課題を解決するために、第
１導電型の表面半導体層と、上記第１導電型とは異なる
第２導電型を持ち、互いに離れて配されるソース領域お
よびドレイン領域と、上記ソース領域およびドレイン領
域間に配される上記第１導電型のチャネル領域と、上記
チャネル領域から、電気絶縁体層により絶縁されたゲー
ト電極とを有する電界効果トランジスタにおいて、以下
の手段を講じたことを特徴としている。
【００２７】すなわち、上記チャネル領域は、上記ソー
ス領域付近に、上記チャネル領域中央部に比べて、上記
第１導電型の不純物のドーピング濃度が高い高濃度部か
ら、上記チャネル領域中央部に向かって、濃度が略単調
に低くなるように形成されたドーピング濃度プロファイ
ルを有している。
【００２８】なお、上記ドーピング濃度プロファイル
は、例えば、第１導電型の不純物をイオン注入する際に
おいて、注入エネルギやドーズ量および表面半導体層と
注入方向との傾斜角などによって、あるいは、注入した
不純物を活性化させる際のアニール時間および温度など
によって調整される。
【００２９】上記構造では、チャネル領域において、第
１導電型の不純物のドーピング濃度プロファイルを調整
することによって、ソース−ドレイン間の寄生抵抗な
ど、電界効果トランジスタの特性を低下させることな
く、該電界効果トランジスタに寄生するバイポーラトラ
ンジスタ（以下では、寄生トランジスタと称する）の電
流利得ｈfeを削減できる。
【００３０】これにより、短チャネル効果の発生を抑制
でき、チャネル長を縮小した場合でも、従来に比べて、
降伏電圧の低下を抑制できる。また、チャネル長が縮小
した場合でも、しきい電圧のロールオフ特性の低下を低
減できる。この結果、従来に比べて、低電圧で駆動でき
る。
【００３１】また、チャネル領域のドーピング濃度プロ
ファイル以外は、従来と同様であり、特別な部材や製造
工程を必要としない。特に、アニールやイオン注入によ
り、該プロファイルの形状を調整する場合、従来と同様
の工程で電界効果トランジスタを製造できる。
【００３２】さらに、所望の上記ドーピング濃度プロフ
ァイルが傾斜しているため、チャネル領域へ不純物導入
した後のアニール処理において、該不純物が拡散して
も、所望のドーピング濃度プロファイルに調整するため
に、この拡散を用いることができる。したがって、チャ
ネル長を縮小する際、不純物の拡散の影響を低減でき
る。この結果、電界効果トランジスタの大きさを縮小で
き、集積度を向上することができる。
【００３３】これらの結果、低電圧動作が可能で、高速
かつ高集積度な電界効果トランジスタを実現することが
できる。
【００３４】また、請求項２の発明に係る電界効果トラ
ンジスタは、請求項１記載の発明の構成において、上記
ドーピング濃度プロファイルは、反転層の形成時に上記
チャネル領域が完全に空乏化するように設定されている
ことを特徴としている。
【００３５】それゆえ、ソース−ドレイン電圧に対する
ドレイン電流の特性において、キンク効果の発生を抑制
できる。
【００３６】さらに、請求項３の発明に係る電界効果ト
ランジスタは、請求項１または２記載の発明の構成にお
いて、上記チャネル領域は、上記ドレイン領域付近に
も、上記チャネル領域中央部に比べて、上記第１導電型
の不純物のドーピング濃度が高い高濃度部から、上記チ
ャネル領域中央部に向かって、濃度が略単調に低くなる
ように形成されたドーピング濃度プロファイルを有して
いることを特徴としている。
【００３７】ところで、一方のみに高濃度部を設ける場
合、不純物のドーピング時に、他方へ不純物が混入しな
いように、例えば、ホドレジストなどによってマスクす
る必要がある。ところが、両方に高濃度部を設けること
により、これらの工程を設ける必要がなるなるので、電
界効果トランジスタの製造が容易になる。
【００３８】また、請求項４の発明に係る電界効果トラ
ンジスタは、請求項１、２、または３記載の発明の構成
において、上記高濃度部と隣接する上記ソース領域ある
いはドレイン領域は、当該高濃度部と隣接する第１の領
域と、上記第１の領域よりも、第２導電型の不純物のド
ーピング濃度が高い第２の領域とを備えていることを特
徴としている。
【００３９】それゆえ、ドレイン領域とチャネル領域と
の間で空乏層が広がり易くなる。この結果、電界を緩和
でき、電界効果トランジスタの降伏電圧をさらに上昇で
きる。
【００４０】一方、請求項５の発明に係る電界効果トラ
ンジスタは、請求項１、２、３、または４記載の発明の
構成において、上記ドーピング濃度プロファイルは、イ
オン注入処理条件とドライブイン−アニール処理条件と
を制御することによって調整されていることを特徴とし
ている。
【００４１】それゆえ、従来と同様の工程において、イ
オン注入処理条件として、例えば、注入エネルギ、ドー
ズ量、または、表面半導体層と注入方向との傾斜角な
ど、あるいは、アニール処理条件として、アニール時間
や温度などを制御することによって、上記プロファイル
を形成できる。さらに、片方のみによって、ドーピング
濃度プロファイルを調整する場合に比べて、それぞれの
条件を比較的自由に設定できる。この結果、例えば、シ
リサイド化を阻害し、電界効果トランジスタの品質を低
下させるような高温でのアニールなどを避けることがで
きる。したがって、電界効果トランジスタの品質をさら
に向上できる。
【００４２】また、請求項６の発明に係る電界効果トラ
ンジスタは、請求項１、２、３、４、または５記載の発
明の構成において、上記ドーピング濃度プロファイルＮ
（ｘ）は、ドーピング濃度の最低値をＮ0 、最大値をＮ
B0、上記高濃度部からチャネル領域の中央部方向への変
位をｘとし、当該ドーピング濃度プロファイルの鋭さｇ
および勾配係数ηを用いて、 Ｎ（ｘ）＝Ｎ0 ＋ＮB0・ｅｘｐ〔−（η・ｘ）g 〕 で近似した場合、上記勾配係数ηは、８〜２０に設定さ
れていることを特徴としている。
【００４３】したがって、上記鋭さｇが、例えば、１な
いし１０程度と、プロファイルを形成しやすい範囲にお
いて、寄生トランジスタの電流利得ｈfeを確実に略最小
にすることができる。この結果、例えば、駆動電圧や動
作速度など、電界効果トランジスタの電気的特性をさら
に向上できる。
【００４４】請求項７の発明に係る電界効果トランジス
タは、請求項１、２、３、４、または、５記載の発明の
構成において、上記ドーピング濃度プロファイルは、ガ
ウス分布状に形成されており、上記高濃度部から上記チ
ャネル領域中央部へかけての第１導電型のドーピング濃
度の勾配は、３〜８×１０22／ｃｍ4 に設定されている
ことを特徴としている。
【００４５】ところで、例えば、不純物にボロンなどを
用いて、イオン注入およびアニールにより調整する場
合、プロファイルをガウス分布状に調整するのが容易で
ある。上記構成では、第１導電型のドーピング濃度の勾
配を上記範囲に設定しているので、ガウス分布状に調整
した場合において、寄生トランジスタの電流利得ｈfeを
確実に略最小にすることができる。
【００４６】請求項８の発明に係る電界効果トランジス
タは、請求項１、２、３、４、５、６、または７記載の
発明の構成において、上記電界効果トランジスタは、Ｓ
ＯＩ基板上に形成されていることを特徴としている。
【００４７】それゆえ、さらに、低電圧かつ高速で駆動
可能な電界効果トランジスタを実現できる。
【００４８】また、請求項９の発明に係るＣＭＯＳトラ
ンジスタは、上記課題を解決するために、Ｐ型の第１電
界効果トランジスタとＮ型の第２電界効果トランジスタ
とをＣＭＯＳ構造に接続して構成されるＣＭＯＳトラン
ジスタであって、上記第１および第２電界効果トランジ
スタは、請求項１、２、３、４、５、６、７、または８
記載の電界効果トランジスタであることを特徴としてい
る。
【００４９】したがって、第１および第２電界効果トラ
ンジスタにおけるしきい電圧の低下および集積度の向上
によって、高速かつ低電力消費であると共に、大きさの
小さなＣＭＯＳトランジスタを実現できる。この結果、
高機能で、高速かつ低電力消費の電子回路を実現でき
る。
【００５０】
【発明の実施の形態】本発明の一実施形態について図１
ないし図２１に基づいて説明すると以下の通りである。
【００５１】図１に示すように、本実施形態に係る電界
効果トランジスタ（以下では、ＦＥＴと称する）１は、
ＳＯＩ（ Silicon On Insulator ）基板２上に形成され
ている。上記ＳＯＩ基板２は、例えば、ＳＯＳ（ Silic
on On Sapire）や、ＳＩＭＯＸ（ Silicon Separation
by ion IMplantion of OXigen ）、および、ＢＳＯＩ
（ Bonded SOI ）などであり、例えば、シリコン、サフ
ァイア、水晶、あるいは、ガラスのような電気絶縁体に
よって形成された基板２ａの上に、ＳｉＯ2 などの電気
絶縁体で形成された絶縁膜２ｂを介して、シリコンなど
で形成される半導体薄膜２ｃを積層した構成である。図
１では、基板２ａの例として、シリコンの場合を示して
いる。また、上記絶縁膜２ｂの薄さＴbox は、通常５０
ｎｍから５００ｎｍに設定される。さらに、上記半導体
薄膜２ｃには、ソース領域３、ドレイン領域４、および
チャネル領域５などが設けられ、これにより、能動トラ
ンジスタが形成される。該半導体薄膜２ｃの薄さは、最
終的なＦＥＴ１の特性に基づいて、所望の値に設定され
る。
【００５２】上記ソース領域３およびドレイン領域４
は、チャネル領域５を介して、互いに離れて配されてい
る。また、両領域３・４は、ソース−ドレイン抵抗を低
減するために、高くドーピングされている。本実施形態
では、ＦＥＴ１の一例として、ＮＭＯＳ型のＦＥＴを示
しており、両領域３・４は、例えば、砒素などを注入し
て、Ｎ+ 型に形成されている。
【００５３】一方、本実施形態では、両領域３・４間に
配されるチャネル領域５は、互いに異なるドーピング濃
度を持つ３つの領域５ａ・５ｂ・５ｃに大別されてい
る。上記各領域５ａ・５ｂ・５ｃは、何れも同じ導電型
であり、例えば、ＮＭＯＳ型のＦＥＴの場合、ボロンや
インジウムなどを注入してＰ型に形成される。また、図
２に示すように、各領域のドーピング濃度は、ソース領
域３に隣接するソース側部５ａ、および、ドレイン領域
４に隣接するドレイン側部５ｃが、中央部５ｂに比べて
高く設定されている。
【００５４】また、本実施形態に係るチャネル領域５の
外周部５ａ・５ｃの濃度は、上述した特開平６−２６８
２１５号公報とは異なり、反転層の形成時に完全に空乏
化する値に設定されている。さらに、本実施形態では、
チャネル領域５のドーピング濃度のプロファイル（ pro
file）にも考慮されている。
【００５５】ここで、上記チャネル領域５のドーピング
プロファイルについて、さらに、詳細に説明する。チャ
ネル領域５において、Ｐ型不純物のドーピングプロファ
イルは、図３に示すように、チャネル領域５の外周部５
ａ・５ｃから中央部５ｂに向かって、略単調に濃度が下
がるように設定されている。
【００５６】具体的には、ソース領域３側からドレイン
領域４側方向の位置をｘ、チャネル長をＬとした場合、
チャネル領域５におけるチャネル不純物のドーピングプ
ロファイルＮ（ｘ）は、下式（１）に示すように、 Ｎ（ｘ）＝Ｎ0 ＋ＮB0・｛ｅｘｐ（−〔η・（ｘ−Ｌ／２）〕g ） ＋ｅｘｐ（−〔η・（ｘ＋Ｌ／２）〕g ）｝ …（１） に設定されている。なお、上記位置ｘは、チャネル領域
５の中央をｘ＝０としている。また、本実施形態では、
チャネル領域５のドーピングプロファイルが、両側で傾
斜しているため、Ｎ（ｘ）は、ソース領域３側での傾斜
を示すｅｘｐの項とドレイン領域４側での傾斜を示すｅ
ｘｐの項との和で表現されている。なお、ドーピングプ
ロファイルが両側で傾斜しているか、片側で傾斜してい
るかに関わらず、片側だけに注目した場合は、特許請求
の範囲に記載のように、１つのｅｘｐの項で表現でき
る。
【００５７】上式（１）中、Ｎ0 は、チャネル領域５の
ドーピング濃度の最小値、すなわち、チャネル領域５中
央位置におけるドーピング濃度を示している。また、Ｎ
B0は、ドーピング濃度の最大値、すなわち、ソース領域
３、および／または、ドレイン領域４とチャネル領域５
との接合部におけるドーピング濃度を示している。本実
施形態に係るチャネル領域５の場合、ドーピング濃度
は、例えば、Ｎ0 が１×１０16程度、ＮB0が５．１×１
０17程度に設定されている。
【００５８】また、上式（１）において、ηおよびｇ
は、ドーピングプロファイルの鋭さや勾配の程度を示す
係数であり、以下では、ηを勾配係数、ｇを変化の鋭さ
と称する。図３に示すように、ｇ＝１の場合、ドーピン
グプロファイルＮ（ｘ）は、指数関数的に変化し、ｇ＝
２の場合は、ガウス分布的に変化する。さらに、ｇが増
加するに従って、チャネル領域５のドーピングプロファ
イルは、より急峻になる。一方、図４に示すように、鋭
さｇが一定（ｇ＝２）であっても、勾配係数ηが減少す
るに従って、チャネル領域５のドーピングプロファイル
の勾配は、より、なだらかになる。なお、図中では、チ
ャネル長Ｌが０．５μｍにおいて、η＝１０、１５、１
８の場合をそれぞれ示している。
【００５９】これらチャネル領域５のドーピングプロフ
ァイルは、後述するように、例えば、不純物を注入する
際のエネルギ量や角度、および、不純物を活性化させる
際のアニール時間などによって決定される。
【００６０】上述のドーピングプロファイルを持つチャ
ネル領域５は、図１に示すように、ゲート電極６によっ
て、完全に覆われており、該ゲート電極６により制御さ
れる。このゲート電極６は、例えば、ＭｏＳｉ2 、ＷＳ
ｉ2 などのような高融点金属、あるいは、ポリシリコン
層によって形成されている。また、ゲート電極６とチャ
ネル領域５との間には、ＳｉＯ2 などによって形成され
たゲート酸化膜７が設けられており、両領域５・６間を
電気的に絶縁している。さらに、ゲート電極６の側方に
は、同じくＳｉＯ2 などの電気絶縁体からなるゲート側
壁スペーサー８が設けられる。
【００６１】ここで、本実施形態に係るＦＥＴ１の電気
的な特徴について説明する。図５に示すように、従来と
同じように、ＳＯＩ基板２上に形成されたＦＥＴ１の等
価回路は、ＮＭＯＳ型の理想的なＦＥＴ（以下では、電
界効果トランジスタと称する）Ｔ１だけではなく、ＮＰ
Ｎ型の寄生バイポーラトランジスタ（以下では、寄生ト
ランジスタと称する）Ｔ２、および、ドレイン接合にて
発生する衝突電離電流に対応する電流源Ｉi を備えてい
る。上記電界効果トランジスタＴ１および寄生トランジ
スタＴ２では、ドレインおよびコレクタ、並びに、ソー
スおよびエミッタが、それぞれ互いに接続されている。
また、寄生トランジスタＴ２のベースは、上記電流源Ｉ
i を介して、ドレインに接続されている。これにより、
上記衝突電離電流が寄生トランジスタＴ２のベースへ流
れ込み、正帰還電流となる。なお、寄生トランジスタＴ
２のベースは、容量Ｃbox を介して、浮遊している基板
２ａへ接続されている。
【００６２】したがって、ソース−ドレイン間の降伏電
圧ＢＶｄｓは、上記寄生トランジスタＴ２の電流利得ｈ
feに影響されて変化し、下式（２）のように、 ＢＶｄｓ＝ＢＶｃｂ／（ｈfe）(1/n) …（２） となる。なお、上式（２）において、ＢＶｃｂは、コレ
クタ−ベース（ドレイン−チャネル）間の降伏電圧であ
り、ｎは、接合の外形とドーピングレベルとに依存する
変数である。ただし、この変数ｎは、約４程度と、略一
定である。
【００６３】また、上記電流利得ｈfe は、キャリア通
過時間によって定まり、下式（３）に示すように、 １／ｈfe＝（τF ／τn ） ＋（μp ／μn ）・（ｎie／ｎi ）2 ・（ＮＢ／Ｎｄｓ） ＝（τF ／τn ） ＋（μp ／μn ）・（ＮＢ／Ｎｄｓ）・ｅｘｐ（ΔＥｇ／ｋＴ） …（３） と近似できる。なお、上式（３）において、τF とτn
とは、ベース（チャネル）領域でのキャリア通過時間と
寿命とをそれぞれ示しており、ＮＢおよびＮｄｓは、ベ
ース領域、あるいは、エミッタ（ソース領域）における
ギャンメル数（ Gummel number）であり、各領域のドー
ピングプロファイルによって決まる。ＮＢおよびＮｄｓ
は、対応する領域のドーピングレベルが高くなるに従っ
て増加する。また、ΔＥｇは、高いドーピングの結果生
じたシリコンのエネルギーギャップの減少量である。
【００６４】上式（３）に示すように、寄生トランジス
タＴ２の電流利得ｈfeは、チャネル領域５のドーピング
レベルやドーピングプロファイルに影響されて変化す
る。すなわち、チャネル領域５のドーピングレベルが上
昇するに伴い、上式（３）において、ＮＢが増加し、少
数キャリアの寿命τn は短くなる。したがって、寄生ト
ランジスタＴ２の電流利得ｈfeは、減少する。
【００６５】本実施形態において、チャネル領域５のド
ーピング濃度のプロファイルは、上述の式（１）に示す
ように、鋭さｇと勾配係数ηとによって決定される。し
たがって、寄生トランジスタＴ２の電流利得ｈfeは、両
係数ｇおよびηの関数として表示することができる。
【００６６】図６に示すように、例えば、チャネル領域
５のドーピングプロファイルが指数関数的な場合（ｇ＝
１の場合）、電流利得ｈfeは、勾配係数ηが略１６〜１
８程度で最低となる。また、ドーピングプロファイルが
ガウス分布的な場合（ｇ＝２の場合）、電流利得ｈ
feは、勾配係数η＝１５付近で、最低となり、５程度で
ある。さらに、ｇ＝４、６、および８の場合、電流利得
ｈfeは、勾配係数ηが、おおよそ８〜１５程度で最小と
なる。いずれの場合であっても、勾配係数ηが８から２
０の間で、電流利得ｈfeが最小になる。特に、ｇ＝２の
場合、勾配係数ηをドーピング濃度の勾配に換算する
と、最適な勾配は、３〜８×１０22／ｃｍ4 程度とな
る。
【００６７】従来のチャネル領域５のドーピングプロフ
ァイルが均一な場合の電流利得ｈfe 0 に比べると、両係
数ｇおよびηを適切に設定することによって、本実施形
態に係るＦＥＴ１では、寄生トランジスタＴ２の電流利
得ｈfeを１／１０程度まで削減できる。したがって、寄
生トランジスタＴ２の電流利得ｈfeが約３から８のＦＥ
Ｔ１を提供できる。この結果、ＦＥＴ１の電気的特性
は、従来に比べて大幅に向上する。
【００６８】例えば、ソース−ドレイン間降伏電圧ＢＶ
ｄｓは、上述の式（２）に示すように、寄生トランジス
タＴ２の電流利得ｈfeが増加するに伴って減少する。本
実施形態に係るＦＥＴ１では、寄生トランジスタＴ２の
電流利得ｈfeが減少している。したがって、図７に示す
ように、従来に比べて、降伏電圧ＢＶｄｓは、ＦＥＴ１
のゲート長が短くなっても、低下しにくい。なお、図７
では、図６と同様に、チャネル領域５のドーピングプロ
ファイルが一定の場合を、従来の降伏電圧ＢＶｄｓ０と
して示している。図からもわかるように、例えば、ゲー
ト長が０．３μｍ程度の場合、従来の降伏電圧ＢＶｄｓ
０は約１Ｖである。これに対して、本実施形態の降伏電
圧ＢＶｄｓは、約２．４Ｖであり、約１．４Ｖ程度増加
している。
【００６９】また、本実施形態では、図８に示すよう
に、本実施形態に係るＦＥＴ１において、しきい電圧Ｖ
ｔｈのロールオフ（ roll-off ）特性Ｖｔｌｉｎ１・Ｖ
ｔｌｉｎ２は、ゲート長が約０．３μｍ以下になるまで
余り低下せず、従来のロールオフ特性Ｖｔｌｉｎ０に比
べて、高い値を維持している。なお、図８でも、図６お
よび図７と同様の構成のＦＥＴを従来例として示してい
る。また、この場合のソース−ドレイン間電圧Ｖｄｓ
は、０．１Ｖである。なお、上記Ｖｔｌｉｎ１およびＶ
ｔｌｉｎ２は、チャネル領域５のドーズ量が異なるのみ
で、同様の構成である。
【００７０】また、図９には、上記ＦＥＴ１の極性を反
転させたＰＭＯＳＦＥＴにおけるしきい電圧Ｖｔｈのロ
ールオフ特性Ｖｔｌｉｎを示す。この場合も、ＮＭＯＳ
型の場合と同様に、０．３μｍ以下になるまで余り低下
していない。なお、このＦＥＴでは、極性が異なってい
るのみで構成は同じなので、構成の説明は省略する。
【００７１】図８および図９に示すように、どちらの極
性のＦＥＴ１であっても、チャネル長が０．３μｍ以下
まで、しきい電圧Ｖｔｈのロールオフ特性Ｖｔｌｉｎ
は、低下しない。したがって、サブハーフミクロン域の
場合でも安定して動作可能である。パンチスルーが発生
しない範囲で、最小のゲート長は、０．２７μｍにな
る。したがって、従来と同様の製造装置を用いても、十
分に余裕をもって製造できる。
【００７２】ここで、図１０ないし図１６に基づいて、
上記構成のＦＥＴの使用例として、例えば、ＮＭＯＳＦ
ＥＴおよびＰＭＯＳＦＥＴからなるＣＭＯＳ型のトラン
ジスタについて説明する。
【００７３】図１０に示すように、上記ＣＭＯＳトラン
ジスタ１０は、ＮＭＯＳＦＥＴ１１、および、該ＮＭＯ
ＳＦＥＴ１１と極性のみが異なったＰＭＯＳＦＥＴ１２
とを備えている。両ＦＥＴ１１・１２は、ＳＯＩ基板２
に設けられた分離領域２ｄによって絶縁されており、Ｃ
ＭＯＳ構造を形成している。なお、両ＦＥＴ１１・１２
の構成は、図１と同様の構成を持つため、説明は省略す
る。ただし、当該ＦＥＴ１１・１２では、ソース領域
３、ドレイン領域４、およびゲート電極６の上部は、そ
れぞれサリサリド化（ Salicide ）されており、各部の
抵抗を減少させている。また、ゲート電極６のゲート長
は、例えば、０．３５μｍに設定されている。
【００７４】上記各ＦＥＴ１１・１２において、ゲート
電圧ＶG を変化させた場合のソース−ドレイン電圧Ｖｄ
ｓに対するドレイン電流Ｉｄの特性を、図１１および図
１２に示す。本実施形態では、各ＦＥＴ１１・１２のチ
ャネル領域５が完全に空乏化可能なように形成している
ので、キンク効果が現れていない。
【００７５】また、図１３および図１４は、ソースドレ
イン間電圧Ｖｄｓが１．５Ｖの場合、各ＦＥＴ１１・１
２のサブスレショルドＩｄ−ＶGS特性を、それぞれ示し
ている。図中に示すように、ＮＭＯＳＦＥＴ１１では、
６５ｍＶ／ｄｅｃ、ＰＭＯＳＦＥＴ１２では、７０ｍＶ
／ｄｅｃとなっており、急峻で良好な特性が得られてい
る。
【００７６】さらに、上記ＶGSおよびＶｄｓがそれぞれ
１．５Ｖの場合、ＮＭＯＳＦＥＴ１１の駆動電流は、１
５０μＡ／μｍであり、ＰＭＯＳＦＥＴ１２の場合は、
７０μＡ／μｍであった。また、ミニマムゲート長のＮ
ＭＯＳＦＥＴ１１の場合、オフ状態におけるソース−ド
レイン降伏電圧ＢＶｄｓは、上記Ｉｄ＝０．１μＡ／μ
ｍにおいて、２．５Ｖである。したがって、上記ＦＥＴ
１１を、一般的な低電圧駆動装置の供給電圧１〜１．８
Ｖに使用した場合であっても、ブレークダウンは発生し
ない。
【００７７】一方、上記両ＦＥＴ１１・１２を備えたＣ
ＭＯＳトランジスタ１０の場合、図１５に示すように、
従来のバルクシリコン上に形成したＣＭＯＳトランジス
タ（ＦＯ＝１）に比べて、伝播遅延が短縮されている。
具体的には、バルクＣＭＯＳトランジスタのインバータ
の伝播遅延Ｔｐｄが約１４０ｐｓｅｃ／ｓｔａｇｅであ
るのに対して、本実施形態に係るＣＭＯＳトランジスタ
１０のインバータの伝達遅延Ｔｐｄは、約６５ｐｓｅｃ
／ｓｔａｇｅにまで短縮されている。また、図１１に示
すように、同じ速度で比較した場合、本実施形態に係る
ＣＭＯＳトランジスタ１０の電力消費は、従来のバルク
シリコンのトランジスタに比べて、約１／５に削減され
ている。
【００７８】例えば、ポータブル−コミュニケーション
システムのように、持ち運び可能で高機能な電子機器で
は、高速かつ低消費電力であると共に、集積度の向上し
た論理デバイスやＰＬＬ回路を必要としている。上記Ｃ
ＭＯＳトランジスタ１０を用いて、上記ＰＬＬ回路を構
成した場合、例えば、最大周波数で１．５Ｇｈｚにおい
て、該ＰＬＬ回路は、供給電圧２Ｖで動作できる。ま
た、１．１Ｇｈｚの場合、１．５Ｖで動作できる。さら
に、上述したように、ＣＭＯＳトランジスタ１０を構成
する両ＦＥＴ１１・１２のチャネル長は、サブミクロン
域まで縮小できる。したがって、本実施形態に係るＣＭ
ＯＳトランジスタ１０を用いた場合、高機能かつ低消費
電力な電子機器を提供する際に大きく寄与できる。
【００７９】次に、上記構成のＦＥＴ１の製造工程につ
いて、図１７ないし図２１に基づいて説明する。以下で
は、図１に示すＮＭＯＳＦＥＴ１を例に説明している
が、基本的には、図１０に示すＰＭＯＳＦＥＴ１２でも
同様であり、ＮＭＯＳＦＥＴおよびＰＭＯＳＦＥＴの双
方より構成されるＣＭＯＳトランジスタ１０の場合も同
様である。
【００８０】図１７に示すように、ＦＥＴ形成前のＳＯ
Ｉ基板２は、例えば、シリコン、あるいは、サファイ
ア、水晶、ガラスなどの電気絶縁体からなる基板２ａ
と、その上に積層された絶縁膜２ｂと、さらにその上に
形成された半導体薄膜２ｃとを備えている。上記ＳＯＩ
基板２は、例えば、ＢＳＯＩやＳＩＭＯＸ構造の基板な
どでもよい。また、上記半導体薄膜２ｃの薄さは、製造
するＭＯＳＦＥＴの特性に応じて調整される。例えば、
完全に空乏化されるトランジスタ（ＦＤトランジスタ）
の場合、半導体薄膜２ｃの厚さは、約３０〜１００ｎｍ
に設定される。
【００８１】さらに、例えば、ＬＯＣＯＳなど、従来の
方法を用いて、分離領域２ｄが形成される。その後、Ｓ
ＯＩ−ＭＯＳＦＥＴのチャネル領域となる部分に不純物
が注入される。例えば、ＮＭＯＳトランジスタの場合、
注入する不純物としては、ボロンイオンなどが用いられ
る。この場合の注入量は、約１〜１０×１０16／ｃｍ3
になるようにする。さらに、ドーピング濃度を一定にす
るために、おおよそ９００℃程度の最終アニールが行わ
れる。
【００８２】例えば、しきい電圧を約０．４Ｖにする場
合、半導体薄膜２ｃの薄さが５０ｎｍのＳＯＩ基板２で
は、２５ｋｅＶのエネルギで、49ＢＦ2 イオンが、１×
１０12／ｃｍ2 注入される。この場合、チャネル領域中
央部のＰ型の不純物濃度は、約１×１０17／ｃｍ3 程度
となる。
【００８３】続いて、図１８に示すように、基板２ａの
表面にゲート酸化膜７を堆積あるいは成長させて形成す
る。該ゲート酸化膜７の最終的な薄さは、チャネル長が
サブハーフミクロン域のＦＥＴの場合、５〜９ｎｍ程度
に設定される。
【００８４】その後、ゲート電極６が形成される。具体
的には、上記ゲート酸化膜７上に、例えば、多結晶質の
シリコン膜が形成される。さらに、従来と同様に、ホト
リソグラフィーエッチングにより、所望の形状のゲート
電極６を形成する。なお、本実施例では、多結晶質のシ
リコンでゲート電極６を形成したが、ＭｏＳｉ2 やＷＳ
ｉ2 のような高融点金属を用いてもよい。
【００８５】次に、図１９に示すように、チャネル領域
において、側方に傾斜したドーピング濃度のプロファイ
ルを形成するために、チャネル領域と同極性の原子は、
ゲート電極６をマスクとして、ＳＯＩ基板２へ注入され
る。このイオン注入には、例えば、ＮＭＯＳトランジス
タの場合、11Ｂ+ が用いられ、エンハンス型（ Enhance
ment type ）のＰＭＯＳトランジスタの場合は、31Ｐ+
が注入される。また、上記ドーピングプロファイルは、
上述したように、短チャネル効果を抑制し、図５に示す
寄生トランジスタＴ２の影響を抑えるように決定されて
いる。
【００８６】ゲート電極６の下方へ原子を注入するため
に、上記イオン注入は、図１９中、実線の矢印で示すよ
うに、ＳＯＩ基板２の表面に垂直な方から、３０°から
５０°傾斜させて行う。その際の注入エネルギは、半導
体薄膜２ｃの中央付近で所望の不純物濃度のピークが得
られるように調整される。
【００８７】例えば、半導体薄膜２ｃの薄さが５０ｎｍ
で、多結晶質シリコンからなるゲート電極６の厚さが２
００ｎｍの場合、ＮＭＯＳＦＥＴでは、11Ｂ+ の注入エ
ネルギが３０ｋｅＶ程度に設定され、ＰＭＯＳＦＥＴで
は、31Ｐ+ の注入エネルギが約８０ｋｅＶに設定され
る。
【００８８】また、上述のように、傾斜してイオン注入
する代わりに、上記所望のドーピングプロファイルを得
るために、図１９中、破線の矢印で示すように、０°に
近い傾斜角、すなわち、ＳＯＩ基板２に対して略垂直に
イオン注入を行ってもよい。このイオン注入を行う場
合、ＮＭＯＳ型では、11Ｂ+ が１５ｋｅＶのエネルギ
で、ＰＭＯＳ型では、31Ｐ+ が４０ｋｅＶのエネルギ
で、それぞれ注入される。
【００８９】イオン注入時の傾斜角は、所望のドーピン
グプロファイルに基づいて決定される。具体的には、傾
斜角が大きくなる程、チャネル領域の濃度勾配は、緩や
かになる。また、最適な傾斜角は、ドーズ量にも依存し
ている。例えば、半導体薄膜２ｃの薄さが５０ｎｍの場
合、最適なドーズ量は約７〜１０×１０12／ｃｍ2 であ
る。
【００９０】なお、後述の図２３に示すように、ＦＥＴ
１ｃが側方に傾斜した濃度プロファイルを持つチャネル
領域５の両側にＬＤ部２１・２２を備えている場合、従
来と同様に、ＬＤ部２１・２２用の不純物の注入は、こ
の段階で行われる（図示せず）。
【００９１】続いて、ドライブイン−アニール（ Drive
-in anneal）によって、注入した不純物を活性化させる
と共に、ドーピングプロファイルの傾斜をさらに調整す
る。上述の勾配係数ηは、アニール時間を長くするほど
小さくなり、チャネル領域の濃度勾配は、より緩やかに
なる。該ドライブイン−アニール処理では、寄生トラン
ジスタＴ２の電流利得ｈfeが最小になるような、ドーピ
ングプロファイルの傾斜を形成するために、アニール温
度と時間とを制御している。
【００９２】例えば、所望のドーピングプロファイルの
一例として、ガウス分布的なプロファイル（ｇ＝２）で
あると共に、上記勾配係数ηが略１５／μｍ、あるい
は、ｄＮ（ｘ）／ｄｘが略５×１０22／ｃｍ4 である場
合、窒素雰囲気中にて、８５０℃のアニールが６０分間
行われる。
【００９３】この結果、図２０に示すように、Ｐ１の領
域５ａ、Ｐ２の領域５ｂ、およびＰ３の領域５ｃの３つ
の領域からなり、所望のドーピングプロファイルを持つ
チャネル領域５が形成される。
【００９４】さらに、ゲート電極６の両側に、ゲート側
壁スペーサー８が形成される。このゲート側壁スペーサ
ー８は、従来と同様に、例えば、ＣＶＤ酸化によって、
酸化膜を堆積した後、異方性エッチバックによって、不
所望な位置の酸化膜を選択的に除去して形成される。
【００９５】続いて、図２０中、実線の矢印で示すよう
に、ソースおよびドレイン領域のための不純物を注入す
る。ＮＭＯＳ型の場合は、Ｎ型の不純物が注入され、Ｐ
ＭＯＳ型の場合は、Ｐ型の不純物が注入される。ドーピ
ングされる不純物のドーズ量は、約４×１０15／ｃｍ2
である。
【００９６】その後、例えば、急速加熱処理（ＲＴＡ）
などを行って、注入した不純物を活性化する。これによ
り、図２１に示すように、ソース領域３およびドレイン
領域４が形成される。
【００９７】さらに、半導体薄膜２ｃ上に層間絶縁層２
ｅを形成する。該層間絶縁層２ｅには、ソース領域３お
よびドレイン領域４に通じるコンタクトホール２ｆが形
成されており、該コンタクトホール２ｆによって、層間
絶縁層２ｅ上に形成された金属配線２ｇと、ソース領域
３あるいはドレイン領域４とを電気的に接続する。
【００９８】上述の図１７ないし図２１に示す工程を経
て、ＳＯＩ基板２上にＦＥＴ１が形成される。なお、本
実施形態では、ＮＭＯＳ型の場合を例に説明したが、Ｐ
ＭＯＳ型や、両者を接続したＣＭＯＳ型など、他の構成
のトランジスタでも、基本的には、同様の工程で形成で
きる。
【００９９】例えば、図１０に示すＣＭＯＳトランジス
タ１０では、デザインルールの例として、シリコンアイ
ランドは、幅およびスペースが、０．４０μｍおよび
０．５０μｍにそれぞれ設定されている。また、ゲート
電極長は、ＮＭＯＳＦＥＴ１１およびＰＭＯＳＦＥＴ１
２の双方で、幅／スペースが、０．３５μｍ／０．４５
μｍにそれぞれ設定されている。さらに、コンタクトホ
ール２ｆの大きさは、０．４０μｍ×０．４０μｍ、ビ
アホールの大きさは、０．５０μｍ×０．５０μｍに設
定されている。また、層間絶縁層２ｅの厚さは、大凡、
１μｍである。
【０１００】本実施形態に係るＦＥＴ１の製造工程で
は、少なくとも、不純物のイオン注入の条件、あるい
は、アニール時の条件を適切に制御して、チャネル領域
５のドーピング濃度プロファイルを調整している。他の
工程は、従来と同様であるため、シリサイドやダブルゲ
ート構造を形成するための工程と自由に組み合わせるこ
とができる。
【０１０１】以上のように、本実施形態に係るＦＥＴ１
は、図１に示すように、Ｐ型のチャネル領域５と、その
両側に配されたＮ型のソース領域３およびドレイン領域
４とを備えている。上記各領域３・４・５は、いずれも
ＳＯＩ基板２の半導体薄膜２ｃに形成される。また、チ
ャネル領域５の上方には、ゲート酸化膜７を介して、該
チャネル領域５を覆うように、ゲート電極６が配されて
いる。
【０１０２】さらに、チャネル領域５には、Ｐ型のドー
ピング濃度の相違によって、ソース領域３あるいはドレ
イン領域４に隣接する外周部５ａ・５ｃと、これらより
もドーピング濃度の低い中央部５ｂとが設けられてい
る。外周部５ａ・５ｃにおいて、ドーピング濃度のプロ
ファイルは、中央部５ｂ方向に向かって、略単調に減少
するように設定される。なお、ドーピング濃度のプロフ
ァイルの勾配は、図５に示す寄生トランジスタＴ２の電
流利得ｈfeが削減できるように設定される。また、当然
ながら、上記構成において、各領域の導電型を入れ換え
た場合も同様である。
【０１０３】上記構成のＦＥＴ１では、チャネル領域５
のドーピングプロファイルを調整することによって、寄
生トランジスタＴ２の電流利得ｈfeを削減している。し
たがって、電気的特性を向上させる前の従来例（図２９
参照）に比べて、短チャネル効果の発生を抑制できる。
これにより、チャネル長が縮小した場合でも、しきい電
圧Ｖｔｈのロールオフ特性Ｖｔｌｉｎは、あまり低下し
ない。また、寄生トランジスタＴ２の電流利得ｈfeが減
少しているので、チャネル長を縮小した場合でも、降伏
電圧ＢＶｄｓの低下が、従来に比べて少ない。この結
果、上記従来例に比べて、低駆動電圧動作が可能とな
り、高い電気的特性を持つＦＥＴ１を提供することがで
きる。
【０１０４】さらに、チャネル長を縮小した場合でも、
しきい電圧Ｖｔｈのロールオフ特性Ｖｔｌｉｎや降伏電
圧ＢＶｄｓを比較的高い値に保つことができるので、例
えば、サブハーフミクロン域まで、チャネル長を縮小し
た場合でも、安定してＦＥＴ１を動作させることができ
る。また、より短いチャネル長でも動作可能なので、製
造時の余裕を十分にとることができる。
【０１０５】加えて、本実施形態において、上記チャネ
ル領域５のドーピング濃度プロファイルは、チャネル領
域５へ不純物を注入する角度、あるいは、該不純物を活
性化させるドライブイン−アニール処理などによって調
整される。したがって、従来の製造方法に比べて、イオ
ン注入の角度、あるいはアニール時間や温度などを変更
するのみで製造できる。この結果、新たな工程を必要と
せずにＦＥＴ１を製造でき、製造時の工程を簡略化でき
る。
【０１０６】また、本実施形態に係るＦＥＴ１は、チャ
ネル領域５以外の構成は、従来と同様であり、新しい部
材を特に必要としない。さらに、上記プロファイルは、
所定の勾配を有しており、外周部５ａ・５ｃから中央部
５ｂへ向けて徐々に低下する。したがって、アニールの
際に拡散を所望のプロファイルを得るために利用でき、
第５ないし第７の従来例に比べて、不純物の拡散の影響
を受けにくい。これらの結果、第１ないし第７の従来例
では、適用が困難なサブハーフミクロン域であっても、
本実施形態に係るＦＥＴ１を適用できる。この結果、Ｆ
ＥＴ１の集積度を向上できる。したがって、高機能かつ
低消費電力の電子機器を製造する際に大きく寄与する。
【０１０７】なお、チャネル領域５において、ソース領
域３側からドレイン領域４側方向への外周部５ａ・５ｃ
の長さは、ソース領域３あるいはドレイン領域４からの
空乏層の伸びにより完全に空乏化される値に、それぞれ
設定されている方がよい。これにより、第７の従来例の
ように、部分的に空乏化されない領域が存在する場合と
異なり、本実施形態に係るＦＥＴ１では、ソース−ドレ
イン電圧Ｖｄｓに対するドレイン電流Ｉｄｓの特性にキ
ンク効果が発生しない。したがって、第７の従来例に比
べて、ＦＥＴ１の電気的特性をさらに向上できる。
【０１０８】ところで、上記の説明では、チャネル領域
５において、注入の傾斜角あるいはドライブイン−アニ
ールによって、ドーピング濃度のプロファイルを調整し
ている。ところが、より望ましくは、例えば、３０°か
ら５０°程度などの傾斜角による斜めイオン注入と、ド
ライブイン−アニールとの双方によって、上記プロファ
イルを調整する方がよい。例えば、傾斜させずにイオン
注入を行い、上記アニールによる不純物の拡散のみによ
って、上記プロファイルを調整する場合、双方によって
調整する場合に比べて、高いアニール温度や長いアニー
ル時間、あるいは、アニール温度の微妙な調整などを必
要とする。ところが、双方によって調整することによっ
て、イオン注入およびアニール処理に対する制限が比較
的緩やかになり、イオン注入の傾斜角、あるいは、アニ
ール時間およびアニール温度を自由に設定できる。
【０１０９】また、上記チャネル領域５のドーピング濃
度のプロファイルＮ（ｘ）を、上式（１）で近似した場
合、プロファイルの形状を決定する勾配係数ηは、８か
ら２０の範囲にあることが好ましい。一般に、斜めイオ
ン注入やドライブイン−アニールによって、プロファイ
ルを調整する場合、鋭さｇを１ないし８程度に設定した
方が調整しやすい。これらの鋭さｇの範囲で、ηを８〜
２０に設定することによって、寄生トランジスタＴ２の
電流利得ｈfeを確実に略最小にすることができる。
【０１１０】特に、チャネル領域５へ不純物として、ボ
ロンを注入する場合、上記プロファイルの鋭さｇは、２
に調整しやすくなる。この場合には、ドーピング濃度の
勾配を３〜８×１０22／ｃｍ4 に設定することによっ
て、上記電流利得ｈfeを略最小に設定できる。
【０１１１】本実施形態に係るＦＥＴ１では、図１に示
すように、チャネル領域５のソース領域３側およびドレ
イン領域４側の双方に、高濃度の外周部５ａ・５ｃが設
けられているが、これに限るものではない。例えば、図
２２に示すように、ソース領域３側のみに、高濃度の外
周部５ａを設けた構成のＦＥＴ１ｂでもよい。この場
合、チャネル領域５において、中央部およびドレイン領
域４側の領域５ｂのドーピング濃度は、図１に示す中央
部５ｂと同様に、低濃度に設定される。
【０１１２】この変形例の場合も、図１に示すＦＥＴ１
と同様に、寄生トランジスタＴ２の電流利得ｈfeが低下
する。したがって、上記ＦＥＴ１と略同様の効果を得る
ことができる。ただし、本変形例に係るＦＥＴ１ｂは、
ソース領域３側のみに、高濃度の領域５ａを形成する。
したがって、図２０と同様の工程で、チャネル領域５の
ドーピング濃度プロファイルを決定するために、Ｐ型の
不純物を注入する際、不純物が混入しないように、例え
ば、ホトレジストなどによって、ドレイン領域４側をマ
スクする必要がある。この結果、上記ＦＥＴ１に比べ
て、製造の手間がかかる。
【０１１３】また、図２３に示すＦＥＴ１ｃのように、
ソース領域３およびドレイン領域４において、高濃度の
外周部５ａ・５ｃと隣接する部分に、残余の部分に比べ
て、Ｎ型のドーピング濃度が低いＬＤ（ Lightly Dope
d）部２１・２２を設けてもよい。この場合は、ＦＥＴ
１ｃのドーピング濃度プロファイルは、図２４に示すよ
うに、ＬＤ部２１・２２に対応する部分で、一度平坦部
が現れている。したがって、ドレイン領域４とチャネル
領域５との間で空乏層が広がり易くなる。この結果、電
界を緩和でき、該ＦＥＴ１ｃの降伏電圧ＢＶｄｓを向上
できる。
【０１１４】ただし、この場合は、ＬＤ部２１・２２を
形成するための不純物を注入する工程が余分に必要にな
る。また、ソース−ドレイン間の寄生抵抗が増加するた
め、動作時の消費電力が増加する虞れもある。したがっ
て、ＦＥＴの所望とする特性に応じて、ＦＥＴ１の構成
をとるか、ＦＥＴ１ｃの構成をとるかを選択すればよ
い。なお、図２２に示すように、チャネル領域５のソー
ス領域３側のみが高濃度に設定されている場合、ＬＤ部
２１のみを設けてもよいし、ＬＤ部２１・２２双方を設
けてもよい。両領域３・４にＬＤ部２１・２２を設けた
ほうが、不純物注入時にマスクする必要がなくなるの
で、工程は簡略化される。
【０１１５】なお、当然ながら、上記各変形例のＦＥＴ
１ｂ・１ｃの構造でも、ＰＭＯＳＦＥＴを製造できる。
また、ＰＭＯＳおよびＮＭＯＳのＦＥＴを用いてＣＭＯ
Ｓトランジスタを構成してもよい。この場合は、図１０
に示すＣＭＯＳトランジスタ１０と略同様の効果が得ら
れる。
【０１１６】
【発明の効果】請求項１の発明に係る電界効果トランジ
スタは、以上のように、チャネル領域は、上記ソース領
域付近に、上記チャネル領域中央部に比べて、第１導電
型の不純物のドーピング濃度が高い高濃度部から、上記
チャネル領域中央部に向かって、濃度が略単調に低くな
るように形成されたドーピング濃度プロファイルを有し
ている構成である。
【０１１７】上記構造では、チャネル領域において、第
１導電型の不純物のドーピング濃度プロファイルを調整
することによって、電界効果トランジスタの特性を低下
させることなく、寄生トランジスタの電流利得ｈfeを削
減できる。これにより、短チャネル効果の発生を抑制で
き、チャネル長を縮小した場合でも、従来に比べて、降
伏電圧の低下を抑制できる。また、チャネル長が縮小し
た場合でも、しきい電圧のロールオフ特性の低下を低減
できる。さらに、所望の上記ドーピング濃度プロファイ
ルが傾斜しているため、チャネル長を縮小する際、不純
物の拡散の影響を低減できる。この結果、電界効果トラ
ンジスタの大きさを縮小でき、集積度を向上できる。こ
れらの結果、低電圧動作が可能で、高速かつ高集積度な
電界効果トランジスタを提供できるという効果を奏す
る。
【０１１８】また、チャネル領域のドーピング濃度プロ
ファイル以外は、従来と同様であり、特別な部材や製造
工程を必要としない。したがって、他の部材や工程を必
要とする従来例に比べて、製造工程を簡略にできるとい
う効果を併せて奏する。
【０１１９】請求項２の発明に係る電界効果トランジス
タは、以上のように、請求項１記載の発明の構成におい
て、上記ドーピング濃度プロファイルは、反転層の形成
時に上記チャネル領域が完全に空乏化するように設定さ
れている構成である。
【０１２０】それゆえ、ソース−ドレイン電圧に対する
ドレイン電流の特性において、キンク効果の発生を抑制
できるという効果を奏する。
【０１２１】請求項３の発明に係る電界効果トランジス
タは、以上のように、請求項１または２記載の発明の構
成において、上記チャネル領域は、上記ドレイン領域付
近にも、上記チャネル領域中央部に比べて、上記第１導
電型の不純物のドーピング濃度が高い高濃度部から、上
記チャネル領域中央部に向かって、濃度が略単調に低く
なるように形成されたドーピング濃度プロファイルを有
している構成である。
【０１２２】高濃度部を設けない部分をマスクする必要
がないので、一方のみに高濃度部を設ける場合に比べ
て、電界効果トランジスタの製造工程を簡略にできると
いう効果を奏する。
【０１２３】請求項４の発明に係る電界効果トランジス
タは、以上のように、請求項１、２、または３記載の発
明の構成において、上記高濃度部と隣接する上記ソース
領域あるいはドレイン領域は、当該高濃度部と隣接する
第１の領域と、上記第１の領域よりも、第２導電型の不
純物のドーピング濃度が高い第２の領域とを備えている
構成である。
【０１２４】それゆえ、ドレイン領域とチャネル領域と
の間で空乏層が広がり易くなる。この結果、電界を緩和
でき、電界効果トランジスタの降伏電圧をさらに上昇で
きるという効果を奏する。
【０１２５】請求項５の発明に係る電界効果トランジス
タは、以上のように、請求項１、２、３、または４記載
の発明の構成において、上記ドーピング濃度プロファイ
ルは、イオン注入処理条件とドライブイン−アニール処
理条件とを制御することによって調整されている構成で
ある。
【０１２６】それゆえ、従来と略同様の工程で、所望の
ドーピング濃度プロファイルを得ることができる。この
結果、製造時の工程を簡略化できるという効果を奏す
る。加えて、片方のみによって、ドーピング濃度プロフ
ァイルを調整する場合に比べて、それぞれの条件を比較
的自由に設定できる。この結果、電界効果トランジスタ
の品質をさらに向上できるという効果を奏する。
【０１２７】請求項６の発明に係る電界効果トランジス
タは、以上のように、請求項１、２、３、４、または５
記載の発明の構成において、上記ドーピング濃度プロフ
ァイルＮ（ｘ）は、ドーピング濃度の最低値をＮ0 、最
大値をＮB0、上記高濃度部からチャネル領域の中央部方
向への変位をｘとし、当該ドーピング濃度プロファイル
の鋭さｇおよび勾配係数ηを用いて、 Ｎ（ｘ）＝Ｎ0 ＋ＮB0・ｅｘｐ〔−（η・ｘ）g 〕 で近似した場合、上記勾配係数ηは、８〜２０に設定さ
れている構成である。
【０１２８】それゆえ、上記鋭さｇが、例えば、１ない
し１０程度と、プロファイルを形成しやすい範囲におい
て、寄生トランジスタの電流利得ｈfeを確実に略最小に
することができる。この結果、電界効果トランジスタの
電気的特性をさらに向上できるという効果を奏する。
【０１２９】請求項７の発明に係る電界効果トランジス
タは、以上のように、請求項１、２、３、４、または、
５記載の発明の構成において、上記ドーピング濃度プロ
ファイルは、ガウス分布状に形成されており、上記高濃
度部から上記チャネル領域中央部へかけての第１導電型
のドーピング濃度の勾配は、３〜８×１０22／ｃｍ4に
設定されている構成である。
【０１３０】それゆえ、第１導電型の不純物のドーピン
グ濃度の勾配を上記範囲に設定しているので、ボロンな
どを使用した場合、比較的形成しやすいガウス分布状の
ドーピング濃度プロファイルを持つ電界効果トランジス
タにおいて、寄生トランジスタの電流利得ｈfeを確実に
略最小にすることができる。この結果、電界効果トラン
ジスタの電気的特性をさらに向上できる。
【０１３１】請求項８の発明に係る電界効果トランジス
タは、以上のように、請求項１、２、３、４、５、６、
または７記載の発明の構成において、上記電界効果トラ
ンジスタは、ＳＯＩ基板上に形成されている構成であ
る。
【０１３２】それゆえ、さらに、低電圧かつ高速で駆動
可能な電界効果トランジスタを提供できるという効果を
奏する。
【０１３３】請求項９の発明に係るＣＭＯＳトランジス
タは、以上のように、該ＣＭＯＳトランジスタを構成す
るＰ型の第１電界効果トランジスタおよびＮ型の第２電
界効果トランジスタは、請求項１、２、３、４、５、
６、７、または８記載の電界効果トランジスタである構
成である。
【０１３４】それゆえ、第１および第２電界効果トラン
ジスタにおけるしきい電圧の低下および集積度の向上に
よって、高速かつ低電力消費であると共に、大きさの小
さなＣＭＯＳトランジスタを実現できる。この結果、高
機能で、高速かつ低電力消費の電子回路を実現できると
いう効果を奏する。
【図面の簡単な説明】
【図１】本発明の一実施形態を示すものであり、ＳＯＩ
基板上に形成したＮＭＯＳＦＥＴの要部を示す断面図で
ある。
【図２】上記ＮＭＯＳＦＥＴにおいて、ドーピング濃度
プロファイルの一例を示すグラフである。
【図３】上記ＮＭＯＳＦＥＴにおいて、鋭さｇを変化さ
せた場合の、チャネル領域におけるＰ型不純物のドーピ
ング濃度プロファイルを示すグラフである。
【図４】上記ＮＭＯＳＦＥＴにおいて、傾斜係数ηを変
化させた場合の、チャネル領域におけるＰ型不純物のド
ーピング濃度プロファイルを示すグラフである。
【図５】上記ＮＭＯＳＦＥＴの等価回路を示す回路図で
ある。
【図６】上記ＮＭＯＳＦＥＴにおいて、鋭さｇを変化さ
せた場合の、傾斜係数ηに対する寄生トランジスタの電
流利得特性を示すグラフである。
【図７】上記ＮＭＯＳＦＥＴにおいて、ゲート長に対す
るソース−ドレイン間降伏電圧特性を示すグラフであ
る。
【図８】上記ＮＭＯＳＦＥＴにおいて、ゲート長に対す
るしきい電圧のロールオフ特性を示すグラフである。
【図９】上記ＮＭＯＳＦＥＴと同じ構成を持つＰＭＯＳ
ＦＥＴにおいて、ゲート長に対するしきい電圧のロール
オフ特性を示すを示すグラフである。
【図１０】上記ＮＭＯＳＦＥＴおよびＰＭＯＳＦＥＴよ
り構成されたＣＭＯＳトランジスタの要部構成を示す断
面図である。
【図１１】上記ＮＭＯＳＦＥＴにおいて、ソース−ドレ
イン間電圧に対するドレイン電流特性を示すグラフであ
る。
【図１２】上記ＰＭＯＳＦＥＴにおいて、ソース−ドレ
イン間電圧に対するドレイン電流特性を示すグラフであ
る。
【図１３】上記ＮＭＯＳＦＥＴにおいて、サブスレッシ
ョルド特性を示すグラフである。
【図１４】上記ＰＭＯＳＦＥＴにおいて、サブスレッシ
ョルド特性を示すグラフである。
【図１５】上記ＣＭＯＳＦＥＴにおいて、駆動電圧と反
転速度との関係を示すグラフである。
【図１６】上記ＣＭＯＳＦＥＴにおいて、通常時の消費
電力と反転速度との関係を示すグラフである。
【図１７】上記ＮＭＯＳＦＥＴの製造工程を示すもので
あり、ゲート電極形成前のＳＯＩ基板を示す工程断面図
である。
【図１８】上記ＮＭＯＳＦＥＴの製造工程を示すもので
あり、ゲート電極形成工程を示す工程断面図である。
【図１９】上記ＮＭＯＳＦＥＴの製造工程を示すもので
あり、チャネル領域のドーピング濃度プロファイルを調
整するための、不純物注入工程を示す工程断面図であ
る。
【図２０】上記ＮＭＯＳＦＥＴの製造工程を示すもので
あり、ソース、ドレイン領域の不純物注入工程を示す工
程断面図である。
【図２１】上記ＮＭＯＳＦＥＴの製造工程を示すもので
あり、完成後のＮＭＯＳＦＥＴを示す断面図である。
【図２２】上記ＮＭＯＳＦＥＴの一変形例を示すもので
あり、ＮＭＯＳＦＥＴの要部を示す工程断面図である。
【図２３】上記ＮＭＯＳＦＥＴの他の変形例を示すもの
であり、ＮＭＯＳＦＥＴの要部を示す断面図である。
【図２４】上記ＮＭＯＳＦＥＴにおいて、ドーピング濃
度プロファイルの一例を示すグラフである。
【図２５】従来例を示すものであり、バルクシリコン基
板上に形成したＭＯＳＦＥＴの要部構成を示す断面図で
ある。
【図２６】上記ＭＯＳＦＥＴの等価回路を示す回路図で
ある。
【図２７】他の従来例を示すものであり、ＳＯＩ基板上
に形成したＭＯＳＦＥＴの要部構成を示す断面図であ
る。
【図２８】上記ＭＯＳＦＥＴの等価回路を示す回路図で
ある。
【図２９】第１の従来例を示すものであり、ＭＯＳＦＥ
Ｔの要部構成を示す断面図である。
【図３０】第３の従来例を示すものであり、ＭＯＳＦＥ
Ｔの要部構成を示す断面図である。
【図３１】第４の従来例を示すものであり、ＭＯＳＦＥ
Ｔの要部構成を示す断面図である。
【図３２】第５の従来例を示すものであり、ＭＯＳＦＥ
Ｔの要部構成を示す断面図である。
【図３３】第６の従来例を示すものであり、ＭＯＳＦＥ
Ｔの要部構成を示す断面図である。
【図３４】第７の従来例を示すものであり、ＭＯＳＦＥ
Ｔの要部構成を示す断面図である。
【符号の説明】 １ 電界効果トランジスタ ２ ＳＯＩ基板 ２ｃ 半導体薄膜（表面半導体層） ３ ソース領域（第１の領域、第２の領域） ４ ドレイン領域（第１の領域、第２の領域） ５ａ、５ｃ 外周部（高濃度部） ５ｂ 中央部 ６ ゲート電極 ７ ゲート酸化物（絶縁膜） １０ ＣＭＯＳトランジスタ １１ ＮＭＯＳＦＥＴ（第１電界効果トランジ
スタ） １２ ＰＭＯＳＦＥＴ（第２電界効果トランジ
スタ） ２１、２２ ＬＤ部（第１の領域）
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/786 H01L 21/336

Claims (9)

    (57)【特許請求の範囲】
  1. 【請求項１】第１導電型の表面半導体層と、上記第１導
    電型とは異なる第２導電型を持ち、互いに離れて配され
    るソース領域およびドレイン領域と、上記ソース領域お
    よびドレイン領域間に配される上記第１導電型のチャネ
    ル領域と、上記チャネル領域から、電気絶縁体層により
    絶縁されたゲート電極とを有する電界効果トランジスタ
    において、 上記チャネル領域は、上記ソース領域付近に、上記チャ
    ネル領域中央部に比べて、上記第１導電型の不純物のド
    ーピング濃度が高い高濃度部から、上記チャネル領域中
    央部に向かって、濃度が略単調に低くなるように形成さ
    れたドーピング濃度プロファイルを有していることを特
    徴とする電界効果トランジスタ。
  2. 【請求項２】上記ドーピング濃度プロファイルは、反転
    層の形成時に上記チャネル領域が完全に空乏化するよう
    に設定されていることを特徴とする請求項１記載の電界
    効果トランジスタ。
  3. 【請求項３】上記チャネル領域は、上記ドレイン領域付
    近にも、上記チャネル領域中央部に比べて、上記第１導
    電型の不純物のドーピング濃度が高い高濃度部から、上
    記チャネル領域中央部に向かって、濃度が略単調に低く
    なるように形成されたドーピング濃度プロファイルを有
    していることを特徴とする請求項１または２記載の電界
    効果トランジスタ。
  4. 【請求項４】上記高濃度部と隣接する上記ソース領域あ
    るいはドレイン領域は、当該高濃度部と隣接する第１の
    領域と、 上記第１の領域よりも、第２導電型の不純物のドーピン
    グ濃度が高い第２の領域とを備えていることを特徴とす
    る請求項１、２、または３記載の電界効果トランジス
    タ。
  5. 【請求項５】上記ドーピング濃度プロファイルは、イオ
    ン注入処理条件とドライブイン−アニール処理条件とを
    制御することによって調整されていることを特徴とする
    請求項１、２、３、または４記載の電界効果トランジス
    タ。
  6. 【請求項６】上記ドーピング濃度プロファイルＮ（ｘ）
    は、ドーピング濃度の最低値をＮ0、最大値をＮB0、上
    記高濃度部からチャネル領域の中央部方向への変位をｘ
    とし、当該ドーピング濃度プロファイルの鋭さｇおよび
    勾配係数ηを用いて、 Ｎ（ｘ）＝Ｎ0 ＋ＮB0・ｅｘｐ〔−（η・ｘ）g 〕 で近似した場合、 上記勾配係数ηは、８〜２０に設定されていることを特
    徴とする請求項１、２、３、４、または５記載の電界効
    果トランジスタ。
  7. 【請求項７】上記ドーピング濃度プロファイルは、ガウ
    ス分布状に形成されており、上記高濃度部から上記チャ
    ネル領域中央部へかけての第１導電型のドーピング濃度
    の勾配は、３〜８×１０22／ｃｍ4 に設定されているこ
    とを特徴とする請求項１、２、３、４、または５記載の
    電界効果トランジスタ。
  8. 【請求項８】上記電界効果トランジスタは、ＳＯＩ基板
    上に形成されていることを特徴とする請求項１、２、
    ３、４、５、６、または７記載の電界効果トランジス
    タ。
  9. 【請求項９】Ｐ型の第１電界効果トランジスタとＮ型の
    第２電界効果トランジスタとをＣＭＯＳ構造に接続して
    構成されるＣＭＯＳトランジスタであって、 上記第１および第２電界効果トランジスタは、請求項
    １、２、３、４、５、６、７、または８記載の電界効果
    トランジスタであることを特徴とするＣＭＯＳトランジ
    スタ。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9385699B2 (en) 2014-07-24 2016-07-05 Samsung Electronics Co., Ltd. Delay cell, delay locked look circuit, and phase locked loop circuit
US9564500B2 (en) 2015-06-30 2017-02-07 International Business Machines Corporation Fully-depleted SOI MOSFET with U-shaped channel

Families Citing this family (69)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6773971B1 (en) 1994-07-14 2004-08-10 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a semiconductor device having lightly-doped drain (LDD) regions
US6906383B1 (en) * 1994-07-14 2005-06-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of manufacture thereof
TW451284B (en) * 1996-10-15 2001-08-21 Semiconductor Energy Lab Semiconductor device and method of manufacturing the same
JP3353875B2 (ja) * 1997-01-20 2002-12-03 シャープ株式会社 Ｓｏｉ・ｍｏｓ電界効果トランジスタ
JP3337953B2 (ja) 1997-09-05 2002-10-28 シャープ株式会社 Ｓｏｉ・ｍｏｓｆｅｔ及びその製造方法
US6229177B1 (en) * 1998-03-30 2001-05-08 Advanced Micro Devices, Inc. Semiconductor with laterally non-uniform channel doping profile
JPH11307765A (ja) * 1998-04-20 1999-11-05 Nec Corp 半導体装置及びその製造方法
US6548359B1 (en) * 1998-08-04 2003-04-15 Texas Instruments Incorporated Asymmetrical devices for short gate length performance with disposable sidewall
US6261886B1 (en) * 1998-08-04 2001-07-17 Texas Instruments Incorporated Increased gate to body coupling and application to DRAM and dynamic circuits
TW391051B (en) * 1998-11-06 2000-05-21 United Microelectronics Corp Method for manufacturing shallow trench isolation structure
US6909114B1 (en) 1998-11-17 2005-06-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having LDD regions
US6501098B2 (en) * 1998-11-25 2002-12-31 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device
US6365917B1 (en) * 1998-11-25 2002-04-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US6184112B1 (en) * 1998-12-02 2001-02-06 Advanced Micro Devices, Inc. Method of forming a MOSFET transistor with a shallow abrupt retrograde dopant profile
EP1006589B1 (en) * 1998-12-03 2012-04-11 Semiconductor Energy Laboratory Co., Ltd. MOS thin film transistor and method of fabricating same
US6469317B1 (en) 1998-12-18 2002-10-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of fabricating the same
US6524895B2 (en) 1998-12-25 2003-02-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of fabricating the same
KR100399951B1 (ko) 1998-12-30 2003-12-18 주식회사 하이닉스반도체 칼라이미지센서제조방법
US6531713B1 (en) * 1999-03-19 2003-03-11 Semiconductor Energy Laboratory Co., Ltd. Electro-optical device and manufacturing method thereof
JP4666723B2 (ja) 1999-07-06 2011-04-06 株式会社半導体エネルギー研究所 半導体装置の作製方法
US6952020B1 (en) 1999-07-06 2005-10-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US6281593B1 (en) 1999-12-06 2001-08-28 International Business Machines Corporation SOI MOSFET body contact and method of fabrication
US7015546B2 (en) * 2000-02-23 2006-03-21 Semiconductor Research Corporation Deterministically doped field-effect devices and methods of making same
DE20006642U1 (de) 2000-04-11 2000-08-17 Agilent Technologies Inc Optische Vorrichtung
US7525165B2 (en) * 2000-04-17 2009-04-28 Semiconductor Energy Laboratory Co., Ltd. Light emitting device and manufacturing method thereof
US6706544B2 (en) * 2000-04-19 2004-03-16 Semiconductor Energy Laboratory Co., Ltd. Light emitting device and fabricating method thereof
TW480576B (en) * 2000-05-12 2002-03-21 Semiconductor Energy Lab Semiconductor device and method for manufacturing same
TWI286338B (en) 2000-05-12 2007-09-01 Semiconductor Energy Lab Semiconductor device and manufacturing method thereof
TW501227B (en) * 2000-08-11 2002-09-01 Samsung Electronics Co Ltd SOI MOSFET having body contact for preventing floating body effect and method of fabricating the same
US6562671B2 (en) * 2000-09-22 2003-05-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor display device and manufacturing method thereof
JP3531671B2 (ja) 2001-02-02 2004-05-31 シャープ株式会社 Ｓｏｉｍｏｓｆｅｔ及びその製造方法
JP3982218B2 (ja) * 2001-02-07 2007-09-26 ソニー株式会社 半導体装置およびその製造方法
US6451656B1 (en) 2001-02-28 2002-09-17 Advanced Micro Devices, Inc. CMOS inverter configured from double gate MOSFET and method of fabricating same
DE10126308B4 (de) * 2001-05-30 2008-02-21 Infineon Technologies Ag Rückwärtssperrender Leistungstransistor
US20030064550A1 (en) * 2001-09-28 2003-04-03 Layman Paul Arthur Method of ion implantation for achieving desired dopant concentration
JP4134545B2 (ja) * 2001-10-02 2008-08-20 日本電気株式会社 半導体装置
US6987039B2 (en) * 2001-10-03 2006-01-17 Texas Instruments Incorporated Forming lateral bipolar junction transistor in CMOS flow
JP4017886B2 (ja) * 2002-02-28 2007-12-05 シャープ株式会社 薄膜トランジスタ装置及びその製造方法
US7416927B2 (en) * 2002-03-26 2008-08-26 Infineon Technologies Ag Method for producing an SOI field effect transistor
US7049188B2 (en) * 2002-11-26 2006-05-23 Advanced Micro Devices, Inc. Lateral doped channel
US20050179483A1 (en) * 2003-11-18 2005-08-18 Hutchens Chriswell G. High-voltage transistors on insulator substrates
US6949420B1 (en) * 2004-03-12 2005-09-27 Sony Corporation Silicon-on-insulator (SOI) substrate having dual surface crystallographic orientations and method of forming same
JP2006032921A (ja) * 2004-06-14 2006-02-02 Semiconductor Energy Lab Co Ltd 半導体装置、及びそれらの作製方法
US7745293B2 (en) * 2004-06-14 2010-06-29 Semiconductor Energy Laboratory Co., Ltd Method for manufacturing a thin film transistor including forming impurity regions by diagonal doping
JP2006032920A (ja) * 2004-06-14 2006-02-02 Semiconductor Energy Lab Co Ltd 半導体装置、及びそれらの作製方法
US20050280100A1 (en) * 2004-06-17 2005-12-22 Michael Artaki Laterally diffused MOS device
TWI463526B (zh) * 2004-06-24 2014-12-01 Ibm 改良具應力矽之ｃｍｏｓ元件的方法及以該方法製備而成的元件
TWI400886B (zh) 2005-02-28 2013-07-01 Semiconductor Energy Lab 半導體裝置和使用該半導體裝置的電子設備
US7271457B2 (en) 2005-03-04 2007-09-18 Bae Systems Information And Electronic Systems Integration Inc. Abrupt channel doping profile for fermi threshold field effect transistors
EP1742271A1 (en) * 2005-07-08 2007-01-10 STMicroelectronics S.r.l. Power field effect transistor and manufacturing method thereof
US7442585B2 (en) * 2005-08-30 2008-10-28 International Business Machines Corporation MOSFET with laterally graded channel region and method for manufacturing same
US7655511B2 (en) 2005-11-03 2010-02-02 International Business Machines Corporation Gate electrode stress control for finFET performance enhancement
US7635620B2 (en) 2006-01-10 2009-12-22 International Business Machines Corporation Semiconductor device structure having enhanced performance FET device
US20070158743A1 (en) * 2006-01-11 2007-07-12 International Business Machines Corporation Thin silicon single diffusion field effect transistor for enhanced drive performance with stress film liners
US7402885B2 (en) * 2006-05-15 2008-07-22 Toshiba America Electronic Components, Inc. LOCOS on SOI and HOT semiconductor device and method for manufacturing
US8004038B2 (en) * 2006-05-22 2011-08-23 Taiwan Semiconductor Manufacturing Company, Ltd. Suppression of hot-carrier effects using double well for thin gate oxide LDMOS embedded in HV process
US7585720B2 (en) * 2006-07-05 2009-09-08 Toshiba America Electronic Components, Inc. Dual stress liner device and method
US7790540B2 (en) 2006-08-25 2010-09-07 International Business Machines Corporation Structure and method to use low k stress liner to reduce parasitic capacitance
KR100847306B1 (ko) 2007-02-14 2008-07-21 삼성전자주식회사 반도체 장치 및 이의 제조 방법
US8115254B2 (en) 2007-09-25 2012-02-14 International Business Machines Corporation Semiconductor-on-insulator structures including a trench containing an insulator stressor plug and method of fabricating same
US8492846B2 (en) 2007-11-15 2013-07-23 International Business Machines Corporation Stress-generating shallow trench isolation structure having dual composition
JP5422945B2 (ja) * 2008-09-01 2014-02-19 セイコーエプソン株式会社 薄膜トランジスタの製造方法および電気光学装置の製造方法
US8598006B2 (en) 2010-03-16 2013-12-03 International Business Machines Corporation Strain preserving ion implantation methods
US9768254B2 (en) * 2015-07-30 2017-09-19 International Business Machines Corporation Leakage-free implantation-free ETSOI transistors
US10714623B2 (en) * 2015-08-07 2020-07-14 Ahmad Houssam Tarakji Approach for an area-efficient and scalable CMOS performance based on advanced silicon-on-insulator (SOI), silicon-on-sapphire (SOS) and silicon-on-nothing (SON) technologies
US9741857B2 (en) * 2015-08-07 2017-08-22 Ahmad Tarakji Approach for an area-efficient and scalable CMOS performance based on advanced Silicon-On-Insulator (SOI), Silicon-On-Sapphire (SOS) and Silicon-On-Nothing (SON) technologies
KR102345676B1 (ko) * 2015-09-09 2021-12-31 에스케이하이닉스 주식회사 모스 버렉터 및 이를 포함하는 반도체 집적소자
CN111564496B (zh) * 2020-04-30 2021-07-06 长江存储科技有限责任公司 一种半导体器件及其制造方法
US11810976B2 (en) 2021-02-18 2023-11-07 Semiconductor Components Industries, Llc Semiconductor device

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60175458A (ja) 1984-02-21 1985-09-09 Toshiba Corp 半導体装置及びその製造方法
JPH03175458A (ja) * 1989-12-05 1991-07-30 Ricoh Co Ltd 電子写真装置
JP2660451B2 (ja) * 1990-11-19 1997-10-08 三菱電機株式会社 半導体装置およびその製造方法
US5185280A (en) * 1991-01-29 1993-02-09 Texas Instruments Incorporated Method of fabricating a soi transistor with pocket implant and body-to-source (bts) contact
JPH0521800A (ja) * 1991-07-11 1993-01-29 Victor Co Of Japan Ltd Ｓｏｉｍｏｓｆｅｔ
JPH05218425A (ja) * 1992-01-31 1993-08-27 Nippon Telegr & Teleph Corp <Ntt> 電界効果型半導体装置およびその製造方法
JPH06268215A (ja) * 1993-03-10 1994-09-22 Hitachi Ltd Ｍｉｓ型半導体装置
JP2848757B2 (ja) * 1993-03-19 1999-01-20 シャープ株式会社 電界効果トランジスタおよびその製造方法
US5477073A (en) * 1993-08-20 1995-12-19 Casio Computer Co., Ltd. Thin film semiconductor device including a driver and a matrix circuit
US5567966A (en) * 1993-09-29 1996-10-22 Texas Instruments Incorporated Local thinning of channel region for ultra-thin film SOI MOSFET with elevated source/drain

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9385699B2 (en) 2014-07-24 2016-07-05 Samsung Electronics Co., Ltd. Delay cell, delay locked look circuit, and phase locked loop circuit
US9564500B2 (en) 2015-06-30 2017-02-07 International Business Machines Corporation Fully-depleted SOI MOSFET with U-shaped channel
US9748348B2 (en) 2015-06-30 2017-08-29 International Business Machines Corporation Fully-depleted SOI MOSFET with U-shaped channel

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KR970072457A (ko) 1997-11-07
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