KR102345676B1 - 모스 버렉터 및 이를 포함하는 반도체 집적소자 - Google Patents

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Abstract

모스 버렉터는, 채널층에 의해 상호 이격되도록 배치되는 n+형 제1 접합영역 및 n+형 제2 접합영역과, 채널층 위에 배치되는 게이트절연층과, 게이트절연층 위에 배치되는 게이트전극층과, 그리고 채널층, n+형 제1 접합영역, 및 n+형 제2 접합영역을 둘러싸도록 배치되되, 채널층에서 최대 불순물 도핑농도가 나타나고, 하부로 갈수록 불순물 도핑농도가 점점 감소하는 경사진 불순물 도핑농도 분포를 갖는 n형 웰영역을 포함한다.

Description

모스 버렉터 및 이를 포함하는 반도체 집적소자{MOS varactor and semiconductor integrated device including the same}
본 개시의 여러 실시예들은, 모스 버렉터 및 이를 포함하는 반도체 집적소자에 관한 것이다.
여러 집적회로 응용분야는 커패시터를 요구하고 있으며, 몇몇 응용분야에서는 버렉터(varactor)가 요구되고 있다. 가변 커패시터(variable capacitor)로도 불리우는 버렉터는 조정이 가능한 커패시턴스 값들(tunable capacitance values)을 나타낸다. 버렉터의 커패시턴스 크기는 버렉터의 양 단자들에 인가되는 전압 크기를 변화시킴으로써 제어될 수 있다. 이와 같은 버렉터는, 예컨대 공진 주파수 또는 다른 회로 파라메타를 튜닝하기 위한 아날로그 및 디지털 회로들에 사용될 수 있다.
버렉터는, 모스(MOS; Metal-Oxide-Semiconductor) 구조로 구현될 수 있으며, pn 접합 구조로도 구현될 수 있다. 모스 구조의 버렉터(이하 모스 버렉터)는, 모스 전계효과트랜지스터(MOSFET; MOS Field Effect Transistor) 형성에 사용되는 공정과 동일한 공정으로 형성할 수 있다는 이점을 제공한다. 또한 모스 버렉터는 pn 접합 구조의 버렉터(또는 다이오드 버렉터)에 비하여 넓은 튜닝 범위(wider tuning range)와 높은 Q-인자(Q-factor)를 갖는 것으로 알려져 있다.
본 출원이 해결하고자 하는 과제는, 작은 튜닝 범위를 나타내는 모스 버렉터를 제공를 제공하는 것이다.
본 출원이 해결하고자 하는 다른 과제는, 작은 튜닝 범위를 나타내는 모스 버렉터를 포함하는 반도체 집적소자를 제공하는 것이다.
일 예에 따른 모스 버렉터는, 채널층에 의해 상호 이격되도록 배치되는 n+형 제1 접합영역 및 n+형 제2 접합영역과, 채널층 위에 배치되는 게이트절연층과, 게이트절연층 위에 배치되는 게이트전극층과, 그리고 채널층, n+형 제1 접합영역, 및 n+형 제2 접합영역을 둘러싸도록 배치되되, 채널층에서 최대 불순물 도핑농도가 나타나고, 하부로 갈수록 불순물 도핑농도가 점점 감소하는 경사진 불순물 도핑농도 분포를 갖는 n형 웰영역을 포함한다.
다른 예에 따른 모스 버렉터는, 채널층에 의해 상호 이격되도록 배치되는 n+형 제1 접합영역 및 n+형 제2 접합영역과, 채널층 위에 배치되는 게이트절연층과, 게이트절연층 위에 배치되는 게이트전극층과, 채널층, n+형 제1 접합영역, 및 n+형 제2 접합영역을 둘러싸도록 배치되는 n형 제1 웰영역과, 그리고 n형 제1 웰영역과 중첩되도록 배치되는 n-형 제2 웰영역 및 n+형 제3 웰영역을 포함한다.
일 예에 따른 반도체 집적소자는, p형 반도체영역과, 제1 영역에서, p형 반도체영역 상부영역에 배치되는 n+형 소스영역 및 n+형 드레인영역과, n+형 드레인영역을 둘러싸도록 배치되는 n형 제1 드리프트영역 및 n형 제2 드리프트영역과, n+형 소스영역을 둘러싸도록 배치되는 p형 웰영역과, p형 웰영역, p형 반도체영역, 및 n형 제2 드리프트영역 위에 배치되는 제1 게이트절연층과, 그리고 제1 게이트절연층 위에 배치되는 제1 게이트전극층으로 구성되는 수평형 디모스 트랜지스터와, 그리고 제2 영역에서, 채널층에 의해 상호 이격되도록 배치되는 n+형 제1 접합영역 및 n+형 제2 접합영역과, 채널층, n+형 제1 접합영역, 및 n+형 제2 접합영역을 둘러싸도록 배치되는 n형 웰영역과, 채널층 위에 배치되는 제2 게이트절연층과, 그리고 제2 게이트절연층 위에 배치되는 제2 게이트전극층으로 구성되는 모스 버렉터를 포함하며, n형 웰영역은, 채널층에서 최대 불순물 도핑농도가 나타나고, 하부로 갈수록 불순물 도핑농도가 점점 감소하는 경사진 불순물 도핑농도 분포를 갖는다.
다른 예에 따른 반도체 집적소자는, p형 반도체영역과, 제1 영역에서, p형 반도체영역 상부영역에서 상호 이격되도록 배치되는 p+형 제1 접합영역 및 n+형 제1 접합영역과, p형 반도체영역 하부에 배치되는 n+형 매몰층과, n+형 매몰층 위에 배치되는 n형 딥웰영역과, p+형 제1 접합영역 및 n+형 매몰층 사이의 n형 싱크영역과, 그리고 n형 딥웰영역과 접하면서 n+형 제1 접합영역들 둘러싸도록 배치되는 n형 접합영역으로 구성되는 제너다이오드와, 제2 영역에서, 채널층에 의해 상호 이격되도록 배치되는 n+형 제1 접합영역 및 n+형 제2 접합영역과, 채널층, n+형 제1 접합영역, 및 n+형 제2 접합영역을 둘러싸도록 배치되는 n형 웰영역과, 채널층 위에 배치되는 제2 게이트절연층과, 그리고 제2 게이트절연층 위에 배치되는 제2 게이트전극층으로 구성되는 모스 버렉터를 포함하며, n형 웰영역은, 채널층에서 최대 불순물 도핑농도가 나타나고, 하부로 갈수록 불순물 도핑농도가 점점 감소하는 경사진 불순물 도핑농도 분포를 갖는다.
여러 실시예들에 따르면, n형 웰영역의 채널층에서 최대 불순물 도핑농도가 나타나고 하부를 향할수록 불순물 도핑농도를 점점 낮아지도록 함으로써 작은 튜닝 범위를 나타낼 수 있다는 이점이 제공된다.
도 1은 일 예에 따른 모스 버렉터를 나타내 보인 단면도이다.
도 2는 도 1의 모스 버렉터의 n형 웰영역에서의 불순물 도핑 농도 프로파일을 나타내 보인 그래프이다.
도 3은 도 1의 모스 버렉터의 강한 축적 모드에서의 동작을 설명하기 위해 나타내 보인 도면이다.
도 4는 도 1의 모스 버렉터의 강한 디플리션 모드에서의 동작을 설명하기 위해 나타내 보인 도면이다.
도 5는 도 1의 모스 버렉터의 커패시턴스 변화를 일반적인 모스 버렉터의 경우와 비교해 보기 위해 나타내 보인 그래프이다.
도 6은 다른 예에 따른 모스 버렉터를 나타내 보인 단면도이다.
도 7은 일 예에 따른 모스 버렉터를 포함하는 반도체 집적소자를 나타내 보인 단면도이다.
도 8은 다른 예에 따른 모스 버렉터를 포함하는 반도체 집적소자를 나타내 보인 단면도이다.
일반적으로 모스 버렉터는 큰 튜닝 범위(large tuning range)을 갖는 것이 바람직하다. 튜닝 범위는, 최대 커패시턴스(Cmax)와 최소 커패시턴스(Cmin)의 비(Cmax/Cmin)로 정의될 수 있다. 그러나 몇몇 응용 분야에서는 모스 버렉터가 작은 튜닝 범위를 가질 것을 요구하고 있다. 본 출원의 여러 실시예에서는, n형 웰영역의 불순물 도핑 농도를 적절하게 조절함으로써 작은 튜닝 범위를 나타내도록 하는 모스 버렉터를 제공한다.
본 출원의 예의 기재에서 "제1" 및 "제2"와 같은 기재는 부재를 구분하기 위한 것이며, 부재 자체를 한정하거나 특정한 순서를 의미하는 것으로 사용된 것은 아니다. 또한, 어느 부재의 "상"에 위치하거나 "상부", "하부", 또는 "측면"에 위치한다는 기재는 상대적인 위치 관계를 의미하는 것이지 그 부재에 직접 접촉하거나 또는 사이 계면에 다른 부재가 더 도입되는 특정한 경우를 한정하는 것은 아니다. 또한, 어느 한 구성 요소가 다른 구성 요소에 "연결되어 있다"거나 "접속되어 있다"의 기재는, 다른 구성 요소에 전기적 또는 기계적으로 직접 연결되어 있거나 또는 접속되어 있을 수 있으며, 또는, 중간에 다른 별도의 구성 요소들이 개재되어 연결 관계 또는 접속 관계를 구성할 수도 있다.
도 1은 일 예에 따른 모스 버렉터를 나타내 보인 단면도이다. 도 1을 참조하면, 모스 버렉터(100)는, 제1 도전형, 예컨대 n형의 웰영역(130)을 포함한다. n형 웰영역(130) 상부영역에는 제1 도전형의 고농도, 예컨대 n+형 제1 및 제2 접합영역들(141, 142)이 상호 이격되도록 배치된다. n+형 제1 및 제2 접합영역들(141, 142)에서의 불순물 도핑농도는, n형 웰영역(130)에서의 불순물 도핑농도의 최대값보다 큰 값을 갖는다. 일 예에서 n+형 제1 및 제2 접합영역들(141, 142)은 LDD(Lightly Doped Drain) 구조로 구성될 수 있다. n+형 제1 및 제2 접합영역들(141, 142) 사이의 n형 웰영역(130) 상부영역은, 채널층(channel layer)(143)으로 정의될 수 있다. n+형 제1 및 제2 접합영역들(141, 142) 사이의 n형 웰영역(130), 즉 채널층(143) 위에는 게이트절연층(140)이 배치된다. 일 예에서 게이트절연층(140)은 옥사이드(oxide)층을 포함할 수 있다. 게이트절연층(140) 위에는 게이트전극층(150)이 배치된다. 일 예에서 게이트전극층(150)은 n+형 불순물이온이 도핑된 폴리실리콘층을 포함할 수 있다. 게이트전극층(150)의 양 측면들에는 게이트스페이서층(160)이 배치될 수 있다. 일 예에서 게이트스페이서층(160)은 옥사이드층 또는 나이트라이드(nitride)층을 포함할 수 있다.
n형 웰영역(130)은 p형 반도체영역(120) 상부영역에 배치될 수 있다. 일 예에서 p형 반도체영역(120)은 에피택셜층일 수 있다. 다른 예에서 p형 반도체영역(120)은 접합영역으로 구성될 수도 있다. p형 반도체영역(120)은 기판(110) 상부에 배치될 수 있다. 기판(110)은 p형의 도전형을 가질 수 있다. p형 반도체영역(120) 상부영역에는 p형 웰영역(170)이 배치될 수 있다. p형 웰영역(170)은 n형 웰영역(130)과 상호 이격되도록 배치된다. n형 웰영역(130)과 p형 웰영역(170) 사이에는 트랜치 소자분리층(180)이 배치될 수 있다. p형 웰영역(170) 상부영역에는 p+형 컨택영역(144)이 배치될 수 있다. 게이트전극층(150)은 제1 배선라인(191)을 통해 게이트단자(gate terminal)(G)에 전기적으로 결합된다. n+형 제1 접합영역(141) 및 n+형 제2 접합영역(142)은, 각각 제2 배선라인(192) 및 제3 배선라인(193)을 통해 벌크단자(bulk terminal)(B)에 전기적으로 결합된다. p+형 컨택영역(144)은 제4 배선라인(194)을 통해 기판단자(substrate terminal)(SUB)에 전기적으로 결합된다.
도 2는 도 1의 모스 버렉터의 n형 웰영역에서의 불순물 도핑 농도 프로파일을 나타내 보인 그래프이다. 도 2를 도 1과 함께 참조하면, n형 웰영역(130)의 접합 깊이에 따른 n형 불순물 도핑농도 분포에 따라, n형 웰영역(130)은, n형 웰영역(130) 표면으로부터 제1 깊이(D)까지의 제1 영역(201)과, 제1 깊이(D)부터 n형 웰영역(130) 하부면까지의 제2 영역(202)으로 구분될 수 있다. 여기서 제1 깊이(D)는, n형 웰영역(130) 상부영역의 채널층(143) 하부면이 위치하는 깊이일 수 있다. 제1 영역(201)에서 표면에서부터 하부로 갈수록 n형 불순물 도핑농도(210)는 증가하여 최대 도핑농도(CONmax)를 나타낸 후에 다시 제1 깊이(D)에 이르기까지 서서히 감소한다. 제2 영역(202)에서 제1 깊이(D)에서부터 하부면으로 갈수록 n형 불순물 도핑농도(210)는 서서히 감소한다. 즉, n형의 웰영역(130)은, 표면 부근의 최대 도핑농도(CONmax)를 나타내는 지점으로부터 하부로 갈수록 불순물 도핑농도가 점점 감소하는 경사진(graded) 불순물 도핑농도 분포를 갖는다.
이와 같은 경사진 불순물 도핑농도 분포는, 적어도 3회 이상의 불순물이온 임플란트(implant) 프로세스들을 수행함으로써 얻을 수 있다. 도면에서 참조부호 "220"으로 나타낸 그래프는, 1회의 불순물이온 임플란트 프로세스를 수행하여 얻어진 n형의 웰영역에서의 불순물 도핑농도 분포를 나타낸다. 이에 따르면, 수직방향을 따라 n형의 웰영역 전체에 걸쳐서 불순물 도핑농도 편차가 상대적으로 작게 나타나며, 최대 도핑농도도 작은 값을 나타낸다. 도면에서 참조부호 "230"으로 나타낸 그래프는, 2회의 불순물이온 임플란트 프로세스를 수행하여 얻어진 n형의 웰영역에서의 불순물 도핑농도 분포를 나타낸다. 이 경우 참조부호 "220"으로 나타낸 경우에 비하여 수직방향을 따라 n형의 웰영역 전체에 걸쳐서 불순물 도핑농도 편차가 상대적으로 크게 나타나며, 최대 도핑농도도 더 큰 값을 나타낸다. 그러나 참조부호 "210"으로 나타낸 본 예에 따른 n형 웰영역(130)에서의 불순물 도핑농도 분포에 비하여 수직방향을 따라 n형의 웰영역 전체에 걸쳐서 불순물 도핑농도 편차가 상대적으로 작게 나타나며, 최대 도핑농도도 더 작은 값을 나타낸다.
일 예에서 n형 웰영역(130)을 형성하기 위한 3회 이상의 불순물이온 임플란트(implant) 프로세스들은, 제1 불순물이온 임플란트 프로세스, 제2 불순물이온 임플란트 프로세스, 및 제3 불순물이온 임플란트 프로세스를 포함할 수 있다. 제1 불순물이온 임플란트 프로세스는, 통상의 n형 웰영역 형성을 위한 임플란트 프로세스일 수 있다. 제1 불순물이온 임플란트 프로세스를 수행한 후의 n형 웰영역(130)에서의 불순물이온 도핑농도 분포는 참조부호 "220"으로 나타낸 그래프와 같은 분포를 나타낸다. 제2 불순물이온 임플란트 프로세스는, 통상의 n형 웰영역 형성과는 다른 임플란트 프로세스일 수 있다. 일 예에서 제2 불순물이온 임플란트 프로세스는, n형 드리프트영역 형성을 위한 임플란트 프로세스일 수 있다. 이 n형 드리프트영역 형성을 위한 임플란트 프로세스는, 단일의 n형 드리프트영역 형성을 위한 임플란트 프로세스일 수 있으며, 또한 복수의 n형 드리프트영역들 형성을 위한 임플란트 프로세스들일 수도 있다. 제1 및 제2 불순물이온 임플란트 프로세스를 수행한 후의 n형 웰영역(130)에서의 불순물이온 도핑농도 분포는 참조부호 "230"으로 나타낸 그래프와 같은 분포를 나타낸다. 제3 불순물이온 임플란트 프로세스 또한, 통상의 n형 웰영역 형성과는 다른 임플란트 프로세스일 수 있다. 일 예에서 제3 불순물이온 임플란트 프로세스는, n형 싱크영역 형성을 위한 임플란트 프로세스일 수 있다. 제1 내지 제3 불순물이온 임플란트 프로세스를 수행한 후의 n형 웰영역(130)에서의 불순물이온 도핑농도 분포는 참조부호 "210"으로 나타낸 그래프와 같은 분포를 나타낸다. 제1 내지 제3 불순물이온 임플란트 프로세스의 수행 순서는 정해진 것이 아니며, 필요에 따라 다양한 순서로 수행될 수 있다. 제2 불순물이온 임플란트 프로세스에서의 불순물이온 도핑농도는 제1 불순물이온 임플란트 프로세스에서의 불순물이온 도핑농도보다 낮을 수 있다. 제3 불순물이온 임플란트 프로세스에서의 불순물이온 도핑농도는 제1 및 제2 불순물이온 임플란트 프로세스에서의 불순물이온 도핑농도보다 높을 수 있다.
도 3 및 도 4는 본 예에 따른 모스 버렉터의 동작을 설명하기 위해 나타내 보인 도면이다. 도 3 및 도 4에서 도 1과 동일한 참조부호는 동일한 구성요소를 나타낸다. 먼저 도 3을 참조하면, 게이트단자(G)에 포지티브 게이트전압(+Vg)을 인가하고, 벌크단자(B) 및 기판단자(SUB)는 그라운드단자(GND)에 연결시킨다. n형 웰영역(130)과 게이트전극층(150)이 동일한 도전형으로 도핑됨에 따라 밴드평탄화 전압(VFB; Flat-Band Voltage)은 0V에 가깝다. 게이트단자(G)와 벌크단자(B) 사이에 포지티브 게이트전압(+Vg)에 해당하는 전위차가 발생됨에 따라, 모스 버렉터(100)는 강한 축적 모드(strong accumulation mode)로 동작한다. 이에 따라 n형 웰영역(130)과, n+형 제1 접합영역(141)과, 그리고 n+형 제2 접합영역(142)에서 전자들이 채널층(143)으로 유입되고, 채널층(143)에는 유입된 전자들이 축적되어 만들어지는 축적층(accumulation layer)(310)이 형성된다. 축적층(310)은 모스 버렉터(100)의 하부전극으로 기능한다. 축적층(310) 내에 전자들이 축적이 최대치에 도달할 때, 모스 버렉터(100)의 커패시턴스는 최대 커패시턴스가 된다. 이 모드에서 모스 버렉터(100)가 갖는 최대 커패시턴스는 게이트절연층 커패시턴스(Cox)에 의해 결정된다.
다음에 도 4를 참조하면, 게이트단자(G)에 네가티브 게이트전압(-Vg)을 인가하고, 벌크단자(B) 및 기판단자(SUB)는 그라운드단자(GND)에 연결시킨다. 이와 같은 바이어스 조건에서 모스 버렉터(100)는 강한 디플리션 모드(strong depletion mode)로 동작한다. 이에 따라 n+형 제1 접합영역(141) 및 n+형 제2 접합영역(142) 사이의 n형 웰영역(130)에는 디플리션층(320)이 형성된다. 디플리션이 최대로 일어날 때, 모스 버렉터(100)의 커패시턴스는 최소 커패시턴스가 된다. 이 모드에서 모스 버렉터(100)가 갖는 최소 커패시턴스는 게이트절연층(140) 및 디플리션층(320)의 깊이에 의해 결정된다. 즉 최소 커패시턴스는, 게이트절연층 커패시턴스(Cox)와 디플리션층 커패시턴스(Cd)에 의해 결정된다. 게이트전극층(150)에 인가되는 전압이 포지티브 게이트전압(+Vg)에서 네가티브 게이트전압(-Vg)으로 변화하는 동안, 모스 버렉터(100)의 커패시턴스는 최대 커패시턴스에서 최소 커패시턴스로 변화한다.
도 5는 도 1의 모스 버렉터의 커패시턴스 변화를 일반적인 모스 버렉터의 경우와 비교해 보기 위해 나타내 보인 그래프이다. 도 5의 그래프에서 가로축은 게이트단자(G)와 벌크단자(B) 사이의 전위차(Vgb)를 나타내며, 세로축은 모스 버렉터의 커패시턴스를 나타낸다. 도 5에서 참조부호 "410"으로 나타낸 그래프는, 도 1 내지 도 4를 참조하여 설명한 모스 버렉터의 커패시턴스 변화, 즉 튜닝 범위를 나타낸다. 반면에 도 5에서 참조부호 "420"으로 나타낸 그래프는, 일반적인(conventional) 모스 버렉터의 커패시턴스 변화, 즉 튜닝 범위를 나타낸다. 여기서 일반적인 모스 버렉터는, n형 웰영역에서의 불순물 도핑농도가 일정한 분포를 갖는 모스 버렉터를 의미한다. 일반적인 모스 버렉터의 경우, 제1 게이트-벌크 전위차(+Vgb)에서 최대 커패시턴스(Cmax)를 나타내며, 게이트-벌크 전위차(Vgb)가 감소할수록 커패시턴스도 감소한다. 이후 제2 게이트-벌크 전위차(-Vgb)가 되면 최소 커패시턴스(Cmin2)를 나타낸다. 일반적인 모스 버렉터의 경우, 튜닝 범위는 최대 커패시턴스(Cmax)와 최소 커패시턴스(Cmin2)의 편차(ΔC2)에 해당한다. 반면에 도 1 내지 도 4를 참조하여 설명한 모스 버렉터(100)의 경우, 제1 게이트-벌크 전위차(+Vgb)에서 나타내는 최대 커패시턴스(Cmax)는 일반적인 모스 버렉터와 동일할 수 있다. 그러나 제2 게이트-벌크 전위차(-Vgb)에서 나타내는 최소 커패시턴스(Cmin1)는 일반적인 모스 버렉터의 최소 커패시턴스(Cmin2)보다 높은 값을 갖는다. 따라서 모스 버렉터(100)의 튜닝 범위인 최대 커패시턴스(Cmax)와 최소 커패시턴스(Cmin1)의 편차(ΔC1)는, 일반적인 모스 버렉터의 편차(ΔC2)보다 작다. 이와 같이 최대 커패시턴스(Cmax)와 최소 커패시턴스(Cmin1)의 편차(ΔC1)가 작게 나타나는 이유는, n형 웰영역(130)의 상부영역, 즉 채널층(143)에서의 불순물 도핑농도가 n형 웰영역(130)의 다른 영역에 비하여 높은 불순물 도핑농도 분포를 갖기 때문이다. 즉, 도 1 내지 도 4를 참조하여 설명한 모스 버렉터(100)의 경우, 채널층(143)에서의 불순물 도핑농도가 가장 높도록 n형 웰영역(130)의 불순물 도핑 농도를 분포시킴으로써, 일반적인 모스 버렉터보다 작은 튜닝 범위를 나타낼 수 있다.
도 6은 다른 예에 따른 모스 버렉터를 나타내 보인 단면도이다. 도 6을 참조하면, 모스 버렉터(500)는, n형 제1 웰영역(531), n-형 제2 웰영역(532), 및 n+형 제3 웰영역(533)을 포함한다. n형 제1 웰영역(531), n-형 제2 웰영역(532), 및 n+형 제3 웰영역(533)은 p형 반도체영역(520) 상부영역에 배치될 수 있다. 일 예에서 p형 반도체영역(520)은 에피택셜층일 수 있다. 다른 예에서 p형 반도체영역(520)은 접합영역으로 구성될 수도 있다. p형 반도체영역(520)은 기판(510) 상부에 배치될 수 있다. 기판(510)은 p형의 도전형을 가질 수 있다. p형 반도체영역(520) 상부영역에는 p형 웰영역(570)이 배치될 수 있다. p형 웰영역(570)은 n형 제1 웰영역(531)과 상호 이격되도록 배치된다. n형 제1 웰영역(531)과 p형의 웰영역(570) 사이에는 트랜치 소자분리층(580)이 배치될 수 있다.
n-형 제2 웰영역(532)은 n형 제1 웰영역(531)의 일부와 중첩되도록 배치된다. n+형 제3 웰영역(533)은 n형 제1 웰영역(531)의 일부와, n-형 제2 웰영역(532)의 일부와 중첩되도록 배치된다. n-형 제2 웰영역(532)의 폭은 n형 제1 웰영역(531)의 폭보다 좁다. 이에 따라 n-형 제2 웰영역(532)의 측면들은 n형 제1 웰영역(531)에 의해 둘러싸인다. n-형 제2 웰영역(532)의 접합깊이는 n형 제1 웰영역(531)의 접합깊이보다 더 깊다. 이에 따라 n-형 제2 웰영역(532)의 하부는 n형 제1 웰영역(531) 하부면으로부터 p형 반도체영역(520) 하부를 향해 돌출된다. n+형 제3 웰영역(533)의 폭은 n-형 제2 웰영역(532)의 폭보다 좁다. 이에 따라 n+형 제3 웰영역(533)의 측면들은 n-형 제2 웰영역(532)에 의해 둘러싸인다. n+형 제3 웰영역(533)의 접합깊이는 n-형 제2 웰영역(532)의 접합깊이보다 더 깊다. 이에 따라 n+형 제3 웰영역(533)의 하부는 n-의 제2 웰영역(532) 하부면으로부터 p형 반도체영역(520) 하부를 향해 돌출된다.
n형 제1 웰영역(531) 상부에는 n+형 제1 접합영역(541) 및 n+형 제2 접합영역(542)이 채널층(543)에 의해 상호 이격되도록 배치된다. n+형 제1 접합영역(541)의 일 측면은 n-형 제2 웰영역(532)의 일 측면 상부에 접한다. n+형 제2 접합영역(542)의 일 측면은 n-형 제2 웰영역(532)의 반대 측면 상부에 접한다. n+형 제1 및 제2 접합영역들(541, 542)에서의 불순물 도핑농도는, n형 제1 웰영역(531), n-형 제2 웰영역(532), 및 n+형 제3 웰영역(533)에서의 불순물 도핑농도보다 높다.
일 예에서 n형 제1 웰영역(531)에서의 불순물 도핑농도는 n-형 제2 웰영역(532)에서의 불순물 도핑농도보다 높다. n+형 제3 웰영역(533)에서의 불순물 도핑농도는 n형 제1 웰영역(531)에서의 불순물 도핑농도보다 높다. 따라서 채널층(543) 중 n형 제1 웰영역(531), n-형 제2 웰영역(532), 및 n+형 제3 웰영역(533)이 모두 접하는 영역에서의 불순물 도핑농도가 가장 높다. 그리고 채널층(543) 중 n형 제1 웰영역(531) 및 n-형 제2 웰영역(532)이 접하는 영역에서의 불순물 도핑농도는 그 다음으로 높다. 더욱이 n형 제1 웰영역(531), n-형 제2 웰영역(532), 및 n+형 제3 웰영역(533) 형성을 위한 임플란트 프로세스들에 의해 주입된 불순물이온들은 아래 방향으로 확산(diffusion)되며, 이에 따라 수직 방향으로 채널층(543)에서의 불순물 도핑농도가 가장 높게 나타나며, 아래로 갈수록 불순물 도핑농도는 점점 낮아진다.
n+형 제1 및 제2 접합영역들(541, 542) 사이의 채널층(543) 위에는 게이트절연층(540)이 배치된다. 일 예에서 게이트절연층(540)은 옥사이드(oxide)층을 포함할 수 있다. 게이트절연층(540) 위에는 게이트전극층(550)이 배치된다. 일 예에서 게이트전극층(550)은 n+형 불순물이온이 도핑된 폴리실리콘층을 포함할 수 있다. 게이트전극층(550)의 양 측면들에는 게이트스페이서층(560)이 배치될 수 있다. 일 예에서 게이트스페이서층(560)은 옥사이드층 또는 나이트라이드(nitride)층을 포함할 수 있다.
p형 웰영역(560) 상부영역에는 p+형 컨택영역(544)이 배치될 수 있다. 게이트전극층(550)은 제1 배선라인(591)을 통해 게이트단자(gate terminal)(G)에 전기적으로 결합된다. n+형 제1 접합영역(541) 및 n+형 제2 접합영역(542)은, 각각 제2 배선라인(592) 및 제3 배선라인(593)을 통해 벌크단자(bulk terminal)(B)에 전기적으로 결합된다. p+형 컨택영역(544)은 제4 배선라인(594)을 통해 기판단자(substrate terminal)(SUB)에 전기적으로 결합된다.
본 예에 따른 모스 버렉터(500)의 동작은, 도 3 및 도 4를 참조하여 설명한 바와 동일하다. 모스 버렉터(500)의 동작 특성을 나타내는 게이트단자(G)와 벌크단자(B) 사이의 전위차(Vgb)에 따른 커패시턴스 그래프는, 도 5에 나타낸 그래프와 유사하게 나타난다. 즉 모스 버렉터(500)는 채널층(543)에서 높은 불순물 도핑농도를 나타냄에 따라, 최대 커패시턴스(Cmax)와 최소 커패시턴스(Cmin1)의 편차(ΔC1)가 작게 나타나며, 그 결과 일반적인 모스 버렉터보다 작은 튜닝 범위를 나타낼 수 있다.
도 7은 일 예에 따른 모스 버렉터를 포함하는 반도체 집적소자를 나타내 보인 단면도이다. 도 7을 참조하면, 반도체 집적소자(600)는, 수평형 디모스(LDMOS; Lateral Double diffused MOS) 트랜지스터(600A)와 모스 버렉터(600B)를 포함하여 구성된다. 수평형 디모스(LDMOS) 트랜지스터(600A)와 모스 버렉터(600B)는, 동일한 기판(610)의 제1 영역(601) 및 제2 영역(602)에 각각 배치된다. 기판(610) 위에는 p형 반도체영역(620)이 배치된다. 일 예에서 p형 반도체영역(620)은, 기판(610) 위에 에피택셜 성장되어 형성되는 에피택셜층일 수 있다. 다른 예에서 p형 반도체영역(620)은, 기판(610)의 상부 일정영역에 p형 불순물이온을 이온주입하여 형성되는 접합영역일 수도 있다. 기판(610)과 p형 반도체영역(620) 사이에는 n+형 매몰층(NBL)(612)이 배치된다. n+형 매몰층(NBL)(612)은 제1 영역(601) 내에 배치되며, 제2 영역(602)에는 배치되지 않는다. n+형 매몰층(NBL)(612)은 기판(610) 및 p형 반도체영역(620) 사이에 고농도로 주입된 n형 불순물이온들이 기판(610) 및 p형 반도체영역(620)의 양 방향으로 확산하여 형성될 수 있다.
제1 영역(601)의 p형 반도체영역(620)의 상부 일정영역에는 n형 딥웰영역(DNW)(631)이 배치된다. n형 딥웰영역(DNW)(631)은, p형 반도체영역(620) 표면으로부터 하부 방향으로 연장되어 n+형 매몰층(NBL)(612)의 일 단부 상부면에 접하도록 배치된다. n형 딥웰영역(DNW)(631) 상부 일정 영역과 중첩되도록 n형 제1 웰영역(NW1)(632)이 배치된다. n형 제1 웰영역(NW1)(632) 상부영역에는 n+형 컨택영역(633)이 배치된다. n+형 컨택영역(633)은 n형 웰영역바이어스라인(NWB)에 전기적으로 결합된다. n형 웰영역바이어스라인(NWB)을 통해 인가되는 바이어스는, n+형 컨택영역(633), n형 제1 웰영역(NW1)(632), 및 n형 딥웰영역(DNW)(631)을 통해 n+형 매몰층(NBL)(612)에 공급된다. p형 반도체영역(620)의 상부 일정영역에는 p형 제1 웰영역(PW1)(634)이 배치된다. p형 제1 웰영역(PW1)(634)은, n형 제1 웰영역(NW1)(632) 및 n형 딥웰영역(DNW)(631)과 일정 간격 이격되도록 배치된다. p형 제1 웰영역(PW1)(634) 및 n형 제1 웰영역(NW1)(632) 사이에는 트랜치 소자분리층(680)이 배치될 수 있다. 제1 웰영역(PW1)(634) 상부영역에는 p+형 제1 컨택영역(635)이 배치된다. p+형 제1 컨택영역(635)은 p형 웰영역바이어스라인(PWB)에 전기적으로 결합된다. p형 웰영역바이어스라인(PWB)을 통해 인가되는 바이어스는, p형 제1 웰영역(PW1)(634)을 통해 p형 반도체영역(620)에 공급된다.
제1 영역(601)의 p형 반도체영역(620) 상부영역에는 p형 제2 웰영역(PW2)(636) 및 n형 드리프트영역(637)이 제1 채널영역(638)에 의해 상호 이격되도록 배치된다. p형 제2 웰영역(PW2)(636) 상부영역에는 n+형 소스영역(641) 및 p+형 제2 컨택영역(642)이 배치된다. n+형 소스영역(641)은 제2 채널영역(639)에 의해 제1 채널영역(638)과 이격되도록 배치된다. n+형 소스영역(641)의 일 측면과 p+형 제2 컨택영역(642)의 일 측면은 서로 접할 수 있다. n+형 소스영역(641) 및 p+형 제2 컨택영역(642)은 소스라인(S)에 전기적으로 결합된다. 소스라인(S)을 통해 인가되는 바이어스, 예컨대 그라운드전압은 n+형 소스영역(641)에 공급되는 동시에, p+형 제2 컨택영역(642)을 통해 p형 제2 웰영역(PW2)(636)에도 공급된다. n형 드리프트영역(637)은 n형 제1 드리프트영역(637a) 및 n형 제2 드리프트영역(637b)을 포함할 수 있다. n형 제2 드리프트영역(637b)의 일 측면은 제1 채널영역(638)과 접하고, 반대 측면은 n형 제1 드리프트영역(637a)와 접한다. n형 제1 드리프트영역(637a) 및 p형 제1 웰영역(PW1)(634) 사이에는 트랜치 소자분리층(680)이 배치될 수 있다. 일 예에서 n형 제1 드리프트영역(637a)에서의 불순물 도핑농도는 n형 제2 드리프트영역(637b)에서의 불순물 도핑농도보다 높을 수 있다. n형 제1 드리프트영역(637a) 상부영역에는 n+형 드레인영역(643)이 배치된다. n+형 드레인영역(643)은 드레인라인(D)에 전기적으로 결합된다. 드레인라인(D)을 통해 인가되는 바이어스, 예컨대 드레인전압은 n+형 드레인영역(643)에 공급된다.
제1 채널영역(638), 제2 채널영역(639), 및 n형 제2 드리프트영역(637b) 위에는 제1 게이트절연층(651)이 배치된다. 일 예에서 제1 게이트절연층(651)은 옥사이드(oxide)층으로 구성될 수 있다. 제1 게이트절연층(651) 위에는 제1 게이트전극층(661)이 배치된다. 일 예에서 제1 게이트전극층(661)은 폴리실리콘층으로 구성될 수 있다. 제1 게이트절연층(651) 및 제1 게이트전극층(661)의 양 측면들에는 각각 제1 게이트스페이서층(671)이 배치된다. 일 예에서 제1 게이트스페이서층(671)은 나이트라이드(nitride)층으로 구성될 수 있다. 제1 게이트전극층(661)은 제1 게이트라인(G1)에 전기적으로 결합된다. 제1 게이트라인(G1)을 통해 제1 게이트전극층(661)에 일정 크기 이상의 게이트전압이 인가되면, 제1 채널영역(638) 및 제2 채널영역(639)에 반전층(inversion layer)이 형성되고, 이에 따라 드레인라인(D)과 소스라인(S) 사이에는 전류이동경로가 형성된다.
제2 영역(602)의 p형 반도체영역(620) 상부영역에는 n형 제2 웰영역(NW2)(644)이 배치된다. n형 제2 웰영역(NW2)(644) 및 n형 제1 웰영역(NW1)(632) 사이에는 트랜치 소자분리층(680)이 배치될 수 있다. n형 제2 웰영역(NW2)(644) 상부영역에는 n+형의 제1 접합영역(645) 및 n+형의 제2 접합영역(646)이 채널층(647)에 의해 상호 이격되도록 배치된다. n+형의 제1 접합영역(645) 및 n+형의 제2 접합영역(646)은 벌크단자(B)에 전기적으로 결합된다. 채널층(647) 위에는 제1 게이트절연층(652)이 배치된다. 일 예에서 제2 게이트절연층(652)은 옥사이드층으로 구성될 수 있다. 제2 게이트절연층(652) 위에는 제2 게이트전극층(662)이 배치된다. 일 예에서 제2 게이트전극층(662)은 n+형으로 도핑된 폴리실리콘층으로 구성될 수 있다. 제2 게이트절연층(652) 및 제2 게이트전극층(662)의 양 측면들에는 각각 제2 게이트스페이서층(672)이 배치된다. 일 예에서 제2 게이트스페이서층(672)은 나이트라이드층으로 구성될 수 있다. 제2 게이트전극층(662)은 게이트단자(G2)에 전기적으로 결합된다.
본 예에 따른 반도체 집적소자(600)에서 모스 버렉터(600B)를 구성하는 n형 제2 웰영역(NW2)(644)의 n형 불순물 도핑농도 분포는 도 2를 참조하여 설명한 바와 동일하다. 즉, 채널층(647)에서 최대 도핑농도를 나타내고, 아래로 갈수록 n형 불순물 도핑농도는 점점 작아진다. 이에 따라 도 5를 참조하여 설명한 바와 같이, 모스 버렉터(600B)의 게이트전압에 따른 커패시턴스 변화, 즉 튜닝 범위는 일반적인 모스 버렉터보다 작은 범위를 나타내도록 할 수 있다. n형 제2 웰영역(NW2)(644)은, 복수의 n형 불순물이온 임플란트 프로세스를 통해 형성될 수 있다. 예컨대 n형 제2 웰영역(NW2)(644)은, n형 제1 드리프트영역(637a) 형성을 위한 제1 임플란트 프로세스와, n형 제2 드리프트영역(637b) 형성을 위한 제2 임플란트 프로세스와, 그리고 n형 제1 웰영역(NW1)(632) 형성을 위한 제3 임플란트 프로세스를 통해 형성될 수 있다.
도 8은 다른 예에 따른 모스 버렉터를 포함하는 반도체 집적소자를 나타내 보인 단면도이다. 도 8을 참조하면, 반도체 집적소자(700)는, 제너다이오드(zener diode)(700A)와 모스 버렉터(700B)를 포함하여 구성된다. 제너다이오드(700A) 및 모스 버렉터(700B)는, 동일한 기판(710)의 제1 영역(701) 및 제2 영역(702)에 각각 배치된다. 기판(710) 위에는 p형 반도체영역(720)이 배치된다. 일 예에서 p형 반도체영역(720)은, 기판(710) 위에 에피택셜 성장되어 형성되는 에피택셜층일 수 있다. 다른 예에서 p형 반도체영역(720)은, 기판(710)의 상부 일정영역에 p형 불순물이온을 이온주입하여 형성되는 접합영역일 수도 있다. 기판(710)과 p형 반도체영역(720) 사이에는 n+형 매몰층(NBL)(712)이 배치된다. n+형 매몰층(NBL)(712)은 제1 영역(701) 내에 배치되며, 제2 영역(702)에는 배치되지 않는다. n+형 매몰층(NBL)(712)은 기판(710) 및 p형 반도체영역(720) 사이에 고농도로 주입된 n형 불순물이온들이 기판(710) 및 p형 반도체영역(720)의 양 방향으로 확산하여 형성될 수 있다. n+형 매몰층(NBL)(712) 위에는 n형 딥웰영역(DNW)(731)이 배치된다. n형 딥웰영역(DNW)(731)의 하부면은 n+형 매몰층(NBL)(712) 상부면과 접할 수 있다.
제1 영역(701)의 p형 반도체영역(720) 상부영역에는 p+형 제1 접합영역(741)이 배치된다. p+형 제1 접합영역(741)은 제너 다이오드(700A)의 애노드단자(A)에 전기적으로 결합된다. p+형 제1 접합영역(741)과 n+형 매몰층(NBL)(712) 사이에는 n형 싱크영역(742)이 배치된다. n형 싱크영역(742)의 상부면 및 하부면은 각각 p+형 제1 접합영역(741)의 하부면과 n+형 매몰층(NBL)(712)의 상부면에 접한다. n형 싱크영역(742)의 하부 일부영역은 n형 딥웰영역(DNW)(731)과 중첩된다. 제1 영역(701)의 p형 반도체영역(720) 상부영역에는 n형 접합영역(743)이 배치된다. n형 접합영역(743)의 하부면은 n형 딥웰영역(DNW)(731)의 상부면과 접한다. n형 접합영역(743) 상부영역에는 n+형 제1 접합영역(743)이 배치된다. n+형 제1 접합영역(744) 및 p+형 제1 접합영역(741) 사이에는 트랜치 소자분리층(780)이 배치될 수 있다. n+형 제1 접합영역(744)은 제너 다이오드(700A)의 캐소드단자(C)에 전기적으로 결합된다. 애노드단자(A)와 캐소드단자(C) 사이에는 pn 접합 구조가 형성된다. 이 pn 접합 구조에 역방향 바이어스가 인가되면, 브레이크다운이 일어나기 전까지는 작은 크기의 누설전류만 흐르다가, 제너 문턱전압보다 큰 역방향 바이어스가 인가되면 캐소드단자(C)에서 애노드단자(A)로 많은 양의 전류가 흐르게 된다.
p형 반도체영역(620) 상부영역에는 p형 웰영역(PW)(745)이 배치된다. p형 웰영역(PW)(745)과 n형 접합영역(743) 사이에는 트랜치 소자분리층(780)이 배치될 수 있다. p형 웰영역(PW)(745) 상부영역에는 p+형 컨택영역(746)이 배치된다. p+형 컨택영역(746)은 p형 웰영역바이어스라인(PWB)에 전기적으로 결합된다. p형 웰영역바이어스라인(PWB)을 통해 인가되는 바이어스는, p형 제1 웰영역(PW1)(745)을 통해 p형 반도체영역(720)에 공급된다.
제2 영역(702)의 p형 반도체영역(720) 상부영역에는 n형 웰영역(NW)(747)이 배치된다. n형 웰영역(NW)(747) 상부영역에는 n+형의 제2 접합영역(748) 및 n+형의 제3 접합영역(749)이 채널층(790)에 의해 상호 이격되도록 배치된다. n+형의 제2 접합영역(748) 및 n+형의 제3 접합영역(749)은 벌크단자(B)에 전기적으로 결합된다. 채널층(790) 위에는 게이트절연층(750)이 배치된다. 일 예에서 게이트절연층(750)은 옥사이드층으로 구성될 수 있다. 게이트절연층(750) 위에는 게이트전극층(760)이 배치된다. 일 예에서 게이트전극층(760)은 n+형으로 도핑된 폴리실리콘층으로 구성될 수 있다. 게이트절연층(750) 및 게이트전극층(760)의 양 측면들에는 각각 게이트스페이서층(770)이 배치된다. 일 예에서 게이트스페이서층(770)은 나이트라이드층으로 구성될 수 있다. 게이트전극층(760)은 게이트단자(G)에 전기적으로 결합된다.
본 예에 따른 반도체 집적소자(700)에서 모스 버렉터(700B)를 구성하는 n형 웰영역(NW)(747)의 n형 불순물 도핑농도 분포는 도 2를 참조하여 설명한 바와 동일하다. 즉, 채널층(790)에서 최대 도핑농도를 나타내고, 아래로 갈수록 n형 불순물 도핑농도는 점점 작아진다. 이에 따라 도 5를 참조하여 설명한 바와 같이, 모스 버렉터(700B)의 게이트전압에 따른 커패시턴스 변화, 즉 튜닝 범위는 일반적인 모스 버렉터보다 작은 범위를 나타내도록 할 수 있다. n형 웰영역(NW)(747)은, 복수의 n형 불순물이온 임플란트 프로세스를 통해 형성될 수 있다. 예컨대 웰영역(NW)(747)은, n형 싱크영역(742) 형성을 위한 제1 임플란트 프로세스와, n형 접합영역(743) 형성을 위한 제2 임플란트 프로세스와, 그리고 일반적인 n형 웰영역(NW)(747) 형성을 위한 제3 임플란트 프로세스를 통해 형성될 수 있다.
상술한 바와 같이 본 출원의 실시 형태들을 도면들을 예시하며 설명하지만, 이는 본 출원에서 제시하고자 하는 바를 설명하기 위한 것이며, 세밀하게 제시된 형상으로 본 출원에서 제시하고자 하는 바를 한정하고자 한 것은 아니다.
100...모스 버렉터 110...기판
120...p형 반도체영역 130...n형 웰영역
140...게이트절연층 141...n+형 제1 접합영역
142...n+형 제2 접합영역 143...채널층
144...p+형 컨택영역 150...게이트전극층
160...게이트스페이서층 170...p형 웰영역
180...트랜치 소자분리층 191-194...제1 내지 제4 배선라인

Claims (16)

  1. 채널층에 의해 상호 이격되도록 배치되는 n+형 제1 접합영역 및 n+형 제2 접합영역;
    상기 채널층 위에 배치되는 게이트절연층;
    상기 게이트절연층 위에 배치되는 게이트전극층; 및
    상기 채널층, n+형 제1 접합영역, 및 n+형 제2 접합영역을 둘러싸도록 배치되는 n형 웰영역을 포함하되,
    상기 n형 웰영역은, 상기 채널층에서 최대 불순물 도핑농도가 나타나고, 상기 n형 웰영역의 바닥면을 향해 하부로 갈수록 불순물 도핑농도가 점점 감소하는 경사진 불순물 도핑농도 분포를 갖는 모스 버렉터.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 게이트전극층은 게이트단자에 전기적으로 결합되고, 상기 n+형 제1 접합영역 및 n+형 제2 접합영역은 벌크단자에 전기적으로 결합되는 모스 버렉터.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 게이트전극층은 n+형으로 도핑된 폴리실리콘층으로 구성되는 모스 버렉터.
  4. 채널층에 의해 상호 이격되도록 배치되는 n+형 제1 접합영역 및 n+형 제2 접합영역;
    상기 채널층 위에 배치되는 게이트절연층;
    상기 게이트절연층 위에 배치되는 게이트전극층;
    상기 채널층, n+형 제1 접합영역, 및 n+형 제2 접합영역을 둘러싸도록 배치되는 n형 제1 웰영역; 및
    상기 n형 제1 웰영역과 중첩되도록 배치되는 n-형 제2 웰영역 및 n+형 제3 웰영역을 포함하되,
    상기 채널층은, 상기 n형 제1 웰영역, n-형 제2 웰영역, 및 n+형 제3 웰영역이 모두 중첩되는 중앙 영역과, 상기 n형 제1 웰영역 및 n-형 제2 웰영역이 중첩되는 양 측면 영역들을 포함하고,
    상기 중앙 영역에서의 도핑 농도는 상기 양 측면 영역들에서의 도핑 농도보다 상대적으로 더 높은 모스 버렉터.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제4항에 있어서,
    상기 게이트전극층은 게이트단자에 전기적으로 결합되고, 상기 n+형 제1 접합영역 및 n+형 제2 접합영역은 벌크단자에 전기적으로 결합되는 모스 버렉터.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제4항에 있어서,
    상기 게이트전극층은 n+형으로 도핑된 폴리실리콘층으로 구성되는 모스 버렉터.
  7. 삭제
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제4항에 있어서,
    n-형 제2 웰영역은, 하부가 상기 n형 제1 웰영역 하부면으로부터 돌출되고, 양 측면들은 각각 상기 n+형 제1 접합영역 및 n+형 제2 접합영역과 접하는 모스 버렉터.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제4항에 있어서,
    상기 n+형 제3 웰영역은 상기 n-형 제2 웰영역에 의해 둘러싸이고, 상기 n-형 제2 웰영역보다 더 깊은 접합깊이를 갖는 모스 버렉터.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제4항에 있어서,
    상기 n+형 제3 웰영역에서의 불순물 도핑농도는 상기 n형 제1 웰영역에서의 불순물 도핑농도보다 높고, 상기 n형 제1 웰영역에서의 불순물 도핑농도는 상기 n-형 제2 웰영역에서의 불순물 도핑농도보다 높은 모스 버렉터.
  11. p형 반도체영역;
    제1 영역에서, 상기 p형 반도체영역 상부영역에 배치되는 n+형 소스영역 및 n+형 드레인영역과, 상기 n+형 드레인영역을 둘러싸도록 배치되는 n형 제1 드리프트영역 및 n형 제2 드리프트영역과, 상기 n+형 소스영역을 둘러싸도록 배치되는 p형 웰영역과, 상기 p형 웰영역, p형 반도체영역, 및 n형 제2 드리프트영역 위에 배치되는 제1 게이트절연층과, 그리고 상기 제1 게이트절연층 위에 배치되는 제1 게이트전극층으로 구성되는 수평형 디모스 트랜지스터; 및
    제2 영역에서, 채널층에 의해 상호 이격되도록 배치되는 n+형 제1 접합영역 및 n+형 제2 접합영역과, 상기 채널층, n+형 제1 접합영역, 및 n+형 제2 접합영역을 둘러싸도록 배치되는 n형 웰영역과, 상기 채널층 위에 배치되는 제2 게이트절연층과, 그리고 상기 제2 게이트절연층 위에 배치되는 제2 게이트전극층으로 구성되는 모스 버렉터를 포함하며,
    상기 n형 웰영역은, 상기 채널층에서 최대 불순물 도핑농도가 나타나고, 상기 n형 웰영역의 바닥면을 향해 하부로 갈수록 불순물 도핑농도가 점점 감소하는 경사진 불순물 도핑농도 분포를 갖는 모스 버렉터.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제11항에 있어서,
    상기 제2 게이트전극층은 게이트단자에 전기적으로 결합되고, 상기 n+형 제1 접합영역 및 n+형 제2 접합영역은 벌크단자에 전기적으로 결합되는 모스 버렉터.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제11항에 있어서,
    상기 제2 게이트전극층은 n+형으로 도핑된 폴리실리콘층으로 구성되는 모스 버렉터.
  14. p형 반도체영역;
    제1 영역에서, 상기 p형 반도체영역 상부영역에서 상호 이격되도록 배치되는 p+형 제1 접합영역 및 n+형 제1 접합영역과, 상기 p형 반도체영역 하부에 배치되는 n+형 매몰층과, 상기 n+형 매몰층 위에 배치되는 n형 딥웰영역과, 상기 p+형 제1 접합영역 및 n+형 매몰층 사이의 n형 싱크영역과, 그리고 상기 n형 딥웰영역과 접하면서 상기 n+형 제1 접합영역들 둘러싸도록 배치되는 n형 접합영역으로 구성되는 제너다이오드;
    제2 영역에서, 채널층에 의해 상호 이격되도록 배치되는 n+형 제1 접합영역 및 n+형 제2 접합영역과, 상기 채널층, n+형 제1 접합영역, 및 n+형 제2 접합영역을 둘러싸도록 배치되는 n형 웰영역과, 상기 채널층 위에 배치되는 제2 게이트절연층과, 그리고 상기 제2 게이트절연층 위에 배치되는 제2 게이트전극층으로 구성되는 모스 버렉터를 포함하며,
    상기 n형 웰영역은, 상기 채널층에서 최대 불순물 도핑농도가 나타나고, 상기 n형 웰영역의 바닥면을 향해 하부로 갈수록 불순물 도핑농도가 점점 감소하는 경사진 불순물 도핑농도 분포를 갖는 모스 버렉터.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제14항에 있어서,
    상기 제2 게이트전극층은 게이트단자에 전기적으로 결합되고, 상기 n+형 제1 접합영역 및 n+형 제2 접합영역은 벌크단자에 전기적으로 결합되는 모스 버렉터.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제14항에 있어서,
    상기 제2 게이트전극층은 n+형으로 도핑된 폴리실리콘층으로 구성되는 모스 버렉터.
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